DE19943390A1

DE19943390A1 - Halbleiterbauelement

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Publication number: DE19943390A1
Application number: DE19943390A
Authority: DE
Inventors: Walter Hansch
Original assignee: Individual
Current assignee: Hansch Walter Dr 94360 Mitterfels De
Priority date: 1999-09-10
Filing date: 1999-09-10
Publication date: 2001-05-03

Abstract

Auf die Seitenwand einer freigelegten Halbleiterschichtenfolge auf einem Silizium-Substrat (1), bestehend aus einer hochdotierten n-Schicht (Source) (2) und p-Schicht (Drain) (3), mit einer beliebig dotierten und dicken Zwischenschicht (4), wird ein MIS-Gate, bestehend aus einem Dielektrikum (5) und einer Metallelektrode (6) aufgebracht. Durch Anlegen einer geeigneten Gatespannung wird ein leitfähiger Inversionskanal (7) unter dem Dielektrikum influenziert. Bei angelegter Spannung an Source (2) und Drain (3) findet aufgrund der inneren Potentialverhältnisse ein Band-zu-Band-Tunneln der Elektronen aus dem Kanal (7) in die Drain-Elektrode (3) statt und es fließt ein Strom von Source zu Drain. Durch Variation der Gate-Spannung kann der Strom gesteuert werden. Die Anordnung stellt einen neuartigen vertikalen Transistor dar.

Description

Durch immer weitere Verkleinerung der Transistorabmessungen können in Planartechnologie immer mehr Bauelemente auf einer Halbleiterscheibe, dem Wafer, untergebracht werden, was u. a. zu einer kostengünstigeren Herstellung führt. Für diese Hochintegration sind MOSFETs (Fig. 1) aufgrund ihrer Eigenschaften bisher am besten geeignet, heute sind bereits mehr als 85% aller gefertigten Halbleiterbauelemente MOSFETs. Im Rahmen von Extrapolationen lassen sich die grundlegenden Eckdaten von MOSFETs für die Zukunft voraussagen. Hierbei gibt es in vielen Bereichen jedoch noch keine technologischen Realisierungsmöglichkeiten, so daß ein mögliches Szenario ein Erreichen der technisch machbaren Verkleinerung sein könnte.

Als mögliche Nachfolger von MOSFETs werden sogenannte "Tunnel"- Bauelemente angesehen. Hierbei wäre eine Steigerung der Schaltgeschwindigkeit aufgrund der Ausnutzung des quantenmechanischen Tunneleffektes ein Vorteil, aber ebenso wird eine mögliche Erhöhung der Funktionalität von quantenmechanischen Bauelementen als Vorteil angesehen. Quanteneffekte lassen sich nur in extrem kleinen Geometrien, typischerweise atomare Größenordnungen mit Nanometerabmessungen, realisieren. Im Festkörper kann man solch kleine Strukturen realisieren, indem man unterschiedliche Materialien mit Nanometerdicken und atomar scharfen Grenzflächen aufeinanderschichtet (Heterostrukturen) (Beispiele siehe: S. Luryi, A. Zaslavsky: "Quantum-Effect and Hot- Electron Devices" in S. M. Sze (ed.): "Modern Semiconductor Device Physics", Wiley, New York, 1998).

Obwohl einige Varianten von Tunnelbauelementen in manchen Eigenschaften Vorteile gegenüber MOSFETs aufweisen, ist ein großvolumiger Einsatz für Standardanwendungen in digitaler und analoger Elektronik bisher nicht erfolgt. Hierzu sollten die Bauelemente auf Siliziumgrundlage bestehen um problemlos in bestehende Standardschaltkreise eingebunden werden zu können.

Altbekannte Tunnelbauelemente sind Esaki-Dioden, deren Funktion auf dem abrupten Kontakt zweier hochdotierter p/n-Gebiete aus einem Halbleitermaterial beruht, siehe z. B. L. Esaki: "New Phenomenon in Narrow Germanium p-n Junctions", Phys. Rev. Lett. 109 (1958) p. 603, oder S. M. Sze: "Physics of Semiconductor Devices", Wiley, New York, 2nd. ed., 1981, p. 516. Die Abb. 2 stammt aus dem zuletzt genannten Lehrbuch.

In dieser Geometrie können Elektronen am pn-Übergang vom Leitungs- ins Valenzband tunneln und umgehrt. Der Tunnelvorgang ist bisher unmeßbar schnell. In Rückwärtsrichtung gepolt (p an Minus, n an Plus) tritt ein exponentielles Anwachsen des Stromes auf, in Vorwärtsrichtung kann ein Bereich mit negativem differentiellem Widerstand (NDR = negative differential resistance) gezüchtet werden. In Silizium ist aus Materialgründen nur ein Peak-Valley-Verhältnis von etwa 2 zu erreichen. Tunneldioden, die in diesem Bereich der Kennlinie betrieben werden, sind die schnellsten bisher bekannten Schalter und werden passiv zur Entdämpfung von Oszillatorkreisen eingesetzt.

Gegenüber der nicht-steuerbaren zweipoligen Diode wäre ein steuerbarer Dreipol, ein Transistor, von Vorteil. In J. Koga, A. Toriumi, Tech. Digest, IEDM'96, p. 265 wurde auch schon der Versuch beschrieben, ein solches Bauelement in Planartechnologie auf SIMOX-wafern herzustellen und es konnte auch ein geringfügiger NDR geschaltet werden. Die Nachteile dieses Versuches sind:

a) Die Ausführung in Planartechnologie unterliegt hinsichtlich der erzielbaren Abmessungen den Beschränkungen der Fotolithografie.
b) Die Dotierprofile verschwimmen. Die Dotierungen werden durch Implantationen realisiert. Aufgrund der Charakteristik des Implantationsvorganges selbst und des nachfolgenden Hochtemperaturschrittes zur Ausheilung von Kristallschäden tritt ein Verlaufen der Dotierstoffe auf.
c) Die Vermeidung der im planaren Substrat auftretenden Leckströme erfordert zusätzliche Strukturen im Kanalbereich, die einer Verkleinerung des Bauelementes entgegen wirken, und zusätzlich die Verwendung teurer SOI-Substrate (SOI = silicon on insulator).

Aufgrund dieser Nachteile konnte bisher in der Durchlaßkennlinie nur ein schwacher Schalteffekt im NDR-Bereich gezeigt werden.

Die Aufgabe der Erfindung ist eine Beseitigung der aufgezeigten Nachteile zur Realisierung eines Transistors, dessen Stromfluß durch einen quantenmechanischen Tunneleffekt steuerbar ist. Statt der teuren SOI-wafer sollen Standardsiliziumwafer verwendbar sein, und die Dotierprofile sollen verbessert werden.

Gelöst wird diese Aufgabe durch ein Halbleiter-Bauelement mit den Merkmalen des Anspruchs 1. Vorteilhafte Ausführungen finden sich in den Unteransprüchen.

Es werden mit der vorliegenden Erfindung eine Struktur und ein Herstellungsverfahren aufgezeigt, welche zu einem vertikalen Tunnel-Transistor führen. Hierbei beruht der Stromtransport auf dem Elektronentunneln aus einem über eine Steuerelektrode influenzierten leitfähigen Kanal in die Drainelektrode. Durch die Kombination einer vertikalen Anordnung und mit dem Prinzip einer gesteuerten Diode, sind atomar scharfe Dotierprofile möglich, welche die Ausbildung eines geeigneten Tunnelbereiches ermöglichen, und ein in vielen Belangen den herkömmlichen Bauelementen überlegenes Bauelement ermöglichen.

Es sei darauf hingewiesen, daß vertikale Transistor-Bauelemente grundsätzlich bekannt sind (z. B. aus der Offenlegungsschrift DE 196 21 244 A1), allerdings unterscheiden sich diese prinzipiell von den Bauelementen der vorliegenden Erfindung, da die bekannten vertikalen MOS-Transistoren ein Source und Drain gleicher Dotierart haben, und bei diesen Transistoren auch keine Tunnelströme auftreten. In anderen Worten, bei der erfindungsgemäßen Verwendung des Halbleiter-Bauelements der vorliegenden Erfindung wird ein vollkommen neuartiger vertikaler Transistor geschaffen.

In den Figuren zeigen:

Fig. 1 die schematische Struktur eines n-MOSFET in planarer Ausführung;

Fig. 2 eine prinzipielle Darstellung des Tunnelns in einer Esaki-Diode mit elektrischer Kennlinie;

Fig. 3 ein Ausführungsbeispiel der vorliegenden Erfindung;

Fig. 4 simulierte Kennlinien für ein pin-Diode und eine Esaki- Diode;

Fig. 5 eine Prozeßsequenz zur Herstellung eines Tunneltransistors; und

Fig. 6 experimentelle Kennlinien eines erfindungsgemäßen Bauelements.

Nun wird die Erfindung ausführlich anhand einer bevorzugten Ausführung beschrieben.

1. Struktur des Bauelementes

Fig. 3 zeigt ein Ausführungsbeispiel, welches der Erfindung nach Anspruch 1 genügt. Die wesentlichen Bestandteile des Bauelementes sind:

- eine erste, hochdotierte n-Schicht aus Silizium, die mit einer Außenkontaktierung als Source-Elektrode (2) fungiert;
- eine zweite, der ersten in der Dotierart entgegensetzte, hochdotierte p-Schicht, die mit einer Kontaktierung nach außen als Drain-Elektrode (3) fungiert;
- eine dritte, dazwischenliegende Schicht (4), deren Dotierung vorzugsweise gering gehalten wird, d. h. intrinsisch ist oder unter einer vorbistimmten Dotieschwelle dotiert ist, welche niedriger ist als die Dotierkonzentrationen der ersten und zweiten Schicht;
- eine Steuerelektrode (5, 6), die aus einem Dielektrikum (z. B. SiO2) (5) und einer leitfähigen Schicht (z. B. hochdotiertes poly- Silizium) (6) besteht (MOS-gate), und die an einer freigelegten vertikalen Seitenflanke aufgebracht worden ist.

Die Wahl der Dotierarten (n oder p) läßt sich natürlich auch umkehren, d. h. die Schicht 2 kann als p-Schicht gewählt werden, und die Schicht 3 dementsprechend als n-Schicht. Auch kann die Schicht 4 selbst in mehrere Schichten unterteilt sein, bzw. in vertikaler Richtung unterschiedliche Dotierdichten aufweisen.

In der Figur ist das Gate (6) als überlappend gegenüber den Schichten (2), (3) und (4) dargestellt. Es ist jedoch genauso möglich, daß keine Überlappung zum Drain (3) vorgesehen wird, wie im folgenden ausführlicher dargelegt wird.

2. Funktion des Bauelementes

Die physikalische Grundlage der Funktion des Bauelementes ist das Esaki-Tunneln (Fig. 2). In entartet dotierten Halbleitern liegt das Fermi-Niveau nicht mehr in der Bandlücke, sondern um einige kT in den Bändern. Sind zwei solcher Gebiete im Kontakt, so gleichen sich die Fermi-Niveaus an, die Bänder verschieben sich entsprechend und Elektronenniveaus aus dem Leitungsband des n- Halbleiters stehen Elektronenniveaus des Valenzbandes des p- Halbleiters gegenüber. Aufgrund der hohen Dotierung ist die sich ausbildende Raumladungszone sehr dünn (einige nm), und kann daher von den Elektronen durchtunnelt werden. Bei angelegter äußerer Spannung erfolgt in Rückwärtsrichtung bzw. Sperrichtung (Minus am p-Halbleiter, Plus am n-Halbleiter) ein Tunneln der Elektronen aus besetzten Zuständen im Valenzband des p-Halbleiters in freie Zustände des Leitungsbandes im n-Halbleiter. Dieser Strom wächst mit steigender Spannung exponentiell an. In diesem Bereich soll das vorgestellte Bauelement betrieben werden. In Vorwärtsrichtung bzw. Durschaltrichtung (Plus am p-Halbleiter, Minus am n- Halbleiter) kann sich bei geeigneter Bauelementqualität die Tunnelkennlinie mit dem NDR ausbilden. Dieser Teil der Kennlinie wird im Rahmen der vorliegenden Erfindung nicht weiter betrachtet.

Die Ausbildung des Esaki-Tunnelns ist ursächlich auf den abrupten Kontakt zweier hochdotierter p-n-Gebiete zurückzuführen. In ausdiffundierten pn-Kontakten bilden sich größere Raumladungszonen aus, die nicht mehr durchtunnelt werden können. Werden die beiden hochdotierten p-n-Gebiete durch eine niedrigdotierte oder intrinsische (i-) Schicht getrennt, so ist ein Tunneln ebenfalls nicht mehr möglich. Das entstandene Bauelement wird nach seiner Schichtfolge pin-Diode genannt. In Durchlaßrichtung bildet sich eine klassische Durchlaßkennlinie ohne Tunneleffekte aus, in Sperrichtung eine Sperrkennlinie mit extrem niedrigen Strömen. Die Sperrkennlinien der Esaki-Diode und der pin-Diode können sich bei einer angelegten Sperrspannung um viele Größenordnungen unterscheiden (Fig. 4).

Das Umschalten zwischen den beiden Sperrkennlinien und damit die Steuerung des Transistoreffektes wird erzielt, indem durch eine Steuerelektrode (5, 6) nach Fig. 3 in der i-Schicht (4) ein leitfähiger Inversionskanal (7) influenziert wird. Im dargestellten Beispiel erzeugt eine positive Spannung an der MOS- Steuerelektrode einen Elektronenkanal, beginnend an der Source- Elektrode (2). Mit zunehmender Gatespannung reicht dieser Kanal immer näher an die p-dotierte Drainelektrode (3). Dieses Annähern des Elektronenkanals (7) an das p-Gebiet (3) entspricht einer elektronischen Heranführung des n-Gebietes an das p-Gebiet, wie es für den Tunnelvorgang nötig ist. Eine weitere Erhöhung der Gatespannung führt zu einer Erhöhung der Elektronendichte im Kanal und zu einer Felderhöhung am Tunnelübergang, was ebenfalls zu einem Stromanstieg führt. Aus der Sperrkennlinie der pin-Diode mit extrem kleinen Strömen ist die Sperrkennlinie der Esaki-Diode geworden, mit extrem hohen Strömen.

Wie man erkennt, muß das Gate (6) nicht mit der Drain-Schicht (3) überlappen, da ein Tunneln zwischen dem Kanal (7) und dem Drain (3) stattfindet.

3. Herstellung des Bauelementes

Beispiel einer einfachen Prozeßsequenz mit 4 Maskenschritten für das Ausführungsbeispiel: (siehe Fig. 5)

Auf ein niedrig dotiertes n-Silizium-Substrat wird mit Molekularstrahlepitaxie (MBE) oder Gasphasenepitaxie (Chemical Vapor Deposition, CVD) eine hochdotierte n+-Schicht aufgewachsen. Für die Dotierung ist ein Wert von 10¹⁹-10²⁰ cm^-3 und eine Schichtdicke von etwa 100 nm bevorzugt.

Um einen abrupten, hochdotierten Abschluß der n-Schicht zu gewährleisten, kann die n-Schicht wahlweise durch das Aufbringen einer Delta-Dotierschicht oder einer Dotier-Oberflächenphase abgeschlossen werden. Für eine Delta-Dotierschicht wird bei erniedrigter Temperatur (typischerweise Raumtemperatur) die Oberfläche mit dem Dotierstoff vorbelegt (etwa 10¹² cm^-2) und anschließend mit einer amorphen Siliziumschicht mit einer Dicke von einigen Nanometern zugedeckt. Danach wird in einem Temperschritt der Dotierstoff in die amorphe Si-Schicht eindiffundiert, die Schicht kristallinisiert (solid phase epitaxy, SPE) und der Dotierstoff wird aktiviert. Zur Ausbildung einer Dotieroberflächenphase wird auf das heiße Substrat der Dotierstoff in so hoher Menge aufgebracht (vorzugsweise 30-50% einer Monolage, entsprechend 10¹⁵ cm^-2), daß sich der Dotierstoff auf Gitterplätze setzt und sich eine Oberflächenphase ausbildet. Diese Schicht, bzw. Schichten bilden die Source-Elektrode (2).

Auf die Source-Elektrode wird bei erhöhter Temperatur (vorzugsweise 450-700°C) eine nichtdotierte Silizumschicht (4) aufgewachsen, in der sich später der Strompfad (7) ausbilden soll. Zum Einstellen der Einsatzspannung kann die Kanalschicht auch dotiert werden. Hierbei sind homogene p- oder n-Dotierungen möglich und auch Dotierprofile. Insbesondere kann durch das Einbringen von Delta-Dotierschichten das Transportverhalten der Ladungsträger im Kanalbereich zusätzlich beeinflußt werden. Die Kanalschicht kann mit einer p-Delta-Dotierschicht oder einer p- Oberflächenphase abgeschlossen werden, um einen abrupten, hochdotierten Kontakt zur anschließenden p-Schicht zu gewährleisten.

Der Schichtstapel wird mit der Aufbringung einer hoch p-dotierten Schicht, der Drain-Elektrode (3), abgeschlossen. Für die Dotierung ist ein Wert von 10¹⁹-10²⁰ cm^-3 und eine Schichtdicke von etwa 100 nm bevorzugt (Fig. 5a)

Nach dem Aufbringen des Schichtsystems werden die Schichten in einem ersten Maskenschritt mit Standardverfahren (naßchemisch, z. B. mit KOH oder trocken, z. B. mit SF₆) geätzt um mehr oder weniger vertikale Seitenflanken zu erhalten. Entsprechend den Abmessungen der geätzten zu den nichtgeätzten Teilen kann man trench- oder Mesa-Transistoren herstellen.

Nachfolgend wird das Gate-Dielektrikum (5) aufgebracht. Hierzu wird vorzugsweise eine thermische Oxidation bei 800°C für einige Minuten ausgeführt, was zu einer Oxiddicke von einigen Nanometern führt. Alternativ sind andere Prozeßführungen, z. B. rapid thermal oxidation (RTO) oder andere Gatedielektrika, z. B. Nitride oder nitridierte Oxide, möglich.

Auf das Gate-Dielektrikum wird die Gate-Elektrode (6) abgeschieden. Üblicherweise wird hierzu hochdotiertes Poly- Silizium verwendet, für das es verschiedene Herstellungsmöglichkeiten gibt. Alternativ sind auch Metalle, z. B. Aluminium oder Silizide, möglich.

Anschließend wird das Gate (5, 6) in einem 2. Maskenschritt strukturiert (Fig. 5b).

Die Strukturen werden ganzflächig mit einer Isolationsschicht (8) überzogen. Typischerweise kann hierzu eine mittels LPCVD aufgebrachte Nitridschicht dienen. Bei einer bevorzugten Aufwachstemperatur von etwa 750°C kann in etwa 1 h eine 200 nm dicke Nitridschicht aufgebracht werden.

In einem 3. Maskenschritt werden im Nitrid die Kontaktlöcher für die Elektroden geöffnet Source-Kontakt (9), Drain-Kontakt (10), Gate-Kontakt (11) (Fig. 5c). Diese Ätzung kann trockenchemisch mit CF₄ ausgeführt werden.

Als letzter Schritt wird die Metallisierung ganzflächig aufgebracht und in einem 4. Maskenschritt strukturiert. Die Strukturierung kann mit einer direkten Ätzung oder alternativ mit einem Lift-off Schritt erfolgen. Typischerweise kann die Metallisierung aus Aluminium, aber auch aus anderen Metallen oder mehreren Metallschichten bestehen (Fig. 5d).

Damit ist das Bauelement funktionsfähig hergestellt.

Die Schichten können wahlweise bei erhöhter Temperatur oder bei niedriger Temperatur (z. B. Raumtemperatur) mit anschließender Rekristallisierung (solid phase epitaxy, SPE) hergestellt werden. Die Dicke der Schichten kann von atomaren Monolagen bis zu typischerweise einigen 100 nm variieren. Die Schichtenfolge kann auch umgekehrt aufgebracht werden (statt n-i-p die Folge p-i-n).

Bei Verwendung hochdotierter Substrate kann die untere hochdotierte Schicht auch weggelassen werden. Die Bauelemente können in einem zusätzlichen Schritt durch eine Isolation voneinander getrennt werden (z. B. LOCOS oder trench isolation).

4. Beschaltungsbeispiel und elektrische Kennlinien

Beschaltet man das in Fig. 3 gezeigte Bauelement so, daß

- die Source-Elektrode (2) auf Erdpotential festgelegt wird,
- die Drainspannung (3) variabel von Plus nach Minus variiert wird, ohne jedoch die Durchbruchsspannung der pin-Diode zu übersteigen, und
- die Gatespannung von Null nach Plus verändert wird, so ergeben sich die elektrische Kennlinien, wie sie an einem Labormuster erhalten wurden und in Fig. 6 gezeigt sind.

Variiert man ohne angelegte Gatespannung (V_g = 0 V) die Source- Drain-Spannung so erhält man die Kennlinie einer pin-Diode, insbesondere in Rückwärtsrichtung einen extrem kleinen Strom. Legt man nun an das Gate eine Spannung, so wird beim Überschreiten einer Schwellspannung, der dotierabhängigen Einsatzspannung, wie bei einem MOSFET ein Inversionskanal influenziert. Hierbei werden Elektronen im Kanal bis direkt an das hochdotierte p-Gebiet geführt und können über den Esaki- Mechanismus in die Drain-Elektrode tunneln. Aus dem Sperrstrom der pin-Diode ist der hohe Strom der Tunneldiode geworden. Dieser Effekt ist deutlich im Ausgangskennlinienfeld zu erkennen (Fig. 6a). Durch Steuerung der Gatespannung erhält man das Kennlinienfeld eines Transistors. Fig. 6b zeigt das Eingangskennlinienfeld.

Die Vorteile des Bauelementes der vorliegenden Erfindung besteht darin, daß

1. es als Tunneltransistor vollständig in bestehender Si-CMOS- Technologie hergestellt werden kann,
2. durch die vertikale Ausrichtung mit CVD oder MBE-Methoden atomar abrupte Dotierprofile hergestellt werden können,
3. keine exotischen Substrate, wie z. B. SIMOX, oder platzverbrauchende gatestrukturen nötig sind, um Leckströme zu vermeiden;
4. in seiner Beschaltung bei kleineren Versorgungsspannungen (bei etwa 0.2 V und darunter) im Vergleich zu zukünftigen MOSFETs (0.5- 0.6 V) betrieben werden kann,
5. durch den enormen Stromhub (Sperrstrom zu Tunnelstrom etwa 10 Größenordnungen) gegenüber zukünftigen MOSFETs (Stromhub etwa 3-4 Größenordnungen) einen wesentlich sicheren Schaltpegel hat,
6. die Vorzüge von Bipolartransistoren und MOSFETs vereinigt ohne deren Nachteile zu haben. Bipolartransistoren sind sehr schnell, weil sie eine exponentielle Steuer-Kennlinie aufweisen, erkaufen sich dies jedoch durch dauernden Stromverbrauch der Steuerung durch die Basis. Leistungsarme Schaltungen sind hier nicht möglich. MOSFETs verbrauchen durch das MOS-Gate nur beim Umschalten Leistung, deswegen sind CMOS-Schaltungen marktbeherrschend für Höchstintegration geworden. Allerdings weist die Steuerkennlinie des MOSFETs nur einen quadratischen Anstieg auf (I ~ Vg²) und ist damit langsamer als ein Bipolartransistor. Das vorgestellte Bauelement ist gekennzeichnet durch eine MOS-Gate Steuerung und einer exponentiellen Steuerkennlinie.

Claims

1. Halbleiter-Bauelement, bei dem ein Tunnelstrom über eine Steuerelektrode beeinflußt werden kann, mit:

- einer ersten Schicht (2) einer ersten Dotierart (n), welche nach außen kontaktiert ist,
- einer zweiten Schicht (3) einer der ersten Dotierart (n) entgegengesetzten zweiten Dotierart (p), welche nach außen kontaktiert ist,
- mindestens eine dritte Schicht (4), welche zwischen der ersten und zweiten Schicht liegt,
- wobei die erste, zweite und dritte Schicht eine vertikale Schichtfolge bilden,
- eine Steuerelektrode (5, 6), welche eingerichtet ist, einen Strompfad zwischen der ersten und zweiten Schicht zu steuern, wobei der Strompfad mindestens einen Abschnitt umfaßt, in dem ein Tunnelstrom fließt.

2. Halbleiter-Bauelement nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerelektrode (5, 6) eine Isolierschicht (5) und eine leitende Schicht (6) umfaßt, wobei die Isolierschicht die leitende Schicht von der vertikalen Schichtfolge elektrisch isoliert.

3. Halbleiter-Bauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß nur eine Schicht (4) zwischen der ersten und zweiten Schicht vorgesehen ist, und diese eine Schicht (4) homogen und von intrinsischer Leitfähigkeit ist.

4. Halbleiter-Bauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß nur eine Schicht (4) zwischen der ersten und zweiten Schicht vorgesehen ist, und diese eine Schicht (4) p- oder n-dotiert ist, oder ein Dotierprofil aufweist.

5. Halbleiter-Bauelement nach Anspruch 4, dadurch gekennzeichnet, daß nur eine Schicht (4) zwischen der ersten und zweiten Schicht vorgesehen ist, und diese eine Schicht (4) auch Delta-Dotierschichten oder Dotieroberflächenphasen enthält.

6. Halbleiter-Bauelement nach Anspruch 5, dadurch gekennzeichnet, daß die Delta-Dotierschichten oder Dotieroberflächenphasen am Kontakt zu den ersten und zweiten Schichten (2, 3) vorgesehen sind.

7. Halbleiter-Bauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die vertikale Dicke der ersten und/oder der zeiten und/oder der dritten Schicht im Bereich von einer Atomlage bis 200 nm liegt.

8. Halbleiter-Bauelement nach Anspruch 7, dadurch gekennzeichnet, daß die vertikale Dicke der ersten und/oder der zeiten und/oder der dritten Schicht bei ungefähr 100 nm liegt.

9. Verwendung eines Halbleiter-Bauelementes nach einem der Ansprüche 1-8 als Transistor, in welchem der Strom, wenn die erste Schicht (2) und die zweite Schicht (3) in Sperrichtung geschaltet sind, über eine Spannung an der Steuerelektrode gesteuert wird.

10. Verfahren zur Herstellung eines Halbleiterbauelementes nach einem der Ansprüche 1-8, mit den folgenden Schritten:

- Aufbringung der ersten (2), dritten (4) und zweiten (3) Schichten auf ein Substrat (1) in dieser Reihenfolge,
- Freilegung von vertikalen Seitenwänden durch eine Ätzung,
- Aufbringung einer Isolierungsschicht (5) auf der freigelegten Seitenwand,
- Aufbringung einer leitenden Schicht (6) auf der Isolierungsschicht (5), und
- Öffnen von Kontaktlöchern und Aufbringung einer Metallisierung, um Außenkontakte für Source, Drain und Gate zu schaffen.