[go: up one dir, main page]

DE19613409B4 - Leistungsbauelementanordnung - Google Patents

Leistungsbauelementanordnung Download PDF

Info

Publication number
DE19613409B4
DE19613409B4 DE19613409A DE19613409A DE19613409B4 DE 19613409 B4 DE19613409 B4 DE 19613409B4 DE 19613409 A DE19613409 A DE 19613409A DE 19613409 A DE19613409 A DE 19613409A DE 19613409 B4 DE19613409 B4 DE 19613409B4
Authority
DE
Germany
Prior art keywords
main electrode
strips
metallization layer
met2
arrangement according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Revoked
Application number
DE19613409A
Other languages
English (en)
Other versions
DE19613409A1 (de
Inventor
Walter Bucksch
Konrad Wagensohner
Helmut Rinck
Robert Houston Hooper
Lou N. Richardson Hutter
Quang X. Sugar Land Mai
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Deutschland GmbH
Original Assignee
Texas Instruments Deutschland GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=7790417&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=DE19613409(B4) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Texas Instruments Deutschland GmbH filed Critical Texas Instruments Deutschland GmbH
Priority to DE19613409A priority Critical patent/DE19613409B4/de
Publication of DE19613409A1 publication Critical patent/DE19613409A1/de
Application granted granted Critical
Publication of DE19613409B4 publication Critical patent/DE19613409B4/de
Anticipated expiration legal-status Critical
Revoked legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/231—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/257—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are characterised by top-view geometrical layouts, e.g. interdigitated, semi-circular, annular or L-shaped electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor

Landscapes

  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Leistungsbauelementanordnung mit einer Vielzahl von in einem Halbleitersubstrat identisch aufgebauten Zellen, die jeweils eine erste Hauptelektrodenzone (S), eine zweite Hauptelektrodenzone (D) und eine dazwischenliegende Steuerelektrodenzone (G) enthalten; wobei
– alle Zellen durch Verbinden der ersten Hauptelektrodenzonen (S), der zweiten Hauptelektrodenzonen (D) und der Steuerelektrodenzonen (G) parallel geschaltet sind;
– über dem Halbleitersubstrat eine erste Isolierschicht angeordnet ist;
– über der ersten Isolierschicht eine erste Metallisierungsschicht (Met1) angeordnet ist, welche über metallische Durchkontaktierungen, die durch die erste Isolierschicht führen, mit den ersten und zweiten Hauptelektrodenzonen (S, D) verbunden ist;
– über der ersten Metallisierungsschicht (Met1) eine zweite Isolierschicht angeordnet ist;
– über der zweiten Isolierschicht eine zweite Metallisierungsschicht (Met2) angeordnet ist, welche über metallische Durchkontaktierungen (Via-1), die durch die zweite Isolierschicht führen, mit der ersten Metallisierungsschicht (Met1) verbunden ist;
– über der zweiten Metallisierungssicht (Met2) eine dritte Isolierschicht angeordnet ist;
– über der dritten...

Description

  • Die vorliegende Erfindung betrifft eine Leistungsbauelementanordnung mit einer Vielzahl von in einem Halbleitersubstrat identisch aufgebauten Zellen, die jeweils eine erste Hauptelektrodenzone, eine zweite Hauptelektrodenzone und eine dazwischenliegende Steuerelektrodenzone enthalten; wobei alle Zellen durch Verbinden der ersten Hauptelektrodenzonen, der zweiten Hauptelektrodenzonen und der Steuerelektrodenzonen parallel geschaltet sind.
  • Solche bekannten Leistungsbauelementanordnungen bilden Bauelemente mit hoher Strombelastbarkeit, welche einen hohen Siliziumflächenbedarf aufweisen, z.B. 0,5 bis 1 cm2.
  • Sie bestehen im allgemeinen aus einer Vielzahl identischer Zellen, welche eine Streifenform, eine Kreisform, eine Quadratform oder sonstige Formen aufweisen können. Diese Zellen sind mit regelmäßigen Abständen in x- und y-Richtung aneinandergereiht. Auf diese Art und Weise ist es möglich, ein Leistungsbauelement mit einem relativ geringem Durchlaßwiderstand herzustellen.
  • Ein Problem bei derartigen bekannten Leistungsbauelementanordnungen ist, daß die Metallverbindungen zwischen den einzelnen Zellen einen nicht vernachlässigbaren Widerstand aufweist. Dieser Widerstand ist so groß, daß er einen beträchtlichen Spannungsabfall mit sich bringt, wenn Metallisierungsschichten mit Standarddicken von 0,5–3 μm verwendet werden
  • Dies wird nachstehend am Beispiel eines Leistungstransistorbauelements näher erläutert.
  • Eine Al-Metallisierung dieser Dicke hat einen Widerstand von etwa 10–60 mΩ pro Einheitsfläche. Unter Annahme eines aus vielen Zellen aufgebauten Leistungstransistorbauelements mit einem Gesamtstrom von 20 A und einer effektiven Anschlußfläche von jeweils 2 Einheitsflächen für Source und Drain liegt der gesamte Spannungsabfall in dem gesamten Leistungstransistorbauelement (von der ersten bis zur letzten Zelle) im Bereich von 0,4 bis 2,4 V. Somit ist der Spannungsabfall so groß, daß die von der Spannungsversorgung abgelegenen Zellen des Leistungstransistorbauelements nur schlecht angesteuert werden können.
  • Dies führt zu einem wenig effektiven Leistungstransistorbauelement, das zwar viel Platz verbraucht, aber wenig Strom leitet und einen reduzierten effektiven sicheren Betriebsbereich (SOAR = safe operating area) hat.
  • Abgesehen von diesem Effekt des Reduzierens der an den einzelnen Zellen wirksamen Gate-Source-Vorspannung hat die Al-Metallisierung einen großen Anteil am Durchlaßwiderstand. Bei sehr wirkungsvollen DMOS-Transistoren (Durchlaßwiderstand RDSon × Einheitsfläche < 1 mΩcm2) beträgt dieser Anteil etwa 50% des gesamten Durchlaßwiderstandes für Bauelemente mit einer Strombelastbarkeit von mehr als 10 A.
  • Metallverbindungen mit hohem Widerstand beeinträchtigen auch das Schaltverhalten der Transistoren. Die Verbindungen mit den Gate- oder Basis-Anschlüssen der individuellen Transistoren haben nämlich nicht nur Widerstands-, sondern auch Kapazitätsanteile. Somit ist die Laufzeit, die ein Einschaltimpuls benötigt, um die gesamte geometrische Anordnung zu durchlaufen, ebenfalls groß. Auch dies beschränkt den effektiven sicheren Betriebsbereich (SOAR), weil der zuerst erreichte Transistorteil bereits überlastet ist, bevor der letzte Teil erreicht wird.
  • Die bekannten Al-Metallisierungen leiden weiterhin unter dem Problem der Elektromigration, wodurch die Lebensdauer der Bauelemente beeintächtigt wird. Dieser unerwünschte Effekt wird zusätzlich noch durch die hohen Betriebstemperaturen dieser Bauelemente begünstigt. Auch begünstigen Stromstöße, die über den Nennstromwert hinausgehen, das Auftreten von Elektromigration.
  • Bei diskreten Leistungstransistoren werden üblicherweise Al-Metallisierungen mit bis zu 6 μm Dicke verwendet.
  • Die dickste Al-Metallisierung, welche üblicherweise für Verbindungen in integrierten Schaltungen verwendet wird, ist hingegen nur 3 μm dick.
  • Doch sind diese Dicken bei Layouts mit hoher Packungsdichte in CMOS-, BICMOS- und BIPOLAR-Technologie bereits nicht mehr anwendbar. In den dortigen Prozessen werden heutzutage Dicken, die kleiner oder gleich 1,5 μm sind, verwendet.
  • Eine Alternativlösung zum Anschließen der Stromversorgung an eine Leistungsbauelementanordnung besteht zwar darin, daß viele Bondverbindungen um oder auf die Anordnung gesetzt werden, um den Strom über eine Vielzahl von Bonddrähten fließen zu lassen. Diese Lösung weist jedoch den Nachteil auf, daß viele parallele Bonddrähte und/oder viele Anschlüsse am Gehäuse vorhanden sein müssen. Viele parallele Bonddrähte können nicht auf ihr Vorhandensein geprüft werden, so daß eventuell unzuverlässige Teile ausgeliefert werden, oder es ergeben sich Preisprobleme hinsichtlich des aufwendigen Gehäuses.
    •
  • Aufgabe der vorliegenden Erfindung ist es dementsprechend, die gattungsgemäße Leistungsbauelementanordnung derart weiterzubilden, daß der Widerstand der Verbindungen der einzelnen Zellen erniedrigt ist.
  • Erfindungsgemäß wird die obige Aufgabe bei der gattungsgemäßen Leistungsbauelementanordnung dadurch gelöst, daß über dem Halbleitersubstrat eine erste Isolierschicht angeordnet ist; über der ersten Isolierschicht eine erste Metallisierungsschicht (Met1) angeordnet ist, welche über metallische Durchkontaktierungen, die durch die erste Isolierschicht führen, mit den ersten und zweiten Hauptelektrodenzonen (S, D) verbunden ist; über der ersten Metallisierungsschicht (Met1) eine zweite Isolierschicht angeordnet ist; über der zweiten Isolierschicht eine zweite Metallisierungsschicht (Met2) angeordnet ist, welche über metallische Durchkontaktierungen (Via-1), die durch die zweite Isolierschicht führen, mit der ersten Metallisierungsschicht (Met1) verbunden ist; über der zweiten Metallisierungssicht (Met2) eine dritte Isolierschicht angeordnet ist; über der dritten Isolierschicht eine dritte Metallisierungsschicht (Met3) angeordnet ist, welche über metallische Durchkontaktierungen, die durch die zweite und dritte Isolierschicht führen, mit der ersten Metallisierungsschicht (Met1) und über metallische Durchkontaktierungen (Via-2), die durch die dritte Isolierschicht führen, mit der zweiten Metallisierungsschicht (Met2) verbunden ist; die erste und die zweite Metallisierungsschicht (Met1, Met2) Al-Metall, eine Al-Metallverbindung oder eine Al-Metallegierung enthalten und eine erste und zweite Dicke aufweisen; und die dritte Metallisierungsschicht (Met3) ein Metall, eine Metallverbindung oder eine Metallegierung enthält und eine dritte Dicke aufweist, die wesentlich größer als die erste und die zweite Dicke ist.
  • Bevorzugterweise ist die erfindungsgemäße Leistungsbauelementanordnung dadurch gekennzeichnet, daß die die dritte Metallisierungsschicht Cu-Metall oder eine Cu-Metallverbindung oder eine Cu-Metallegierung enthält.
  • Bevorzugterweise ist die erfindungsgemäße Leistungsbauelementanordnung dadurch gekennzeichnet, daß die ersten Hauptelektrodenzonen und die zweiten Hauptelektrodenzonen längliche Zonen sind, die abwechselnd nebeneinander in dem Halbleitersubstrat angeordnet sind; und beiderseits unmittelbar angrenzend an die ersten Hauptelektrodenzonen in dem Halbleitersubstrat die Steuerelektrodenzonen verlaufen.
  • Bevorzugterweise ist die erfindungsgemäße Leistungsbauelementanordnung dadurch gekennzeichnet, daß die erste Metallisierungsschicht nebeneinanderliegende erste Streifen aufweist, die parallel zu einer jeweiligen ersten oder zweiten Hauptelektrodenzone verlaufen; die zweite Metallisierungsschicht nebeneinanderliegende zweite Streifen aufweist, die parallel zu einer jeweiligen ersten oder zweiten Hauptelektrodenzone verlaufen; die dritte Metallisierungsschicht nebeneinanderliegende dritte Streifen aufweist, die senkrecht zur Längsrichtung der ersten und zweiten Hauptelektrodenzonen verlaufen und die ersten und zweiten Hauptelektrodenzonen benachbarter Zellen teilweise überlappen; und die dritten Streifen jeweils abwechselnd mit den ersten Hauptelektrodenzonen der überlappten Zellen und mit den zweiten Hauptelektrodenzonen der überlappten Zellen verbunden sind.
  • Bevorzugterweise ist die erfindungsgemäße Leistungsbauelementanordnung dadurch gekennzeichnet, daß die Durchkontaktierungen, über die die jeweiligen dritten Streifen mit den entsprechenden zweiten Streifen verbunden sind, und die Durchkontaktierungen, über die die jeweiligen zweiten Streifen mit den entsprechenden ersten Streifen verbunden sind, übereinander angeordnet sind.
  • Bevorzugterweise ist die erfindungsgemäße Leistungsbauelementanordnung dadurch gekennzeichnet, daß die Durchkontaktierungen, über die die jeweiligen dritten Streifen mit den entsprechenden zweiten Streifen verbunden sind, und die Durchkontaktierungen, über die die jeweiligen zweiten Streifen mit den entsprechenden ersten Streifen verbunden sind, gegeneinander versetzt angeordnet sind.
  • Bevorzugterweise ist die erfindungsgemäße Leistungsbauelementanordnung dadurch gekennzeichnet, daß die ersten Metallisierungsschicht nebeneinanderliegende erste Streifen aufweist, die parallel zu einer jeweiligen ersten oder zweiten Hauptelektrodenzone verlaufen; die zweite Metallisierungsschicht nebeneinanderliegende zweite Streifen aufweist, die senkrecht zur Längsrichtung der ersten und zweiten Hauptelektrodenzonen verlaufen und die erste und zweite Hauptelektrodenzonen benachbarter Zellen teilweise überlappen; die dritte Metallisierungsschicht nebeneinanderliegende dritte Streifen aufweist, die parallel zu der ersten und zweiten Hauptelektrodenzonen verlaufen; die zweiten Streifen jeweils abwechselnd mit den ersten Hauptelektrodenzonen der überlappten Zellen und mit den zweiten Hauptelektrodenzonen der überlappten Zellen verbunden sind; und die dritten Streifen jeweils abwechselnd mit den zweiten Streifen, die mit den ersten Hauptelektrodenzonen verbunden sind, und mit den zweiten Streifen, die mit den zweiten Hauptelektrodenzonen verbunden sind, über entsprechende in den Schnittbereichen der zweiten und dritten Streifen liegende Durchkontaktierungen verbunden sind.
  • Bevorzugterweise ist die erfindungsgemäße Leistungsbauelementanordnung dadurch gekennzeichnet, daß unterhalb der dritten Metallisierungsschicht eine Polyimidschicht zur Reduzierung von mechanischen Spannungen gebildet ist.
  • Bevorzugterweise ist die erfindungsgemäße Leistungsbauelementanordnung dadurch gekennzeichnet, daß die ersten und zweiten Hauptelektrodenzonen Diffusionszonen sind.
  • Bevorzugterweise ist die erfindungsgemäße Leistungsbauelementanordnung dadurch gekennzeichnet, daß die erste Dicke und die zweite Dicke im Bereich von 0,5 und 3 μm liegen.
  • Bevorzugterweise ist die erfindungsgemäße Leistungsbauelementanordnung dadurch gekennzeichnet, daß die erste Dicke 0,76 μm beträgt.
  • Bevorzugterweise ist die erfindungsgemäße Leistungsbauelementanordnung dadurch gekennzeichnet, daß die zweite Dicke 1,52 μm beträgt.
  • Bevorzugterweise ist die erfindungsgemäße Leistungsbauelementanordnung dadurch gekennzeichnet, daß die dritte Dicke 10–30 μm beträgt.
  • Bevorzugterweise ist die erfindungsgemäße Leistungsbauelementanordnung dadurch gekennzeichnet, daß die Leistungsbauelemente MOS- oder DMOS-Feldeffekttransistoren sind.
  • Bevorzugterweise ist die erfindungsgemäße Leistungsbauelementanordnung dadurch gekennzeichnet, daß die Leistungsbauelemente Bipolartransistoren sind.
  • Bevorzugterweise ist die erfindungsgemäße Leistungsbauelementanordnung dadurch gekennzeichnet, daß die Leistungsbauelemente Resurf-Transistoren sind.
  • Bevorzugterweise ist die erfindungsgemäße Leistungsbauelementanordnung dadurch gekennzeichnet, daß die Leistungsbauelemente Thyristoren sind.
  • Ein besonderer Vorteil der erfindungsgemäßen Leistungsbauelementanordnung liegt darin, daß die Verwendung der dicken Cu-enthaltenden Schicht die Erstellung von Layouts bei diesen Leistungsbauelementen vereinfacht, die effektive Nutzung des vorhandenen Siliziums ermöglicht und somit zur Verbilli gung dieser Bauelemente beiträgt.
  • Auch ist die Zuverlässigkeit, wie der sichere Betriebsbereich (SOAR) erhöht, und die Tendenz zur Bildung von "hot spots" (Überhitzungspunkten) erniedrigt.
  • Da die zweite Metallisierungsschicht zwischen der ersten und der dritten Metallisierungsschicht vorgesehen ist, gibt es drei Anschlußebenen mit geringem Widerstand. Dies ermöglicht eine Reduzierung des Widerstands der Anschlußleitungen der Steuerelektroden und somit eine Erhöhung der Schaltgeschwindigkeit der Leistungsbauelementanordnung.
  • Der letztgenannte Vorteil bringt ebenfalls ein besseres Ansprechverhalten bei sehr kurzen Impulsen, da alle Einzelelemente des Leistungsbauelementanordnung virtuell gleichzeitig eingeschaltet werden.
    •
  • Im folgenden wird die vorliegende Erfindung anhand bevorzugter Ausführungsformen unter Bezugnahme auf die Zeichnungen näher erläutert werden.
  • Es zeigen:
  • 1 ein schematisches Diagramm zur Darstellung eines DMOS-Transistors;
  • 2 einen Querschnitt durch einen erfindungsgemäßen DMOS-Transistor entlang der Linie A–A' in 1 gemäß einer ersten Ausführungsform;
  • 3; einen Querschnitt durch einen erfindungsgemäßen DMOS-Transistor entlang der Linie A–A' in 1 gemäß einer zweiten Ausführungsform;
  • 4 eine Draufsicht auf ein erstes Metallisierungsschema bei der ersten Ausführungsform von 2;
  • 5 eine Draufsicht auf ein zweites Metallisierungsschema bei der ersten Ausführungsform von 2; und
  • 6 eine Draufsicht auf ein Metallisierungsschema bei der zweiten Ausführungsform von 2.
  • Ohne die Anwendbarkeit der vorliegenden Erfindung auf irgendeine bestimmte Leistungsbauelementart beschränken zu wollen, wird sie nachstehend am Beispiel von Leistungs-DMOS-Feldeffekttransistoren näher erläutert werden. Natürlich ist die Erfindung genauso bei anderen Leistungsbauelementen, wie z.B. MOSFETs, Bipolar- und Resurf-Transistoren oder Thyristoren, verschiedenster Geometrien anwendbar.
  • Auch sind nicht alle Details der einzelnen Transistoren der angeführten beispielhaften Ausführungsformen gezeigt, sondern aus Gründen der Übersichtlichkeit nur die zum Verständnis der Erfindung wesentlichen Komponenten.
  • 1 ist ein schematisches Diagramm zur Darstellung eines DMOS-Transistors. In 1 bezeichnen Bezugszeichen S und D längliche Source- bzw. Drain-Zonen jeweiliger MOSFETs, die in alternierenden Zellen angeordnet sind. Auf den Source- und Drain-Zonen befinden sich jeweilige Kontaktbereiche K zur elektrischen Verbindung der Zonen. Beiderseits unmittelbar angrenzend an die Source-Zonen verlaufen Kanalzonen, über denen sich jeweils ein Gate-AnschluB G befindet.
  • Diese Zonen liegen in einer N-Wanne, welche in dem Halbleitersubstrat vorgesehen ist. Im gezeigten Beispiel sind die Source- und Drain-Zonen N-dotiert und die Kanalzone P-dotiert. Beispielsweise sind alle diese Zonen durch Diffusionsprozesse hergestellt.
  • Die Linie A–A' bezeichnet eine Schnittlinie, entlang welcher die Darstellungen von 2 und 3 verlaufen.
  • 2 zeigt einen Querschnitt durch einen erfindungsgemäßen DMOS-Transistor entlang der Linie A–A' in 1 gemäß einer ersten Ausführungsform. Wie aus 2 ersichtlich, sind drei Metallisierungsschichten Met1, Met2 und Met3, innerhalb derer jeweilige Verbindungen ausgebildet sind, vorgesehen. Die Metallisierungsschichten sind untereinander und gegenüber dem Halbleitersubstrat bis auf vorbestimmte Durchkontaktierungen mittels Isolierschichten, wie z.B. Siliziumdioxidschichten, elektrisch voneinander isoliert.
  • Im einzelnen bezeichnet Met1 die erste, unterste Metallisierungsschicht, welche über Durchkontaktierungen mit den Source- und Drain-Zonen verbunden ist. Met2 bezeichnet die zweite, darüberliegende Metallisierungsschicht, welche über Durchkontaktierungen Via-1 mit der ersten Metallisierungsschicht Met1 verbunden ist. Schließlich bezeichnet Met3 die dritte, darüberliegende Metallisierungsschicht, welche über Durchkontaktierungen Via-1 mit der ersten Metallisierungsschicht Met1 bzw. über Durchkontaktierungen Via-2 mit der zweiten Metallisierungsschicht Met2 verbunden ist.
  • Die erste und zweite Metallisierungsschicht Met1 bzw. Met2 sind Schichten aus Al-Metall, aus Al-Verbindungen oder aus Al-Legierungen. Funktionell dienen diese erste und zweite Metallisierungsschicht Met1 bzw. Met2 zur Ausbildung von sehr dicht gepackten, streifenförmigen Verbindungen zwischen den einzelnen Transistoren. Daher weisen sie Standarddicken zwischen 0,5 und 3 μm auf, welche bevorzugterweise zwischen 0,76 und 1,52 μm liegen.
  • Die dritte Metallisierungsschicht Met3 ist eine Schicht z.B. aus Cu-Metall, aus Cu-Verbindungen oder aus Cu-Legierungen. Funktionell dient diese dritte Metallisierungsschicht Met3 zur Ausbildung breiter, streifenförmiger Verbindungen, welche hohe Ströme von der Stromversorgung zu den einzelnen Transistoren aufnehmen können müssen. Daher weist sie eine wesentlich größere Dicke als die erste und zweite Metallisierungsschicht Met1 bzw. Met2 auf, welche bevorzugterweise bei 25 μm liegt. Um die Probleme hinsichtlich Elektromigration bei Aluminium zu vermeiden und gleichzeitig die Kosten gering zu halten, ist Kupfer das geeignete Basismaterial für diese dritte Metallisierungsschicht Met3, doch können auch andere Metalle, Metallverbindungen oder Metallegierungen je nach den gewünschten Eigenschaften dafür verwendet werden.
  • Somit ermöglicht die dritte Metallisierungsschicht Met3, daß der Strom gleichmäßig an die einzelnen Transistoren verteilt wird und die auftretenden Spannungsabfälle sehr gering sind.
  • Unter der Annahme von Streifen mit zwei Einheitsflächen für Source als auch für Drain und einer Streifendicke von 25 μm erreicht man einen Gesamtwiderstand von 3,0 mΩ (spez. Widerstand von Cu ist 1,8 μΩcm). Somit beträgt im Vergleich zum obigen Beispiel der Spannungsabfall bei einem Strom von 20 A nur noch 30 mV pro Transistor. Das entspricht einer Verbesserung von einem Faktor 25. Der Beitrag zum Durchlaßwiderstand bei einem Transistor mit RDSon = 25 mΩ erniedrigt sich dementsprechend ebenfalls auf 14 %. Insbesondere unterliegt Kupfer keiner Elektromigration wie Aluminium und sorgt somit dafür, daß sich das Stromdichteprofil nicht nachteilig ändert.
  • 3 zeigt einen Querschnitt durch einen erfindungsgemäßen DMOS-Transistor entlang der Linie A–A' in 1 gemäß einer zweiten Ausführungsform. Ein Unterschied zur in 2 gezeigten ersten Ausführungsform liegt in der geometrischen Anordnung der Verbindungen in den verschiedenen Metallisierungsschichten Met1, Met2 bzw. Met3. Dieser Unterschied wird nachstehend im Zusammmenhang mit 4 bis 6 näher erläutert werden. Ansonsten sind die Ausführungsformen gleich.
  • 4 zeigt eine Draufsicht auf ein erstes Metallisierungsschema bei der ersten Ausführungsform von 2.
  • Die erste Metallisierungsschicht Met1 weist nebeneinanderliegende erste Streifen Source-Met1 bzw. Drain-Met1 auf, die parallel zu einer jeweiligen Source-Zone S oder Drain-Zone D verlaufen.
  • Die zweite Metallisierungsschicht Met2 weist ebenfalls nebeneinanderliegende zweite Streifen Source-Met2 bzw. Drain-Met2 auf, die parallel zu einer jeweiligen Source-Zone S oder Drain-Zone D verlaufen.
  • Die dritte Metallisierungsschicht Met3 hingegen weist nebeneinanderliegende dritte Streifen Source-Met3 bzw. Drain-Met3 auf, die senkrecht zu Längsrichtung der Source-Zonen S und Drain-Zonen D verlaufen und die Source-Zonen S und die Drain-Zonen D benachbarter Zellen teilweise überlappen. Dabei sind die dritten Streifen Drain-Met3 bzw. Source-Met3 jeweils abwechselnd mit den Source-Zonen S der überlappten Zellen und mit den Drain-Zonen D der überlappten Zellen verbunden. Die Streifen Source-Met3 bzw. Drain-Met3 der dritten Metallisierungsschicht Met3 bilden die Verbindung zu den Bond-Anschlüssen, welche mit der Stromversorgung verbunden sind.
  • Beim hier gezeigten Metallisierungsschema der ersten Ausführungsform sind die Durchkontaktierungen Via-2, über die die jeweiligen dritten Streifen mit den entsprechenden zweiten Streifen verbunden sind, und die Durchkontaktierungen Via-1, über die die jeweiligen zweiten Streifen mit den entsprechenden ersten Streifen verbunden sind, übereinander angeordnet.
  • Eine derartige Anordnung ergibt zwar den geringsten vertikalen Widerstand zwischen den Verbindungen der ersten, zweiten und dritten Metallisierungsschicht Met1, Met2 und Met3, kann jedoch manchmal in der Herstellung wegen der hohen Auflö sung, die der Photoprozeß aufweisen muß, nur schwer oder überhaupt nicht realisierbar sein.
  • 5 zeigt eine Draufsicht auf ein zweites Metallisierungsschema bei der ersten Ausführungsform von 2. Bei dem dortigen Metallisierungsschema sind die Durchkontaktierungen Via-2, über die die jeweiligen dritten Streifen mit den entsprechenden zweiten Streifen verbunden sind, und die Durchkontaktierungen Via-1, über die die jeweiligen zweiten Streifen mit den entsprechenden ersten Streifen verbunden sind, gegeneinander versetzt angeordnet.
  • Demzufolge sind die beim Metallisierungsschema von 4 möglicherweise auftretenden Schwierigkeiten bei diesem Metallisierungsschema nicht möglich.
  • Ansonsten sind die Anordnungen von 4 und 5 identisch.
  • 6 zeigt eine Draufsicht auf ein Metallisierungsschema bei der zweiten Ausführungsform von 2. Bei dem dortigen Metallisierungsschema weist die erste Metallisierungsschicht Met1 nebeneinanderliegende erste Streifen Source-Met1 bzw. Drain-Met1 auf, die parallel zu einer jeweiligen Source-Zone S oder Drain-Zone D verlaufen.
  • Hingegen weist die zweite Metallisierungsschicht Met2 nebeneinanderliegende zweite Streifen Source-Met2 bzw. Drain-Met2 auf, die senkrecht zur Längsrichtung der Source-Zonen S und der Drain-Zonen D verlaufen und die Source-Zonen S und die Drain-Zonen D benachbarter Zellen teilweise überlappen.
  • Die dritte Metallisierungsschicht Met3 weist nebeneinanderliegende dritte Streifen Source-Met3 bzw. Drain-Met3 auf, die parallel zu der Source-Zonen S und der Drain-Zonen D verlaufen.
  • Dabei sind die zweiten Streifen Source-Met2 bzw. Drain-Met2 jeweils abwechselnd mit den Source-Zonen S der überlappten Zellen und mit den Drain-Zonen D der überlappten Zellen verbunden.
  • Schließlich sind die dritten Streifen Source-Met3 bzw. Drain-Met3 jeweils abwechselnd mit den zweiten Streifen Source-Met2, die mit den Source-Zonen S verbunden sind, und mit den zweiten Streifen Drain-Met2, die mit den Drain-Zonen D verbunden sind, über entsprechende in den Schnittbereichen der zweiten und dritten Streifen liegende Durchkontaktierungen Via-2 verbunden.
  • In diesem speziellen Fall beträgt der maximale Spannungsabfall in einer Verbindung entlang einer einzelnen Source- oder Drain-Zone in der ersten Metallisierungsschicht Met1 4,3 mV, in der zweiten Metallisierungsschicht Met2 8 mV und in der dritten Metallisierungsschicht Met3 14,7 mV. Diese Zahlen beziehen sich wie oben auf einen Transistor mit einem Durchlaßwiderstand RDSon von 25 mΩ. Dies entspricht einem Spannungsabfall von 0,5 V bei einem Strom von 20 A und einer Temperatur von 100 °C in einer Fläche von 0,75 cm2. Der Gesamtspannungsabfall beträgt daher 27 mV bei 25 °C.
  • Diese zweite Ausführungsform ist dann ideal, wenn unterhalb der dritten Metallisierungsschicht Met3 eine Polyimidschicht zur Reduzierung von mechanischen Spannungen gebildet werden muß, denn hierbei muß der Photoprozeß zur Strukturierung des Polyimid keine besonders hohe Auflösung aufweisen. Die Durchkontaktierungen können von der Größenordnung von 10 μm sein.
  • Wie vorstehend ausführlich erklärt, leistet die vorliegende Erfindung einen wertvollen Beitrag zur Herstellung effektiver Leistungsbauelemente mit verbesserter Zuverlässigkeit und erniedrigt die Herstellungskosten.

Claims (17)

  1. Leistungsbauelementanordnung mit einer Vielzahl von in einem Halbleitersubstrat identisch aufgebauten Zellen, die jeweils eine erste Hauptelektrodenzone (S), eine zweite Hauptelektrodenzone (D) und eine dazwischenliegende Steuerelektrodenzone (G) enthalten; wobei – alle Zellen durch Verbinden der ersten Hauptelektrodenzonen (S), der zweiten Hauptelektrodenzonen (D) und der Steuerelektrodenzonen (G) parallel geschaltet sind; – über dem Halbleitersubstrat eine erste Isolierschicht angeordnet ist; – über der ersten Isolierschicht eine erste Metallisierungsschicht (Met1) angeordnet ist, welche über metallische Durchkontaktierungen, die durch die erste Isolierschicht führen, mit den ersten und zweiten Hauptelektrodenzonen (S, D) verbunden ist; – über der ersten Metallisierungsschicht (Met1) eine zweite Isolierschicht angeordnet ist; – über der zweiten Isolierschicht eine zweite Metallisierungsschicht (Met2) angeordnet ist, welche über metallische Durchkontaktierungen (Via-1), die durch die zweite Isolierschicht führen, mit der ersten Metallisierungsschicht (Met1) verbunden ist; – über der zweiten Metallisierungssicht (Met2) eine dritte Isolierschicht angeordnet ist; – über der dritten Isolierschicht eine dritte Metallisierungsschicht (Met3) angeordnet ist, welche über metallische Durchkontaktierungen, die durch die zweite und dritte Isolierschicht führen, mit der ersten Metallisierungsschicht (Met1) und über metallische Durchkontaktierungen (Via-2), die durch die dritte Isolierschicht führen, mit der zweiten Metallisierungsschicht (Met2) verbunden ist; – die erste und die zweite Metallisierungsschicht (Met1, Met2) Al-Metall, eine Al-Metallverbindung oder eine Al-Metallegierung enthalten und eine erste und zweite Dicke aufweisen; und – die dritte Metallisierungsschicht (Met3) ein Metall, eine Metallverbindung oder eine Metallegierung enthält und eine dritte Dicke aufweist, die wesentlich größer als die erste und die zweite Dicke ist.
  2. Leistungsbauelementanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die dritte Metallisierungsschicht (Met3) Cu-Metall oder eine Cu-Metallverbindung oder eine Cu-Metallegierung enthält.
  3. Leistungsbauelementanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß – die ersten Hauptelektrodenzonen (S) und die zweiten Hauptelektrodenzonen (D) längliche Zonen sind, die abwechselnd nebeneinander in dem Halbleitersubstrat angeordnet sind; und – beiderseits unmittelbar angrenzend an die ersten Hauptelektrodenzonen (S) in dem Halbleitersubstrat die Steuerelektrodenzonen verlaufen.
  4. Leistungsbauelementanordnung nach Anspruch 3, dadurch gekennzeichnet, daß – die erste Metallisierungsschicht (Met1) nebeneinanderliegende erste Streifen (Source-Met1, Drain-Met1) aufweist, die parallel zu einer jeweiligen ersten oder zweiten Hauptelektrodenzone (S, D) verlaufen; – die zweite Metallisierungsschicht (Met2) nebeneinander liegende zweite Streifen (Source-Met2, Drain-Met2) aufweist, die parallel zu einer jeweiligen ersten oder zweiten Hauptelektrodenzone (S, D) verlaufen; – die dritte Metallisierungsschicht (Met3) nebeneinanderliegende dritte Streifen (Source-Met3, Drain-Met3) aufweist, die senkrecht zur Längsrichtung der ersten und zweiten Hauptelektrodenzonen (S, D) verlaufen und die ersten und zweiten Hauptelektrodenzonen benachbarter Zellen teilweise überlappen; und – die dritten Streifen (Drain-Met3, Source-Met3) jeweils abwechselnd mit den ersten Hauptelektrodenzonen (S) der überlappten Zellen und mit den zweiten Hauptelektrodenzonen (D) der überlappten Zellen verbunden sind.
  5. Leistungsbauelementanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die metallische Durchkontaktierungen (Via-2), über die die jeweiligen dritten Streifen mit den entsprechenden zweiten Streifen verbunden sind, und die metallischen Durchkontaktierungen (Via-1), über die die jeweiligen zweiten Streifen mit den entsprechenden ersten Streifen verbunden sind, übereinander angeordnet sind.
  6. Leistungsbauelementanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die metallischen Durchkontaktierungen (Via-2), über die die jeweiligen dritten Streifen mit den entsprechenden zweiten Streifen verbunden sind, und die metallischen Durchkontaktierungen (Via-1), über die die jeweiligen zweiten Streifen mit den entsprechenden ersten Streifen verbunden sind, gegeneinander versetzt angeordnet sind.
  7. Leistungsbauelementanordnung nach Anspruch 3, dadurch gekennzeichnet, daß – die erste Metallisierungsschicht (Met1) nebeneinanderliegende erste Streifen (Source-Met1, Drain-Met1) aufweist, die parallel zu einer jeweiligen ersten oder zweiten Hauptelektrodenzone (S, D) verlaufen; – die zweite Metallisierungsschicht (Met2) nebeneinanderliegende zweite Streifen (Source-Met2, Drain-Met2) aufweist, die senkrecht zur Längsrichtung der ersten und zweiten Hauptelektrodenzonen (S, D) verlaufen und die erste und zweite Hauptelektrodenzonen benachbarter Zellen teilweise überlappen; – die dritte Metallisierungsschicht (Met3) nebeneinanderliegende dritte Streifen (Source-Met3, Drain-Met3) aufweist, die parallel zu den ersten und zweiten Hauptelektrodenzonen (S, D) verlaufen; – die zweiten Streifen (Source-Met2, Drain-Met2) jeweils abwechselnd mit den ersten Hauptelektrodenzonen (S) der überlappten Zellen und mit den zweiten Hauptelektrodenzonen (D) der überlappten Zellen verbunden sind; und – die dritten Streifen (Source-Met3, Drain-Met3) jeweils abwechselnd mit den zweiten Streifen (Source-Met2), die mit den ersten Hauptelektrodenzonen (S) verbunden sind, und mit den zweiten Streifen (Drain-Met2), die mit den zweiten Hauptelektrodenzonen (D) verbunden sind, über entsprechende in den Schnittbereichen der zweiten und dritten Streifen liegende metallische Durchkontaktierungen (Via-2) verbunden sind.
  8. Leistungsbauelementanordnung nach Anspruch 7, dadurch gekennzeichnet, daß unterhalb der dritten Metallisierungsschicht (Met-3) eine Polyimidschicht zur Reduzierung von mechanischen Spannungen gebildet ist.
  9. Leistungsbauelementanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die ersten und zweiten Hauptelektrodenzonen (S, D) Diffusionszonen sind.
  10. Leistungsbauelementanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die erste Dicke und die zweite Dicke im Bereich von 0,5 und 3 μm liegen.
  11. Leistungsbauelementanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die erste Dicke 0,76 μm beträgt.
  12. Leistungsbauelementanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die zweite Dicke 1,52 μm beträgt.
  13. Leistungsbauelementanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die dritte Dicke 10–30 μm beträgt.
  14. Leistungsbauelementanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Leistungsbauelemente MOS- oder DMOS-Feldeffekttransistoren sind.
  15. Leistungsbauelementanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Leistungsbauelemente Bipolartransistoren sind.
  16. Leistungsbauelementanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Leistungsbauelemente Resurf-Transistoren sind.
  17. Leistungsbauelementanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Leistungsbauelemente Thyristoren sind.
DE19613409A 1996-04-03 1996-04-03 Leistungsbauelementanordnung Revoked DE19613409B4 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE19613409A DE19613409B4 (de) 1996-04-03 1996-04-03 Leistungsbauelementanordnung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19613409A DE19613409B4 (de) 1996-04-03 1996-04-03 Leistungsbauelementanordnung

Publications (2)

Publication Number Publication Date
DE19613409A1 DE19613409A1 (de) 1997-10-09
DE19613409B4 true DE19613409B4 (de) 2005-11-17

Family

ID=7790417

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19613409A Revoked DE19613409B4 (de) 1996-04-03 1996-04-03 Leistungsbauelementanordnung

Country Status (1)

Country Link
DE (1) DE19613409B4 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004009296B4 (de) * 2004-02-26 2011-01-27 Siemens Ag Verfahren zum Herstellen einer Anordnung eines elektrischen Bauelements
US7414275B2 (en) 2005-06-24 2008-08-19 International Business Machines Corporation Multi-level interconnections for an integrated circuit chip
US8937351B2 (en) * 2013-03-04 2015-01-20 Microchip Technology Incorporated Power MOS transistor with improved metal contact
US9812380B2 (en) * 2014-05-22 2017-11-07 Microchip Technology Incorporated Bumps bonds formed as metal line interconnects in a semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4949139A (en) * 1988-09-09 1990-08-14 Atmel Corporation Transistor construction for low noise output driver
US5025299A (en) * 1989-02-03 1991-06-18 Telemecanique Cellular power semiconductor device
EP0623962A1 (de) * 1993-05-05 1994-11-09 Texas Instruments Deutschland Gmbh Gate-Electrode eines Leistung-MOS-Feldeffekttransistors

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4949139A (en) * 1988-09-09 1990-08-14 Atmel Corporation Transistor construction for low noise output driver
US5025299A (en) * 1989-02-03 1991-06-18 Telemecanique Cellular power semiconductor device
EP0623962A1 (de) * 1993-05-05 1994-11-09 Texas Instruments Deutschland Gmbh Gate-Electrode eines Leistung-MOS-Feldeffekttransistors

Also Published As

Publication number Publication date
DE19613409A1 (de) 1997-10-09

Similar Documents

Publication Publication Date Title
DE4037876C2 (de) Laterale DMOS-FET-Vorrichtung mit reduziertem Betriebswiderstand
DE69526630T2 (de) Verbesserungen in oder in Beziehung auf integrierte Schaltungen
EP1051756B1 (de) Mos-feldeffekttransistor mit hilfselektrode
DE3537004A1 (de) Vdmos-baustein
DE69431196T2 (de) Hochspannungs-MIS-Feldeffekttransistor
DE102016104796B4 (de) Halbleitervorrichtung
DE10225864A1 (de) Halbleiterbauteil
DE102004014925B4 (de) Elektronische Schaltkreisanordnung
DE1913053A1 (de) Feldeffekttransistor mit isolierter Torelektrode
DE69224827T2 (de) Auf einem Halbleitersubstrat integrierter Spiralwiderstand
DE102004048688B4 (de) Leistungs-Halbleitervorrichtung
DE10252609B4 (de) Abschluß für ein Halbleiterbauteil mit MOS-Gatesteuerung mit Schutzringen
DE19613409B4 (de) Leistungsbauelementanordnung
DE69321966T2 (de) Leistungs-Halbleiterbauelement
DE102004027176A1 (de) Verfahren zum Herstellen von Halbleiterbauteilen
DE102006031539A1 (de) Integrierter Halbleiterchip mit lateraler Wärmedämmung
DE3206060A1 (de) Halbleiteranordnung
DE2601131A1 (de) Halbleitereinrichtungen vom druckkontakt-typ
DE102007046556A1 (de) Halbleiterbauelement mit Kupfermetallisierungen
DE102018108561B3 (de) Transistorbauelement mit gate-widerstand
DE69325181T2 (de) Halbleitervorrichtung
DE2855816A1 (de) Integrierte halbleiterschaltungsanordnung mit einer schottky-sperrschichtdiode
DE10161125C1 (de) Halbleiterbauelement mit optimierter Stromdichte
DE10104274B4 (de) Kontaktstruktur für ein Halbleiterbauteil mit MOS-Gatesteuerung sowie Verfahren zu seiner Herstellung
DE3628309C2 (de) Isolierter Gate-Feldeffekttransistor

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8363 Opposition against the patent
R037 Decision of examining division or of federal patent court revoking patent now final