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DE19607351A1 - Verfahren zur Herstellung von Kondensatoren einer Halbleitervorrichtung - Google Patents

Verfahren zur Herstellung von Kondensatoren einer Halbleitervorrichtung

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DE19607351A1
DE19607351A1 DE19607351A DE19607351A DE19607351A1 DE 19607351 A1 DE19607351 A1 DE 19607351A1 DE 19607351 A DE19607351 A DE 19607351A DE 19607351 A DE19607351 A DE 19607351A DE 19607351 A1 DE19607351 A1 DE 19607351A1
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amorphous
conductor
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conductor layers
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Hyundai Electronics Industries Co Ltd
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Description

Hintergrund der Erfindung Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung von Kondensatoren einer Halbleitervorrichtung und insbesondere auf ein Verfahren zur Herstellung von Kondensatoren mit einem vergrößerten Oberflächenbereich, mit einem Ätzvorgang unter Nutzung eines Unterschiedes des Ätzselektivitätsverhält­ nisses zwischen dotierten und undotierten Schichten in einer hochintegrierten Halbleitervorrichtung, wodurch eine hohe Kapa­ zität sichergestellt wird.
Beschreibung des Standes der Technik
Der derzeitige Trend zur hohen Integration von Halbleitervor­ richtungen bezieht unweigerlich eine Verringerung der Zell­ abmessungen mit ein. Eine solche Verringerung der Zellabmes­ sungen hat jedoch Schwierigkeiten bei der Ausbildung von Konden­ satoren mit einer ausreichenden Kapazität zur Folge. Und zwar, weil die Kapazität proportional zum Oberflächenbereich des Kondensators ist.
Im Falle einer dynamischen Direktzugriffsspeichervorrichtung (DRAM) mit einem Metalloxid-Halbleitertransistor (MOS) und einem Kondensator, ist es insbesondere wichtig, den Bereich zu ver­ kleinern, der vom Kondensator eingenommen wird, und trotzdem eine hohe Kapazität des Kondensators für die hohe Integration der DRAM-Vorrichtung zu erreichen.
Zur Vergrößerung der Kapazität sind verschiedenartige Unter­ suchungen durchgeführt worden. Beispielsweise ist die Verwendung eines dielektrischen Materials mit einer hohen Dielektrizitäts­ konstante, die Ausbildung eines dünnen dielektrischen Filmes und die Ausbildung von Kondensatoren mit einem vergrößerten Ober­ flächenbereich unter Berücksichtigung der Tatsache bekannt, daß die Kapazität des Kondensators proportional zur Fläche des Kon­ densators und umgekehrt proportional zur Dicke des dielektri­ schen Filmes ist, der den Kondensator bildet.
All diese Verfahren haben jedoch ihr eigenes Problem. Obwohl verschiedene Materialien, wie etwa Ta₂O₅, TiO₂ oder SrTiO₂ als Material mit einer hohen Dielektrizitätskonstante vorgeschlagen wurden, wurden ihre Zuverlässigkeit und die Charakteristika des dünnen Filmes nicht bestätigt. Aus diesem Grund ist es schwierig, diese dielektrischen Materialien für Halbleiter­ vorrichtungen in der praktischen Anwendung zu benutzen. Die Verringerung der Dicke des dielektrischen Filmes hat eine Beschädigung des dielektrischen Filmes zur Folge, wodurch die Zuverlässigkeit des Kondensators nachhaltig beeinflußt wird.
Um die Oberfläche des Kondensators zu vergrößern, ist auch ein zylindrischer Kondensatoraufbau vorgeschlagen worden. Im folgenden wird ein Verfahren zur Herstellung eines solchen zylindrischen Kondensatoraufbaus beschrieben.
Gemäß dieses Verfahrens wird ein Halbleitersubstrat vorbereitet, das eine untere Isolierschicht hat. Dann wird ein Kontaktloch an dem Halbleitersubstrat mit einem Ätzvorgang ausgebildet, wobei eine Kontaktmaske derart benutzt wird, daß ein gewünschter Abschnitt des Halbleitersubstrates unverdeckt bleibt. Auf diesem Aufbau wird eine erste Leiterschicht ausgebildet. Die erste Leiterschicht steht durch das Kontaktloch mit dem Halbleiter­ substrat in Kontakt. Dann wird ein Oxidfilmmuster auf der ersten Leiterschicht gemäß eines Ätzvorganges unter Verwendung einer Speicherelektrodenmaske ausgebildet. Unter Verwendung des Oxid­ filmmusters als Maske wird dann die erste Leiterschicht geätzt. Gleichzeitig wird die untere Isolierschicht als Ätzbarriere genutzt. Auf diesem Aufbau wird eine zweite Leiterschicht bis zu einer gewünschten Dicke abgeschieden. Danach wird die zweite Leiterschicht anisotropisch geätzt, wodurch jeweils zweite Leiterschicht-Zwischenlagen auf den Seitenwänden des Oxidfilmes ausgebildet werden. Diese Zwischenlagen stehen in Kontakt mit der ersten Leiterschicht. Danach wird der Oxidfilm entfernt, wodurch eine zylindrische Speicherelektrode ausgebildet wird. In einem nachfolgenden Schritt werden ein dielektrischer Film und eine Plattenelektrode auf der zylindrischen Speicherelektrode ausgebildet. Auf diesem Weg erhält man einen zylindrischen Kondensator. Durch Anwendung dieses Verfahrens kann ein Konden­ sator mit einer Vielzahl zylindrischer Aufbauten ausgebildet werden. Diese Verfahren beinhaltet jedoch die Schwierigkeit, eine ausreichende Kapazität für hochintegrierte Halbleitervor­ richtungen sicherzustellen.
Zusammenfassung der Erfindung
Es ist daher Ziel der vorliegenden Erfindung, ein Verfahren zur Herstellung von Kondensatoren einer Halbleitervorrichtung anzugeben, das dazu geeignet ist, einen Kondensatoraufbau, der eine Speicherelektrode mit einer vergrößerten Oberfläche hat, mit einem Ätzvorgang auszubilden, bei dem ein Unterschied des Naßätzselektivitätsverhältnisses genutzt wird, wodurch man eine ausreichende Kapazität erhält, die für eine hohe Integration der Halbleitervorrichtung erforderlich ist.
Gemäß eines Aspektes sieht die Erfindung ein Verfahren zur Ausbildung von Kondensatoren einer Halbleitervorrichtung vor, das folgende Schritte enthält: teilweises Entfernen einer unteren Isolierschicht, die auf einem Halbleitersubstrat ausgebildet ist, wodurch ein Kontaktloch ausgebildet wird, durch das ein gewünscht er Abschnitt des Halbleitersubstrates frei­ gelegt wird; Ausbilden dotierter, amorpher Leiterfilme und undotierter, amorpher Leiterfilme in alternierender Art und Weise auf dem Aufbau, den man nach der Ausbildung des Kontakt­ loches erhält, wodurch eine erste amorphe Leiterschicht ausge­ bildet wird, die einen derartig mehrschichtigen Aufbau hat, daß die oberste der dotierten, amorphen Leiterfilme einen obersten Abschnitt des mehrschichtigen Aufbaus bildet; Ausbilden eines Isolierfilmmusters auf dem obersten, dotierten, amorphen Leiter­ film mit einem Ätzvorgang, unter Verwendung einer Speicherelek­ trodenmaske; Ausbilden undotierter, amorpher Leiterfilme und dotierter, amorpher Leiterfilme in alternierender Art und Weise auf dem Aufbau, den man nach Ausbildung des Isolierfilmmusters erhält, wodurch eine zweite amorphe Leiterschicht ausgebildet wird; Ätzen des Aufbaus, den man nach Ausbildung der zweiten amorphen Leiterschicht an der ganzen Oberfläche durch die Gesamtdicke der ersten und zweiten amorphen Leiterschicht unter einer Bedingung erhält, daß das Isolierfilmmuster und die untere Isolierschicht als Ätzbarriere genutzt werden; Entfernen des Isolierfilmmusters mit einem Naßätzvorgang; Anlassen der ersten und zweiten amorphen Leiterschicht bei einer bestimmten Tempe­ ratur für eine bestimmte Zeit, wodurch erste und zweite kristalline Leiterschichten ohne Eindiffundieren von Fremd­ stoffen ausgebildet werden; Ätzen dotierter Abschnitte der ersten und zweiten kristallinen Leiterschichten über eine gewünschte Breite mit einem Naßätzvorgang, wodurch ein unregelmäßiger Aufbau der ersten und zweiten kristallinen Leiterschicht ausgebildet wird; und Dotieren von Fremdionen in undotierten Abschnitten der ersten und zweiten kristallinen Leiterschicht, wodurch eine zylindrische Speicherelektrode ausgebildet wird, die einen unregelmäßigen Aufbau an jeder ihrer Seitenwände hat.
Gemäß eines anderen Aspektes sieht die vorliegende Erfindung ein Verfahren zur Herstellung von Kondensatoren einer Halbleiter­ vorrichtung vor, das folgende Schritte enthält: teilweises Entfernen einer unteren Isolierschicht, die auf einem Halb­ leitersubstrat ausgebildet ist, wodurch ein Kontaktloch aus­ gebildet wird, durch das ein gewünschter Abschnitt des Halb­ leitersubstrates freigelegt wird; Ausbilden dotierter, amorpher Leiterfilme und undotierter amorpher Leiterfilme in alternieren­ der Art und Weise auf dem Aufbau, den man nach der Ausbildung des Kontaktloches erhält, wodurch eine erste amorphe Leiter­ schicht ausgebildet wird, die einen derartig mehrschichtigen Aufbau hat, daß die oberste der dotierten, amorphen Leiterfilme einen obersten Abschnitt des mehrschichtigen Aufbaus bildet; Ausbilden einer Vielzahl von Isolierfilmmustern mit einem Ätzvorgang unter Verwendung einer Speicherelektrodenmaske; Ausbilden undotierter, amorpher Leiterfilme und dotierter, amorpher Leiterfilme in alternierender Art und Weise auf dem Aufbau, den man nach Ausbildung der Isolierfilmmuster erhält, wodurch eine zweite amorphe Leiterschicht ausgebildet wird; Ätzen des Aufbaus, den man nach Ausbildung der zweiten amorphen Leiterschicht an der ganzen Oberfläche durch die Gesamtdicke der ersten und zweiten amorphen Leiterschicht unter einer Bedingung erhält, daß die Isolierfilmmuster und die untere Isolierschicht als Ätzbarriere genutzt werden; Entfernen des Isolierfilmmusters mit einem Naßätzvorgang; Anlassen der ersten und zweiten amorphen Leiterschicht bei einer bestimmten Temperatur für eine bestimmte Zeit, wodurch erste und zweite kristalline Leiter­ schichten ohne Eindiffundieren von Fremdstoffen ausgebildet werden; Ätzen dotierter Abschnitte der ersten und zweiten kristallinen Leiterschichten über eine gewünschte Breite mit einem Naßätzvorgang, wodurch ein unregelmäßiger Aufbau der ersten und zweiten kristallinen Leiterschicht ausgebildet wird; und Dotieren von Fremdionen in undotieren Abschnitten der ersten und zweiten kristallinen Leiterschicht, wodurch Speicherelek­ troden des mehrzylindrischen Typs ausgebildet werden, die jeweils die unregelmäßigen Aufbauten an ihren Seitenwänden haben.
Kurze Beschreibung der Zeichnungen
Andere Ziele und Aspekte der Erfindung werden durch die folgende Beschreibung der Ausführungsformen mit Bezugnahme auf die bei­ liegenden Zeichnungen deutlich, in diesen sind:
Fig. 1 bis 8 Schnittansichten, die jeweils ein Verfahren zur Herstellung von Kondensatoren einer Halbleitervorrichtung nach vorliegender Erfindung zeigen.
Detaillierte Beschreibung der bevorzugten Ausführungsformen
Fig. 1 bis 8 zeigen aufeinanderfolgende Schritte eines Ver­ fahrens zur Herstellung von Kondensatoren einer Halbleitervor­ richtung jeweils in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
In Übereinstimmung mit dem Verfahren der vorliegenden Erfindung wird ein Halbleitersubstrat 11 vorbereitet, und dann wird eine untere Isolierschicht 13 auf dem Halbleitersubstrat 11 ausge­ bildet, wie es in Fig. 1 gezeigt ist. Die untere Isolierschicht 13 enthält einen elementtrennenden Isolierfilm (nicht gezeigt), eine Gateelektrode (nicht gezeigt) und einen Bereich mit ein­ diffundierten Fremdatomen (nicht gezeigt). Danach wird die untere Isolierschicht 13 mit einem Ätzvorgang unter Verwendung einer Kontaktmaske (nicht gezeigt) geätzt, wodurch ein Kontakt­ loch 15 ausgebildet wird. Durch das Kontaktloch 15 wird das Halbleitersubstrat 11 an seinem gewünschten Abschnitt frei­ gelegt.
Auf diesem Aufbau wird eine erste amorphe Siliziumschicht ausgebildet, die in Kontakt mit dem Halbleitersubstrat 11 durch das Kontaktloch 15 steht. Die erste Siliziumschicht hat einen mehrschichtigen Aufbau, der alternierend dotierte und undotierte amorphe Siliziumfilme 17 und 19 enthält. Jeder dotierte, amorphe Siliziumfilm 17 ist mit n-Fremdionen in hoher Konzentration dotiert. Der mehrschichtige Aufbau der ersten Siliziumschicht hat eine gewünschte Anzahl und Dicken dotierter und undotierter, amorpher Siliziumfilme 17 und 19. Der oberste Abschnitt der ersten multiamorphen Siliziumschicht ist aus einem dotierten, amorphen Siliziumfilm ausgebildet.
Die Bildung der dotierten und undotierten, amorphen Silizium­ filme 17 und 19 wird durch den Gebrauch einer Siliziumquellen­ gases, wie etwa SiH₄, Si₂H₆ oder Si₃H₈ und einer Fremdquellen­ gases, wie etwa PH₃-Gas bei einer Temperatur von 450 bis 550°C auf eine An-Ort-und-Stelle Art und Weise gemäß eines chemischen Niederdruckbedampfungsverfahrens (LPCVD) durchgeführt. In diesem Falle wird das Ein- und Ausfließen an Ort und Stelle gesteuert. Im Fall des PH₃-Gases wird das im PH₃-Gas enthaltene Phosphor als Fremdstoff (Verunreinigung) benutzt.
Die Bildung der dotierten und undotierten, amorphen Silizium­ filme 17 und 19 kann auch mit einem plasmaverstärkten, chemi­ schen Niederdruckbedampfungsverfahren (PECVD) durchgeführt werden. In diesem Fall werden die amorphen Siliziumfilme 17 und 19 jeweils durch den Gebrauch verschiedener Bedampfungsmittel ausgebildet.
Über dem ersten dotierten, amorphen Siliziumfilm 17, der der oberste Film des in Fig. 2 gezeigten Aufbaus ist, wird dann ein Oxidfilm 21 ausgebildet, wie es in Fig. 3 gezeigt ist. Der Oxidfilm 21 besteht aus einem Oxid, das eine höhere Ätzqualität hat, als die der unteren Isolierschicht 13. Beispielsweise ist, während die untere Isolierschicht 13 aus einem Hochtemperatur­ oxid (HTO) besteht, der Oxidfilm 21 aus einem Phosphorsilikat­ glas (PSG) gefertigt. Der Oxidfilm 21 hat eine Dicke, die größer ist als die Gesamtdicke der ersten amorphen Siliziumfilme 17 und 19. Anschließend wird ein photoresistentes Filmmuster 23 auf dem Oxidfilm 21 mit einem Ätzvorgang unter Verwendung einer Spei­ cherelektrodenmaske (nicht gezeigt) ausgebildet.
Durch die Verwendung des photoresistenten Filmmusters 23 als Maske wird dann der Oxidfilm 21 geätzt, wodurch ein Oxid­ filmmuster 21′ ausgebildet wird, wie es in Fig. 4 gezeigt ist. Danach wird das photoresistente Filmmuster 23 entfernt.
Auf diesem Aufbau wird eine zweite amorphe Siliziumschicht ausgebildet, wie es in Fig. 5 gezeigt ist. Die zweite amorphe Siliziumschicht hat einen mehrschichtigen Aufbau, der aus alter­ nierenden, undotierten und dotierten, amorphen Siliziumfilmen 25 und 27 ausgebildet ist. Jeder dotierte, amorphe Siliziumfilm 27 ist mit n-Fremdionen in hoher Konzentration dotiert. Die Bildung der amorphen Siliziumfilme 25 und 27 wird in gleicher Art und Weise durchgeführt, wie die der amorphen Siliziumfilme 17 und 19. Der mehrschichtige Aufbau der zweiten amorphen Silizium­ schicht hat eine gewünschte Anzahl und Dicken dotierter und undotierter, amorpher Siliziumfilme 25 und 27. Die Anzahl und die Dicken der undotierten und dotierten, amorphen Siliziumfilme 25 und 27 werden unter Berücksichtigung der Distanz von den Zellen, die dazu benachbart angeordnet sind, festgelegt. Ins­ besondere die Gesamtdicke der zweiten amorphen Siliziumfilme 25 und 27 sollte kleiner sein als die Hälfte der Distanz von den dazu seitlich benachbart angeordneten Zellen, um zu verhindern, daß diese einen Kurzschluß mit den benachbarten Zellen bilden.
Der mehrschichtige Aufbau der zweiten amorphen Siliziumfilme 25 und 27 wird dann auf seiner Gesamtoberfläche in seiner Dicke mit einem Trockenätzverfahren geätzt, um das Oxidfilmmuster 21′ freizulegen, wie es in Fig. 6 gezeigt ist. Danach wird der mehrschichtige Aufbau der ersten amorphen Siliziumfilme 17 und 19 auf der Gesamtoberfläche geätzt, wodurch die untere Isolier­ schicht 13 freigelegt wird. In diesem Fall wird das Oxidfilm­ muster 21′ kaum geätzt, weil es einen großen Unterschied im Ätzselektivitätsverhältnis zu jenem der amorphen Siliziumfilme 17, 19, 25 und 27 hat. Dementsprechend dient das Oxidfilmmuster 21′ als Maske.
Anschließend wird das Oxidfilmmuster 21′ mit einem Naßätzvorgang unter Nutzung des Unterschiedes des Ätzselektivitätsverhält­ nisses zwischen dem Oxidfilmmuster 21′ und der amorphen Siliziumfilme 17, 19, 25 und 27 entfernt, wie dies in Fig. 7 dargestellt ist. In diesem Fall wird das Entfernen des Oxid­ filmmusters 21′ durch den Gebrauch einer Hydrofluorinlösung (HF) oder einer Pufferoxid-Ätzlösung (BOE) ausgeführt.
Der in Fig. 7 gezeigte Gesamtaufbau wird dann bei einer Temperatur im Bereich von 600° bis 700°C in einer Inertgas­ atmosphäre für 30 Minuten bis 5 Stunden angelassen, wie dies in Fig. 8 gezeigt ist. Durch das Anlassen werden Fremdstoffe, die in den dotierten, amorphen Siliziumfilmen 17 und 27 enthalten sind, aktiviert. Während dieses Vorganges kristallisieren die amorphen Siliziumfilme 17, 19, 25 und 27 zu Polysilizium.
Als Folge davon hat der Aufbau der Polysiliziumfilme 17, 19, 25 und 27, die auf dem Halbleitersubstrat 11 abgelagert sind, eine zylindrische Form.
Danach werden die dotierten Polysiliziumfilme 17 und 27 im Bereich einer gewünschten Breite unter Nutzung des Unterschiedes des Ätzselektivitätsverhältnisses geätzt, wie dies in Fig. 8 dargestellt ist. In diesem Fall wird eine HNO₃/CH₃COOH/HF-Lösung zum Ätzen verwendet. Infolgedessen haben die Seitenwände des zylindrischen Aufbaus eine Unregelmäßigkeit, die eine Vielzahl von Stiften enthält. Dieser Aufbau wird einem thermischen Prozeß bei einer Temperatur im Bereich von 600° bis 1500°C unterzogen, so daß die Fremdionen, die in den Polysiliziumfilmen 17 und 27 enthalten sind, in die Polysiliziumfilme 19 und 25 eindiffun­ dieren können, wodurch diese Filme 19 und 25 dotiert werden. Als Folge davon erhält man eine zylindrische Speicherelektrode 29 mit einer vergrößerten Oberfläche.
Der Schritt des Dotierens der Polysiliziumfilme 19 und 25 wird unter Verwendung von POCl₃ durchgeführt. Alternativ dazu werden Phosphorionen in den Polysiliziumfilmen 19 und 25 durch Fließen­ lassen eines PH₃-Gases als das Fremdstoffquellengas bei einer Temperatur von 600° bis 1500°C dotiert.
In einem anschließenden Schritt werden ein dielektrischer Film (nicht gezeigt) und eine Plattenelektrode (nicht gezeigt) nach­ einander auf der Oberfläche der Speicherelektrode ausgebildet. Somit erhält man einen Kondensator mit einer ausreichenden Kapazität für hohe Integration von Halbleitervorrichtungen. In diesem Fall besteht der dielektrische Film aus einem Material mit einer besseren dielektrischen Charakteristik. Beispielsweise hat der dielektrische Film einen NO oder ONO Kompositaufbau. Die Plattenelektrode kann aus Polysilizium, Polycide oder einem dazu ähnlichen Leitermaterial bestehen.
Gemäß der vorliegenden Erfindung kann eine Speicherelektrode des mehrzylindrischen Typs ausgebildet werden. In diesem Fall werden verschiedene Oxidfilme durch Beeinflussung der Größe des Oxid­ filmes 21 ausgebildet, der mit einem Ätzvorgang unter Verwendung der Speicherelektrodenmaske ausgebildet wird. Infolgedessen wird eine Speicherelektrode mit zwei oder vier Zylindern ausgebildet, von denen jeder eine Unregelmäßigkeit dergestalt hat, wie sie oben erwähnt wurde.
Obwohl der oberste Abschnitt der ersten amorphen Siliziumschicht aus einem dotierten, amorphen Siliziumfilm ausgebildet ist, und die untersten Abschnitte der zweiten amorphen Siliziumschicht aus einem undotierten, amorphen Siliziumfilm ausgebildet sind, können diese gemäß der dargestellten Ausführungsform der vorlie­ genden Erfindung in gegensätzlicher Art zum oben beschriebenen Fall ausgebildet werden.
Wie aus der vorangegangenen Beschreibung deutlich wird, sieht die vorliegende Erfindung ein Verfahren zur Herstellung von Kondensatoren einer Halbleitervorrichtung vor, das dazu geeignet ist, eine Speicherelektrode mit Unregelmäßigkeiten an ihren Seitenwänden auszubilden, die eine vergrößerte Oberfläche aufweist, aufgrund eines Ätzvorganges unter Nutzung eines Unterschiedes im Ätzselektivitätsverhältnis zwischen dotierten und undotierten Siliziumfilmen vorsieht, wodurch man nicht nur eine ausreichende Kapazität, die zur hohen Integration der Halbleitervorrichtung nötig ist, sondern auch eine Verbesserung der Zuverlässigkeit erhält.
Obwohl die bevorzugten Ausführungsformen der Erfindung zum Zweck der Veranschaulichung beschrieben worden sind, werden Fachleute feststellen, daß verschiedenartige Modifikationen, Zusätze und Veränderungen möglich sind, ohne vom Ziel und vom Geist der Erfindung abzuweichen, wie sie in den beiliegenden Ansprüchen beschrieben ist.

Claims (16)

1. Verfahren zur Herstellung von Kondensatoren einer Halbleiter­ vorrichtung, folgende Schritte enthaltend:
teilweises Entfernen einer unteren Isolierschicht, die auf einem Halbleitersubstrat ausgebildet ist, wodurch ein Kontaktloch ausgebildet wird, durch das ein gewünschter Abschnitt des Halb­ leitersubstrates freigelegt wird;
Ausbilden dotierter, amorpher Leiterfilme und undotierter amorpher Leiterfilme in alternierender Weise auf dem Aufbau, den man nach der Ausbildung des Kontaktloches erhält, wodurch eine erste amorphe Leiterschicht ausgebildet wird, die einen derartig mehrschichtigen Aufbau hat, daß der oberste der dotierten, amorphen Leiterfilme einen obersten Abschnitt des mehrschich­ tigen Aufbaus bildet;
Ausbilden eines Isolierfilmmusters auf dem obersten, dotierten, amorphen Leiterfilm mit einem Ätzvorgang, unter Verwendung einer Speicherelektrodenmaske;
Ausbilden undotierter, amorpher Leiterfilme und dotierter, amorpher Leiterfilme in alternierender Art auf dem Aufbau, den man nach Ausbildung des Isolierfilmmusters erhält, wodurch eine zweite amorphe Leiterschicht ausgebildet wird;
Ätzen des Aufbaus, den man nach Ausbildung der zweiten amorphen Leiterschicht an der ganzen Oberfläche durch die Gesamtdicke der ersten und zweiten amorphen Leiterschicht unter einer Bedingung erhält, daß das Isolierfilmmuster und die untere Isolierschicht als Ätzbarriere genutzt werden;
Entfernen des Isolierfilmmusters mit einem Naßätzvorgang;
Anlassen der ersten und zweiten amorphen Leiterschicht bei einer bestimmten Temperatur für eine bestimmte Zeit, wodurch erste und zweite kristalline Leiterschichten ohne Eindiffundieren von Fremdstoffen ausgebildet werden;
Ätzen dotierter Abschnitte der ersten und zweiten kristallinen Leiterschichten über eine gewünschte Breite mit einem Naß­ ätzvorgang, wodurch ein unregelmäßiger Aufbau der ersten und zweiten kristallinen Leiterschicht ausgebildet wird;
und Dotieren von Fremdionen in undotieren Abschnitten der ersten und zweiten kristallinen Leiterschicht, wodurch eine zylin­ drische Speicherelektrode ausgebildet wird, die einen unregel­ mäßigen Aufbau an jeder ihrer Seitenwände hat.
2. Verfahren nach Anspruch 1, bei dem die undotierten Filme der ersten und zweiten amorphen Leiterschichten in einer Atmosphäre eines Siliziumquellengases mit einem chemischen Niederdruck­ bedampfungsverfahren ausgebildet werden.
3. Verfahren nach Anspruch 2, bei dem das Siliziumquellengas SiH₄, Si₂H₆ oder Si₃H₈ enthält.
4. Verfahren nach Anspruch 1, bei dem die dotierten Filme der ersten und zweiten amorphen Leiterschichten in einer Atmosphäre eines Siliziumquellengases gemeinsam mit PH₃ als ein Fremdstoff­ quellengas mit einem chemischen Niederdruckbedampfungsverfahren ausgebildet werden.
5. Verfahren nach Anspruch 1, bei dem die Filme der ersten und zweiten amorphen Leiterschichten mit einem plasmaverstärkten, chemischen Bedampfungsverfahren ausgebildet werden.
6. Verfahren nach Anspruch 1, bei dem das Isolierfilmmuster aus einem Oxidfilm mit einer Ätzqualität besteht, die höher ist als die der unteren Isolierschicht.
7. Verfahren nach Anspruch 1, bei dem die untere Isolierschicht ein Hochtemperaturoxid enthält und das Isolierfilmmuster ein Phosphorsilikatglas enthält.
8. Verfahren nach Anspruch 1, bei dem das Isolierfilmmuster eine Dicke hat, die größer ist als jene der ersten amorphen Leiter­ schicht.
9. Verfahren nach Anspruch 1, bei dem die zweite amorphe Leiterschicht eine Dicke hat, die kleiner ist als die Hälfte ihrer Distanz von den Zellen, die zu ihr benachbart angeordnet sind.
10. Verfahren nach Anspruch 1, bei dem der Schritt des Dotierens der Fremdionen in den undotierten Abschnitten der ersten und zweiten kristallinen Leiterschichten den Schritt des Fließen­ lassens eines Fremdstoffquellengases zu den undotierten Abschnitten bei einer Temperatur im Bereich von 600° bis 1500° enthält.
11. Verfahren nach Anspruch 1, bei dem der Schritt des Dotierens der Fremdionen in den undotierten Abschnitten der ersten und zweiten kristallinen Leiterschichten den Schritt des Dotierens von POCl₃ in den undotierten Abschnitten enthält.
12. Verfahren nach Anspruch 1, bei dem der oberste Abschnitt der ersten amorphen Leiterschicht den undotierten, amorphen Leiter­ film enthält.
13. Verfahren nach Anspruch 1, bei dem der unterste Abschnitt der zweiten amorphen Leiterschicht den dotierten, amorphen Leiterfilm enthält.
14. Verfahren nach Anspruch 1, bei dem der Naßätzvorgang, der für die dotierten Abschnitte der ersten und zweiten kristallinen Leiterschichten verwendet wird, den Schritt des Ätzens der dotierten Abschnitte mit einer HNO₃/CH₃COOH/HF-Lösung entspre­ chend des Unterschiedes ihres Ätzselektivitätsverhältnisses von den undotierten Abschnitten der ersten und zweiten kristallinen Leiterschichten enthält.
15. Verfahren zur Herstellung von Kondensatoren einer Halblei­ tervorrichtung, folgende Schritte enthaltend:
teilweises Entfernen einer unteren Isolierschicht, die auf einem Halbleitersubstrat ausgebildet ist, wodurch ein Kontaktloch aus­ gebildet wird, durch das ein gewünschter Abschnitt des Halblei­ tersubstrates freigelegt wird;
Ausbilden dotierter, amorpher Leiterfilme und undotierter amorpher Leiterfilme in alternierender Art und Weise auf dem Aufbau, den man nach der Ausbildung des Kontaktloches erhält, wodurch eine erste amorphe Leiterschicht ausgebildet wird, die einen derartig mehrschichtigen Aufbau hat, daß der oberste der dotierten, amorphen Leiterfilme einen obersten Abschnitt des mehrschichtigen Aufbaus bildet;
Ausbilden einer Vielzahl von Isolierfilmmustern mit einem Ätzvorgang unter Verwendung einer Speicherelektrodenmaske;
Ausbilden undotierter, amorpher Leiterfilme und dotierter, amorpher Leiterfilme in alternierender Art und Weise auf dem Aufbau, den man nach Ausbildung der Isolierfilmmuster erhält, wodurch eine zweite amorphe Leiterschicht ausgebildet wird;
Ätzen des Aufbaus, den man nach Ausbildung der zweiten amorphen Leiterschicht an der ganzen Oberfläche durch die Gesamtdicke der ersten und zweiten amorphen-Leiterschicht unter einer Bedingung erhält, daß die Isolierfilmmuster und die untere Isolierschicht als Ätzbarriere genutzt werden;
Entfernen des Isolierfilmmusters mit einem Naßätzvorgang;
Anlassen der ersten und zweiten amorphen Leiterschicht bei einer bestimmten Temperatur für eine bestimmte Zeit, wodurch erste und zweite kristalline Leiterschichten ohne Eindiffundieren von Fremdstoffen ausgebildet werden;
Ätzen dotierter Abschnitte der ersten und zweiten kristallinen Leiterschicht über eine gewünschte Breite mit einem Naßätzvor­ gang, wodurch ein unregelmäßiger Aufbau der ersten und zweiten kristallinen Leiterschicht ausgebildet wird;
und Dotieren von Fremdionen in undotieren Abschnitten der ersten und zweiten kristallinen Leiterschicht, wodurch Speicherelek­ troden des mehrzylindrischen Typs ausgebildet werden, die je­ weils die unregelmäßige Aufbauten an ihren Seitenwänden haben.
16. Verfahren nach Anspruch 15, bei dem die Anzahl der Isolier­ filmmuster 2 bis 4 ist.
DE19607351A 1995-02-27 1996-02-27 Verfahren zur Herstellung von Kondensatoren einer Halbleitervorrichtung Expired - Fee Related DE19607351C2 (de)

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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5869389A (en) * 1996-01-18 1999-02-09 Micron Technology, Inc. Semiconductor processing method of providing a doped polysilicon layer
DE19639899B4 (de) * 1996-09-27 2005-07-07 Infineon Technologies Ag Verfahren zur Herstellung einer Speicheranordnung
US6069053A (en) 1997-02-28 2000-05-30 Micron Technology, Inc. Formation of conductive rugged silicon
US5937314A (en) 1997-02-28 1999-08-10 Micron Technology, Inc. Diffusion-enhanced crystallization of amorphous materials to improve surface roughness
US6255159B1 (en) * 1997-07-14 2001-07-03 Micron Technology, Inc. Method to form hemispherical grained polysilicon
US6146967A (en) 1997-08-20 2000-11-14 Micron Technology, Inc. Selective deposition of amorphous silicon film seeded in a chlorine gas and a hydride gas ambient when forming a stacked capacitor with HSG
US5920763A (en) * 1997-08-21 1999-07-06 Micron Technology, Inc. Method and apparatus for improving the structural integrity of stacked capacitors
TW351016B (en) * 1997-11-25 1999-01-21 United Microelectronics Corp Manufacturing method of capacitor of D-RAMs
TW364203B (en) * 1997-12-12 1999-07-11 United Microeclectronics Corp Method for producing DRAM capacitor
US6358793B1 (en) * 1999-02-26 2002-03-19 Micron Technology, Inc. Method for localized masking for semiconductor structure development
US6639266B1 (en) 2000-08-30 2003-10-28 Micron Technology, Inc. Modifying material removal selectivity in semiconductor structure development
KR100368935B1 (ko) * 2000-10-27 2003-01-24 삼성전자 주식회사 반도체 장치의 실린더형 스토리지 노드 형성방법
AU2002306436A1 (en) 2001-02-12 2002-10-15 Asm America, Inc. Improved process for deposition of semiconductor films
KR100818074B1 (ko) * 2001-12-07 2008-03-31 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
US7294582B2 (en) 2002-07-19 2007-11-13 Asm International, N.V. Low temperature silicon compound deposition
US7297641B2 (en) 2002-07-19 2007-11-20 Asm America, Inc. Method to form ultra high quality silicon-containing compound layers
US7253084B2 (en) 2004-09-03 2007-08-07 Asm America, Inc. Deposition from liquid sources
US7629267B2 (en) 2005-03-07 2009-12-08 Asm International N.V. High stress nitride film and method for formation thereof
US7718518B2 (en) 2005-12-16 2010-05-18 Asm International N.V. Low temperature doped silicon layer formation
CN1988077B (zh) * 2005-12-25 2011-08-03 群康科技(深圳)有限公司 电容制造方法
US7629256B2 (en) 2007-05-14 2009-12-08 Asm International N.V. In situ silicon and titanium nitride deposition
US8012876B2 (en) 2008-12-02 2011-09-06 Asm International N.V. Delivery of vapor precursor from solid source
US7833906B2 (en) 2008-12-11 2010-11-16 Asm International N.V. Titanium silicon nitride deposition
JP5873270B2 (ja) * 2011-08-31 2016-03-01 富士フイルム株式会社 エッチング方法、これに用いられるシリコンエッチング液、及び半導体基板製品の製造方法
CN113496954B (zh) * 2020-04-08 2023-08-29 长鑫存储技术有限公司 存储器的形成方法及存储器
CN113889572A (zh) * 2020-07-02 2022-01-04 无锡华润上华科技有限公司 半导体器件及其制作方法
CN112864097B (zh) * 2021-01-14 2022-06-24 长鑫存储技术有限公司 半导体结构及其制作方法
US12127389B2 (en) 2021-01-14 2024-10-22 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof
KR102773345B1 (ko) 2024-01-04 2025-02-27 김진성 킥 보드

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5192871A (en) * 1991-10-15 1993-03-09 Motorola, Inc. Voltage variable capacitor having amorphous dielectric film
KR960006745B1 (ko) * 1991-12-31 1996-05-23 현대전자산업주식회사 반도체 기억장치의 전하저장전극 제조방법
TW227628B (de) * 1992-12-10 1994-08-01 Samsung Electronics Co Ltd
US5286668A (en) * 1993-02-03 1994-02-15 Industrial Technology Research Institute Process of fabricating a high capacitance storage node
KR940022841A (ko) * 1993-03-22 1994-10-21 김광호 반도체장치의 커패시터 및 그 제조방법
KR0131744B1 (ko) * 1993-12-28 1998-04-15 김주용 반도체 소자의 캐패시터 제조방법
KR0120547B1 (ko) * 1993-12-29 1997-10-27 김주용 캐패시터 제조방법
JP2817645B2 (ja) * 1995-01-25 1998-10-30 日本電気株式会社 半導体装置の製造方法

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Publication number Publication date
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GB2298313B (en) 1999-03-31
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KR0180779B1 (ko) 1999-03-20
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