DE10358697A1

DE10358697A1 - Halbleiteranordnung und Verfahren zur Herstellung derselben

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Publication number: DE10358697A1
Application number: DE10358697A
Authority: DE
Inventors: Naohiro Kariya Suzuki; Jun Kariya Sakakibara; Yoshitaka Kariya Noda; Hitoshi Kariya Yamaguchi
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2002-12-18
Filing date: 2003-12-15
Publication date: 2004-07-08
Also published as: JP2004214611A; US20040119091A1; US6972458B2; JP4225177B2; US20050230747A1

Abstract

Eine Halbleiteranordnung enthält ein P-Basisgebiet (30), ein N·+·-Sourcegebiet (31) und ein N·+·-Draingebiet (32), welches in einem Oberflächenschichtabschnitt auf einer Hauptoberfläche (3a) in einer N·-·-Siliziumschicht (3) gebildet ist. In dem Oberflächenschichtabschnitt auf der Hauptoberfläche (3a) ist ein N-Wannengebiet (33) tiefer als das N·+·-Draingebiet (32) in einem Gebiet einschließlich dem N·+·-Draingebiet (32) gebildet und befindet sich in Kontakt mit dem P-Basisgebiet (30). Ein Graben (35) ist derart gebildet, daß er das P-Basisgebiet in einer Richtung auf das N·+·-Draingebiet (32) zu von dem N·+·-Sourcegebiet (31) aus als planare Struktur durchdringt. Eine Gateelektrode (37) ist über einem Gateisolierfilm (36) innerhalb des Grabens (35) gebildet.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiteranordnung und insbesondere auf einen horizontalen MOS-Transistor.

Eine Halbleiteranordnung wie diejenige, welche in der JP-A-2001-274398 offenbart ist, besitzt eine Struktur wie in 40A–40B dargestellt. Ein P-Basisgebiet 101 ist in einem Oberflächenschichtabschnitt auf einer Hauptoberfläche 100a in einem N^–-Siliziumsubstrat 100 gebildet, und ein N⁺-Sourcegebiet 102 ist in einem Oberflächenschichtabschnitt auf der Hauptoberfläche 100a innerhalb des P-Basisgebiets 101 gebildet. Darüber hinaus ist ein N⁺-Gebiet 103 abgetrennt von dem P-Basisgebiet 101 in dem Oberflächenschichtabschnitt auf der Hauptoberfläche 100a gebildet. Des weiteren ist ein Graben 104 in der Hauptoberfläche 100a des N^–-Siliziumsubstrats 100 derart gebildet, daß er das P-Basisgebiet 101 in einer Richtung auf das N⁺-Draingebiet 103 zu von dem N⁺-Sourcegebiet 102 aus als planare Struktur davon durchdringt. In der Innenseite des Grabens 104 ist eine (nicht dargestellte) Gateelektrode über einem (nicht dargestellten) Gateisolierfilm gebildet. Eine (nicht dargestellte) Sourceelektrode ist elektrisch mit dem Sourcegebiet 102 verbunden, und eine (nicht dargestellte) Drainelektrode ist elektrisch mit dem Draingebiet 103 verbunden.

Mit einer derartigen Struktur kann sich ein elektrischer Stromdurchgang in eine Tiefenrichtung in ein Grabengate erstrecken, und es kann ein Einschaltwiderstand verringert werden.

Unter Berücksichtigung von Maßnahmen gegen einen Spannungs- bzw. Stromstoß tritt die folgende zu lösende Aufgabe auf. Ein Spannungsstoß, welcher von dem N⁺-Draingebiet 103 aus eindringt, fließt bis zu einem tiefen Abschnitt des N^–-Siliziumsubstrats 100 und dringt in das P-Basisgebiet 101 von einem Eckenabschnitt aus des P-Basisgebiets 101 ein, an welchem elektrische Felder zur Konzentrierung neigen. Danach fließt der Spannungsstoß in eine vertikale Richtung in dem P-Basisgebiet 101, um den Boden von der Sourceelektrode aus zu erreichen. Da ein Widerstand in der vertikalen Richtung des P-Basisgebiets 101 als parasitärer Basiswiderstand wirkt, wodurch ein parasitärer Bipolartransistor geschaffen wird, welcher durch das N⁺-Sourcegebiet 102, das P-Basisgebiet 101 und die N^–-Schicht (100) gebildet wird, um leicht eingeschaltet zu werden, ist daher die Halbleiteranordnung empfindlich gegen den Spannungsstoß.

Aufgabe der vorliegenden Erfindung ist es, eine Halbleiteranordnung, welche eine Reduzierung eines Einschaltwiderstands verringert und widerstandsfähig gegenüber einem Spannungs- bzw. Stromstoß ist, und ein Herstellungsverfahren davon zu schaffen.

Die Lösung der Aufgabe erfolgt durch die Merkmale der unabhängigen Ansprüche.

Entsprechend einer ersten Ausbildung der Erfindung wird eine Halbleiteranordnung geschaffen, die mit einem Graben versehen ist. Der Graben ist von einer Hauptoberfläche eines Halbleitersubstrats aus derart gebildet, daß er ein Basisgebiet in eine Richtung auf ein Draingebiet zu von einem Sourcegebiet aus als planare Struktur davon durchdringt. Somit kann durch Annahme einer Grabengatestruktur ein elektrischer Stromdurchgang in eine Tiefen richtung erweitert werden und es kann der Einschaltwiderstand verringert werden. Darüber hinaus ist die Halbleiteranordnung ebenfalls mit einem Wannengebiet versehen. Das Wannengebiet enthält das Draingebiet in dem Oberflächenschichtabschnitt auf der Hauptoberfläche. Das Wannengebiet ist tiefer als das Draingebiet und mit einer höheren Konzentration als das Halbleitersubstrat in einem Gebiet in Kontakt mit dem Basisgebiet gebildet und weist einen ersten Leitfähigkeitstyp auf. Somit dringt ein Spannungs- bzw. Stromstoß, welcher in das Draingebiet eingedrungen ist, in das Wannengebiet ein und fließt auf einer Oberflächenseite des Basisgebiets durch das Wannengebiet, welches einen niedrigen widerstand aufweist, um in dem Boden durch eine Sourceelektrode absorbiert zu werden. Da der Spannungsstoß niemals in eine vertikale Richtung in dem Basisgebiet fließt, verringert sich daher ein parasitärer Widerstand des Basisgebiets und die Halbleiteranordnung wird gegenüber dem Spannungsstoß widerstandsfähig.

Entsprechend einer zweiten Ausbildung der Erfindung wird eine Halbleiteranordnung geschaffen, welche mit einem Graben versehen ist. Der Graben ist von der Hauptoberfläche eines Halbleitersubstrats aus derart gebildet, daß er ein Basisgebiet in einer Richtung auf ein Kollektorgebiet zu von einem Emittergebiet aus als planare Struktur davon durchdringt. Somit kann durch Annahme einer Grabengatestruktur ein elektrischer Stromdurchgang in einer Tiefenrichtung erweitert werden, und es kann der Einschaltwiderstand verringert werden. Darüber hinaus ist die Halbleiteranordnung ebenfalls mit einem Wannengebiet versehen. In einem Oberflächenschichtabschnitt auf der Hauptoberfläche ist dieses Wannengebiet tiefer als das Kollektorgebiet und mit einer höheren Konzentration als das Halbleitersubstrat in einem Gebiet gebildet, welches das Kollektorgebiet enthält und sich in Kontakt mit dem Basisgebiet befindet. Das Wannengebiet besitzt einen ersten Leitfähigkeitstyp. Somit durchdringt ein Spannungsstoß, welcher von dem Kollektorgebiet aus eingedrungen ist, das Wannengebiet und fließt auf der Oberflächenseite des Basisgebiets durch das Muldengebiet, welches einen niedrigen widerstand aufweist, um in dem Boden durch eine Emitterelektrode absorbiert zu werden. Da der Spannungsstoß niemals in einer vertikalen Richtung in dem Basisgebiet fließt, wird daher ein parasitärer Widerstand des Basisgebiets verringert, und die Halbleiteranordnung wird gegenüber dem Spannungsstoß widerstandsfähig.

Entsprechend einer dritten Ausbildung der Erfindung ist in der Halbleiteranordnung der ersten oder zweiten Ausbildung der Erfindung wenigstens in dem Oberflächenschichtabschnitt auf der Hauptoberfläche des Basisgebiets ein Basiskontaktgebiet eines zweiten Leitfähigkeitstyps, welches flacher ist und eine höhere Konzentration aufweist als das Basisgebiet, zwischen dem Sourcegebiet oder dem Emittergebiet und dem Draingebiet oder dem Kollektorgebiet gebildet. Folglich ist wie in 38 dargestellt ein kleiner parasitärer Widerstand in einer horizontalen Richtung in dem Basisgebiet zu der Zeit vorhanden, wenn ein Spannungsstoß eindringt. Somit ist ein Ansteigen eines Basispotentials klein, und eine parasitäre Diode zwischen dem Basisgebiet und dem Sourcegebiet oder dem Emittergebiet wirkt weniger einfach. Als Ergebnis wirkt ein parasitärer Bipolartransistor, welcher durch das Substrat, das Basisgebiet und das Sourcegebiet oder das Emittergebiet gebildet wird, weniger einfach, wodurch eine Konzentrierung von elektrischen Strömen verhindert werden kann.

Entsprechend einer vierten Ausbildung der Erfindung wird eine Halbleiteranordnung geschaffen, bei welcher die Konzentration kontinuierlich von einem Boden bis zu einer Oberfläche in dem Wannengebiet ansteigt. Danach fließt ein Spannungsstoß zu der Oberfläche des Wannengebiets, wodurch es leicht wird, daß der Spannungsstoß zu einer Oberfläche des Basisgebiets fließt, und es wird ein Pfad des Spannungsstoßes in dem Basisgebiet verkürzt. Folglich kann ein parasitärer Basiswiderstand dahingehend verringert werden, daß ein Ansteigen eines Potentials des Basisgebiets unterdrückt wird, und es kann eine Spannungsbzw Stromstoßkapazität (surge current capacity) verbessert werden.

Entsprechend einer fünften Ausbildung der Erfindung ist bei der Halbleiteranordnung der dritten Ausbildung der Erfindung der Basiskontakt in einem Gebiet getrennt von dem Graben gebildet, und es ist eine Gateelektrode auf der Hauptoberfläche über einem Gateisolierfilm gebildet. Dann kann ein Gebiet, welches als Kanal wirkt, auf der Hauptoberfläche des Halbleitersubstrats zur Verringerung des Einschaltwiderstands gebildet werden.

Entsprechend einer sechsten Ausbildung der Erfindung besitzt die Halbleiteranordnung einer der ersten bis fünften Weiterbildungen eine eingebettete Schicht eines ersten Leitfähigkeitstyps, welche eine höhere Konzentration als das Halbleitersubstrat besitzt, in einem Boden des Halbleitersubstrats, und ein Bodenoberflächeneckenabschnitt des Grabens ist tiefer als das Wannengebiet und flacher als die eingebettete Schicht ausgebildet. Danach kann die Umgebung des Bodenoberflächeneckenabschnitts des Grabens, wo elektrische Felder zu einer Konzentrierung neigen, in ein Gebiet einer geringen Verunreinigungskonzentration verwandelt werden, um eine Konzentration von elektrischen Feldern zu verhindern und eine Stehspannung bzw. Spannungsfestigkeit (withstand voltage) zu verbessern.

Entsprechend einer siebenten Weiterbildung der Erfindung ist bei der Halbleiteranordnung einer der ersten bis sechsten Weiterbildungen eine Gateelektrode in einer Öffnung des Sourcegebiets oder des Emittergebiets auf der Seite des Grabens angeordnet. Daraufhin wird die Halbleiteranordnung für die praktische Verwendung bevorzugt.

Entsprechend einer achten Weiterbildung der Erfindung wird bei der Halbleiteranordnung einer der ersten bis fünften und der siebenten Anordnung ein SOI-Substrat verwendet, und es wird der Graben derart gebildet, daß er einen eingebetteten Isolierfilm des SOI-Substrats erreicht. Dann können ein Graben zur Elementetrennung und ein Graben für ein Gate gleichzeitig gebildet werden.

Entsprechend einer neunten Ausbildung der Erfindung wird bei der Halbleiteranordnung einer der ersten bis fünften, der sechsten und der achten Ausbildung ein SOI-Substrat verwendet, und eine Dicke einer Halbleiterschicht auf einem eingebetteten Isolierfilm in dem SOI-Substrat ist gleich einer Tiefe des Wannengebiets gebildet. Daraufhin kann durch Verringern einer Filmdicke der Halbleiterschicht soweit wie möglich eine Tiefe eines Grabens zur Elementetrennung verringert werden, und es können die Kosten zum Ätzen beim Erzeugen des Grabens durch Ätzen verringert werden.

Entsprechend einer zehnten Ausbildung der Erfindung bilden bei der Halbleiteranordnung einer der ersten bis neunten Ausbildungen das Draingebiet oder ein Kollektorgebiet und das Wannengebiet eine Inselform, und das Basisgebiet ist um die Gebiete herum vorhanden. Daraufhin wird die Halbleiteranordnung beim Verbessern einer Spannungs- bzw. Stromstoßkapazität bevorzugt.

Entsprechend einer elften Ausbildung der Erfindung sind bei der Halbleiteranordnung einer der ersten bis neunten Ausbildungen eine Sourcezelle oder eine Emitterzelle und eine Drainzelle oder eine Kollektorzelle wechselweise in der Länge und kreuzweise zueinander benachbart. Daraufhin wird die Halbleiteranordnung für die praktische Verwendung bevorzugt.

Entsprechend einer zwölften Ausbildung der Erfindung sind bei der Halbleiteranordnung einer der ersten bis neunten Ausbildungen wenigstens ein Sourcekontakt oder ein Emitterkontakt in einem äußersten Rand bzw Umkreis einer Gruppe von Zellen, die parallel zueinander benachbart vorgesehen sind, auf eine Größe festgelegt, welche diejenige von inneren Sourcekontakten oder Emitterkontakten übersteigt. Daraufhin wird die Halbleiteranordnung in Bezug auf eine Verbesserung der Spannungs- bzw. Stromstoßkapazität bevorzugt.

Entsprechend einer dreizehnten Ausbildung der Erfindung ist bei der Halbleiteranordnung einer der ersten bis neunten Ausbildungen ein Basiskontaktgebiet eines zweiten Leitfähigkeitstyps, welches eine höhere Konzentration aufweist als das Basisgebiet, in wenigstens dem Oberflächenschichtabschnitt auf der Hauptoberfläche in dem Basisgebiet an einer Position gebildet, an welcher geplant ist, wenigstens das Sourcegebiet oder ein Emittergebiet in einem äußersten Rand bzw. Umkreis in einer Gruppe von Zellen, welche parallel zueinander benachbart vorgesehen sind, anstelle des Sourcegebiets oder des Emittergebiets anzuordnen. Daraufhin wird die Halbleiteranordnung beim Verbessern einer Spannungs- bzw. Stromstoßkapazität bevorzugt.

Entsprechend einer vierzehnten Ausbildung der Erfindung ist bei der Halbleiteranordnung der dreizehnten Aus bildung das Draingebiet oder das Kollektorgebiet von dem Sourcegebiet oder dem Emittergebiet und dem Basiskontaktgebiet als planare Struktur umgeben. Daraufhin wird die Halbleiteranordnung bezüglich einer Verbesserung der Spannungs- bzw. Stromstoßkapazität bevorzugt.

Entsprechend einer fünfzehnten Ausbildung der Erfindung wird ein Verfahren zur Herstellung der Halbleiteranordnung der fünften Ausbildung der Erfindung mit den Schritten vorgesehen: Anordnen eines Isolierfilms, in welchem ein Gebiet, wo geplant ist, einen Basiskontakt zu bilden, als Kontaktloch geöffnet ist, auf einer Hauptoberfläche nach dem Bilden des Basisgebiets, des Sourcegebiets, des Draingebiets, des Wannengebiets und des Grabens und Durchführen einer Ionenimplantierung unter Verwendung des Isolierfilms als Maske zur Bildung eines Basiskontaktgebiets abgetrennt von dem Graben in dem Oberflächenschichtabschnitt auf der Hauptoberfläche. Somit wird verhindert, daß eine Verunreinigung zur Bildung des Basiskontaktgebiets derart diffundiert, daß sie den Graben erreicht.

Entsprechend einer sechzehnten Ausbildung der Erfindung wird ein Verfahren zur Herstellung der Halbleiteranordnung der fünften Ausbildung der Erfindung mit den Schritten vorgesehen: Anordnen eines Isolierfilms, in welchem ein Gebiet, wo geplant wird, einen Basiskontakt zu bilden, als Kontaktloch geöffnet ist, auf der Hauptoberfläche nach dem Bilden des Basisgebiets, des Emittergebiets, des Kollektorgebiets, des Wannengebiets und des Grabens; und Durchführen einer Ionenimplantierung unter Verwendung des Isolierfilms als Maske zur Bildung eines Basiskontaktgebiets abgetrennt von dem Graben in dem Oberflächenschichtabschnitt auf der Hauptoberfläche. Somit wird verhindert, daß eine Verunreinigung zur Bildung des Basiskontaktgebiets derart diffundiert, daß sie den Graben erreicht.

Weitere Bereiche der Anwendbarkeit der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung ersichtlich. Es versteht sich, daß die detaillierte Beschreibung und bestimmte Beispiele bei der Darlegung der bevorzugten Ausführungsform der Erfindung lediglich dem Zwecke der Erläuterung und nicht der Beschränkung des Rahmens der Erfindung dienen.

Die vorliegende Erfindung wird in der nachfolgenden Beschreibung unter Bezugnahme auf die Zeichnung erläutert.
1 zeigt eine Längsquerschnittsansicht einer Halbleiteranordnung einer Ausführungsform;
2 zeigt eine Draufsicht auf einen horizontalen MOS-Leistungstransistor einer ersten Ausführungsform;
3 zeigt eine Längsquerschnittsansicht entlang Linie III-III von 2;
4 zeigt eine Längsquerschnittsansicht entlang Linie IV-IV von 2;
5 zeigt eine Längsquerschnittsansicht entlang Linie V-V von 2;
6 zeigt eine Längsquerschnittsansicht zur Erläuterung einer Aktion;
7 zeigt ein Diagramm zur Erläuterung von Bedingungen für eine Simulation;
8A–8B zeigen Veranschaulichungen eines horizontalen MOS-Leistungstransistors;
9A–9B zeigen Veranschaulichungen eines anderen horizontalen MOS-Leistungstransistors zum Vergleich;
10 zeigt eine Längsquerschnittsansicht, welche einen horizontalen MOS-Leistungstransistor darstellt;
11A–11B zeigen Veranschaulichungen eines horizontalen MOS-Leistungstransistors einer zweiten Ausführungsform;
12A–12B zeigen Längsquerschnittsansichten zur Erläuterung einer dritten Ausführungsform;
13 zeigt eine Längsquerschnittsansicht, welche einen Herstellungsprozeß darstellt;
14A–14B zeigen Veranschaulichungen eines horizontalen MOS-Leistungstransistors einer dritten Ausführungsform;
15 zeigt eine Längsquerschnittsansicht zur Erläuterung einer vierten Ausführungsform;
16 zeigt eine Längsquerschnittsansicht, welche einen Herstellungsprozeß darstellt;
17 zeigt eine Längsquerschnittsansicht, welche einen Herstellungsprozeß darstellt;
18 zeigt eine Längsquerschnittsansicht, welche einen Herstellungsprozeß darstellt;
19 zeigt eine Längsquerschnittsansicht, welche einen Herstellungsprozeß darstellt;
20 zeigt eine Längsquerschnittsansicht, welche einen Herstellungsprozeß darstellt;
21 zeigt eine Längsquerschnittsansicht, welche einen Herstellungsprozeß darstellt;
22A–22B zeigen Veranschaulichungen eines horizontalen MOS-Leistungstransistors einer fünften Ausführungsform;
23 zeigt eine Längsquerschnittsansicht des Transistors entlang Linie XXIII-XXIII von 22A;
24 zeigt eine Draufsicht auf einen horizontalen MOS-Leistungstransistor einer sechsten Ausführungsform;
25 zeigt eine Längsquerschnittsansicht des Transistors entlang Linie XXV-XXV von 24;
26 zeigt eine Längsquerschnittsansicht des Transistors entlang Linie XXVI-XXVI von 24;
27 zeigt eine Draufsicht auf einen horizontalen MOS-Leistungstransistor einer siebenten Ausführungsform;
28 zeigt eine Längsquerschnittsansicht des Transistors entlang Linie XXVIII-XXVIII von 27;
29 zeigt eine Längsquerschnittsansicht des Transistors entlang Linie XXIX-XXIX von 27;
30 zeigt eine Längsquerschnittsansicht des Transistors entlang Linie XXX-XXX von 27;
31 zeigt eine Draufsicht, welche ein Layout eines äußeren Rand- bzw. Umkreisabschnitts für den Fall darstellt, bei welchem ein Layout einer Streifenform angenommen wird;
32 zeigt eine Draufsicht auf einen horizontalen MOS-Leistungstransistor einer achten Ausführungsform;
33 zeigt eine Längsquerschnittsansicht des Transistors entlang Linie XXXIII-XXXIII von 32;
34 zeigt eine Draufsicht auf einen horizontalen MOS-Leistungstransistor einer neunten Ausführungsform;
35 zeigt eine Längsquerschnittsansicht des Transistors entlang Linie XXXV-XXXV von 34;
36 zeigt eine Längsquerschnittsansicht des Transistors entlang Linie XXXVI-XXXVI von 34;
37A–37B zeigen Veranschaulichungen, welche einen horizontalen MOS-Leistungstransistor (IGBT) einer zehnten Ausführungsform darstellen;
38 zeigt ein Entwurfsdiagramm zur Erläuterung eines Betriebsprinzips;
39 zeigt ein Entwurfsdiagramm für einen Vergleich; und
40A–40B zeigen Diagramme, welche einen horizontalen MOS-Leistungstransistor zur Erläuterung eines technologischen Hintergrunds darstellen.
Erste Ausführungsform
Eine erste Ausführungsform, in welcher die vorliegende Erfindung ausgebildet ist, wird im folgenden entsprechend den zugehörigen Figuren beschrieben.
1 zeigt einen Längsquerschnitt einer <Halbleiteranordnung dieser Ausführungsform. Bei dieser Ausführungsform wird ein SOI-Substrat verwendet, insbesondere ist eine dünne einkristalline Siliziumschicht (einkristalline Halbleiterschicht) 3 auf einem Siliziumsubstrat 1 über einem Isolierfilm (Siliziumoxidfilm) 2 gebildet, um das SOI-Substrat zu bilden. In der einkristallinen Siliziumschicht 3 sind Gräben zur Elementetrennung 4 gebildet, welche den Isolierfilm 2 erreichen. Eine grofle Anzahl von Elementebildungsinseln ist durch diesen Graben 4 segmentiert und gebildet. was die Gräben zur Elementetrennung 4 betrifft, sind Siliziumoxidfilme 5 auf Seiten der Gräben 4 gebildet, und es sind Polysiliziumfilme 6 zwischen die Siliziumoxidfilme 5 gefüllt. Entsprechend 1 ist eine erste Elementebildungsinsel ein Logikabschnitt, in welchem ein CMOS-Transistor gebildet ist. Darüber hinaus ist eine zweite Elementebildungsinsel ein Bipolartransistorabschnitt, in welchem ein NPN-Transistor gebildet ist. Eine dritte Elementebildungsinsel ist ein MOS-Leistungsabschnitt, in welchem ein horizontaler MOS-Leistungstransistor (LDMOS eines Grabengatetyps) gebildet ist.
Darüber hinaus sind in der jeweiligen Insel (der ersten bis dritten Elementebildungsinsel von 1) eingebettete N⁺-Schichten 7, 8 and 9 mit einer Konzentration von etwa 1,0 × 10¹⁹/cm³ im Boden davon gebildet, und Abschnitte über den eingebetteten N⁺-Schichten sind N^–-Schichten 3 mit einer Konzentration von etwa 1,0 × 10¹⁵/cm³. In der folgenden Beschreibung ist ein N-Typ ein erster Leitfähigkeitstyp und ein P-Typ ist ein ein zweiter Leitfähigkeitstyp.
Was den CMOS-Transistor in dem Logikabschnitt betrifft, ist ein P-Wannengebiet 10 für einen N-Kanal-MOS in einem Oberflächenabschnitt der N^–-Siliziumschicht 3 gebildet. Das P-Wannengebiet 10 wird derart gebildet, daß es eine Verunreinigungskonzentration von etwa 1,0 × 10¹⁷/cm³ aufweist. Ein N⁺-Sourcegebiet 11 und ein N⁺-Draingebiet 12 sind getrennt voneinander in einem Oberflächenschichtabschnitt des P-Wannengebiets gebildet. Darüber hinaus ist eine Gateelektrode 13 auf dem P-Wannengebiet 10 über einem (nicht dargestellten) Gateoxidfilm gebildet.
Als P-Kanal-CMOS sind ein P⁺-Sourcegebiet 14 und ein P⁺-Draingebiet 15 getrennt voneinander in dem Oberflächenschichtabschnitt der N^–-Siliziumschicht 3 gebildet. Darüber hinaus ist eine Gateelektrode 16 auf der N^–-Siliziumschicht 3 über einem (nicht dargestellten) Gateoxidfilm gebildet.
Was den NPN-Transistor in dem Bipolartransistorabschnitt betrifft, ist ein P-Wannengebiet 20 in dem Oberflächenschichtabschnitt der N^–-Siliziumschicht 3 gebildet, und es sind ein N-Emittergebiet 21 und ein P⁺-Basisgebiet 22 getrennt voneinander in einem Oberflächenschichtabschnitt des P-Wannengebiets 20 gebildet. Ein N⁺-Emitterkontaktgebiet 23 ist in dem N-Emittergebiet 21 gebildet. Darüber hinaus ist ein N-Kollektorgebiet (tiefes N-Gebiet) 24 getrennt von dem P-Wannengebiet 20 in dem Oberflächenschichtabschnitt der N^–-Siliziumschicht 3 gebildet. Das N-Kollektorgebiet (tiefe N-Gebiet) 24 erreicht die eingebettete N⁺-Schicht 8. Ein N⁺-Kontaktgebiet 25 ist in einem Oberflächenschichtabschnitt des N-Kollektorgebiets (des tiefen N-Gebiets) 24 gebildet. Das P⁺-Basisgebiet 22, das N⁺-Emitterkontaktgebiet 23 und das N⁺-Kontaktgebiet 25 besitzen eine hohe Konzentration (1,0 × 10²⁰/cm³) und befinden sich in Kontakt mit einer Basiselektrode, einer Emitterelektrode bzw. einer Kollektorelektrode.
Der horizontale MOS-Transistor in dem MOS-Leistungsabschnitt wird im folgenden beschrieben. Details eines Y-Abschnitts von 1 werden unter Bezugnahme auf 2, 3, 4 und 5 beschrieben. 2 zeigt eine Draufsicht auf den horizontalen MOS-Transistor. 3 zeigt eine Längsquerschnittsansicht entlang Linie III-III von 2, 4 zeigt eine Längsquerschnittsansicht entlang Linie IV-IV von 2, und 5 zeigt eine Längsquerschnittsansicht entlang Linie V-V von 2. Bei diesem MOS-Transistor sind Elemente mit der N^–-Siliziumschicht 3 als einem Halbleitersubstrat integriert, und eine obere Oberfläche (3a) der N^–-Siliziumschicht 3 ist als Hauptoberfläche des Halbleitersubstrats festgelegt.
Wie in 3, 4 und 5 dargestellt ist eine eingebettete N⁺-Schicht 9, welche eine Konzentration von etwa 1,0 × 10¹⁹/cm³ besitzt, in einem Bodenteil in einer Insel gebildet, und die N^–-Siliziumschicht 3, welche eine Konzentration von 1,0 × 10¹⁵/cm³ besitzt, ist in einem Abschnitt über der eingebetteten N⁺-Schicht 9 gebildet.
Entsprechend 3 ist ein P-Basisgebiet 30 in einem Oberflächenschichtabschnitt in der N^–-Siliziumschicht 3 (Hauptoberfläche 3a des Substrats) gebildet. Eine Tiefe des P-Basisgebiets 30 beträgt 1,0 bis 1,4 μm. Darüber hinaus erhöht sich eine Konzentration in dem P-Basisgebiet 30 kontinuierlich von einem Boden bis zu einer Oberfläche davon. Insbesondere beträgt die Konzentration 1,5 × 10¹⁷/cm³ auf der Oberfläche und 1,5 × 10¹⁶/cm³ in einer Tiefe von 1 μm. Somit beträgt die Konzentration in der Tiefe von 1 μm ein Zehntel von derjenigen auf der Oberfläche. Somit kann ein Konzentrationsgradient durch einen allgemein verwendeten Halbleiterherstellungsprozeß wie Ionenimplantierung oder thermische Diffusion realisiert werden, wodurch das P-Basisgebiet 30 mit niedrigen Kosten hergestellt werden kann.
Ein N⁺-Sourcegebiet 31 ist flacher als das P-Basisgebiet 30 in dem Oberflächenschichtabschnitt der N^–-Siliziumschicht 3 (Hauptoberfläche 3a des Substrats) in dem P-Basisgebiet 30 gebildet. Das N⁺-Sourcegebiet 31 besitzt eine Oberflächenkonzentration von 1 × 10²⁰/cm³ und eine Tiefe von 0,2 bis 0,3 μm.
In dem Oberflächenschichtabschnitt in der N^–-Siliziumschicht 3 (Hauptoberfläche 3a des Substrats) ist ein N⁺-Draingebiet 32 an einer Position getrennt von dem P-Basisgebiet 30 gebildet. Das N⁺-Draingebiet 32 besitzt eine Oberflächenkonzentration von 1,0 × 10²⁰/cm³ und eine Tiefe von 0,6 bis 1,2 μm. Bei einem Prozeß des Bildens des N⁺-Draingebiets 32 teilen sich der Prozeß einer Ionenimplantierung von Phosphor eine Maske mit dem Prozeß einer Ionenimplantierung für das N⁺-Emitterkontaktgebiet 23 (vergleiche 1) des Bipolartransistorabschnitts. Folglich kann das N⁺-Draingebiet 32 gebildet werden, ohne daß ein Ansteigen der Anzahl von Masken hervorgerufen wird.
In dem Oberflächenschichtabschnitt in der N^–-Siliziumschicht 3 (Hauptoberfläche 3a des Substrats) ist ein N-Wannengebiet 33 derart gebildet, daß es tiefer als das N⁺-Draingebiet 32 ist und eine höhere Konzentration als die N^–-Siliziumschicht 3 in einem Gebiet einschließlich dem N⁺-Draingebiet 32 besitzt und sich in Kontakt mit dem P-Gebiet 30 befindet. Insbesondere besitzt in der N^–-Siliziumschicht 3 das N-Wannengebiet 33 eine Konzentration von etwa 1,0 × 10¹⁶/cm³ und ist derart gebildet, daß es das P-Basisgebiet 30 mit einer Konzentration von etwa 1,0 × 10¹⁷/cm³ überlappt. Das N-Wannengebiet 33 besitzt eine Tiefe von etwa 2 bis 4 μm. Darüber hinaus erhöht sich in dem N-Wannengebiet 33 eine Konzentration kontinuierlich von einem Boden bis zu einer Oberfläche davon.
In dem Oberflächenschichtabschnitt in der N^–-Siliziumschicht 3 (Hauptoberfläche 3a des Substrats), insbesondere in dem P-Basisgebiet 30, ist ein P⁺-Basiskontaktgebiet 34 weiter auf der Seite des N⁺-Draingebiets 32 gegenüber dem N⁺-Sourcegebiet 31 gebildet. Das P⁺-Basiskontaktgebiet 34 ist flacher und besitzt eine größere Konzentration als das P-Basisgebiet 30 und besitzt eine Oberflächenkonzentration von 1,0 × 10²⁰/cm³ und eine Tiefe von 0,5 μm.
Wie in 4 dargestellt ist ein Graben 35 in der N-Siliziumschicht 3 (Hauptoberfläche 3a des Substrats) gebildet. Als planare Struktur ist der Graben 35 derart gebildet, daß er wie in 5 dargestellt in das P-Basisgebiet 30 und in eine Richtung auf das N⁺-Draingebiet 32 zu von dem N⁺-Sourcegebiet 31 aus wie in 2 dargestellt zu eindringt. Insbesondere ist der Graben 35 derart gebildet, daß er das P-Basisgebiet 30 von dem N⁺-Sourcegebiet aus kreuzt und das N-Wannengebiet 33 erreicht. Darüber hinaus ist wie in 2 dargestellt das P⁺-Basiskontaktgebiet 34 getrennt von dem Graben 35 um einen Abstand d1 gebildet. Insbesondere gibt es in 5, welche eine Längsquerschnittsansicht entlang Linie V-V von 2 zeigt, kein P⁺-Basiskontaktgebiet 34.
Wie in 4 dargestellt, ist eine Gateelektrode 37 über einem Gateoxidfilm (Gateisolierfilm) 36 innerhalb des Grabens 35 gebildet. Insbesondere wird mit Phosphor dotiertes Polysilizium für die Gateelektrode 37 verwen det, und diese Polysiliziumgateelektrode 37 ist in dem Graben 35 eingebettet. Darüber hinaus ist ebenfalls wie in 5 dargestellt eine mit Phosphor dotierte Polysiliziumgateelektrode 39 auf der Substratoberfläche (Hauptoberfläche 3a) über einem Gateoxidfilm (Gateisolierfilm) 38 gebildet. Wie in 4 dargestellt überlappen sich in dem Gebiet, wo der Graben 35 gebildet ist, die auf der Substratoberfläche angeordnete Polysiliziumgateelektrode 39 und die Polysiliziumgateelektrode 37 in dem Graben in einer Breite von etwa 1 μm. Der Überlappungsbereich ist auf diese Weise enger gemacht (die Polysiliziumgateelektrode 39 ist geätzt und so weit wie möglich in dem Gebiet entfernt, wo der Graben 35 gebildet ist) zum Platzieren der Gateelektrode 39 so weit wie möglich weg von dem Abschnitt über dem N⁺-Sourcegebiet 31 wie in 5 dargestellt.
Wie in 3 dargestellt sind eine Sourceelektrode 40 und eine Drainelektrode 41 über der N-Siliziumschicht 3 gebildet. Das N⁺-Sourcegebiet 31 und das P⁺-Basiskontaktgebiet 34 sind mit der Sourceelektrode 40 elektrisch verbunden. Das N⁺-Draingebiet 32 ist elektrisch mit der Drainelektrode 41 verbunden.
Da eine Tiefe des Grabens 35 (Gateelektrode 37) eine Stehspannung bzw. Spannungsfestigkeit (withstand voltage) beeinflußt, ist dies ein wichtiger Parameter bezüglich des Entwurfs der Stehspannung. In der Nähe des Grabens 35 tritt eine Konzentration von elektrischen Feldern in einem Eckenabschnitt auf (A1 in 4). Daher wird die Stehspannung verbessert, wenn die elektrischen Felder in der Nähe des Eckenabschnitts entspannt werden können. Damit sich die elektrischen Felder in der Nähe des Eckenabschnitts entspannen bzw. nachlassen, ist es ausreichend, ein Siliziumgebiet in der Nähe des Eckenabschnitts als einem Gebiet mit einer niedrigen Verunreinigungskonzen tration zu bilden. Danach dehnt sich eine Verarmungsschicht leicht aus, und es können sich die elektrischen Felder entspannen.
Wie in 3 dargestellt ist bei dieser Ausführungsform das N-Wannengebiet 33 in dem Gebiet von 2 bis 4 um von der Oberfläche aus eingebettet, und die obere Oberfläche der eingebetteten N⁺-Schicht 9 befindet sich in einer Position von 6 bis 7 μm von der Oberfläche aus, und die Dicke davon beträgt 3 bis 5 μm. Somit ist eine Verunreinigungskonzentration mit 1,0 × 10¹⁵/cm³ in einer Tiefe von 4 bis 6 μm von der Oberfläche aus niedrig. Daher ist die Tiefe des Grabens 35 auf 4 bis 6 μm festgelegt. Insbesondere ist der Bodeneckenabschnitt des Grabens 35 derart festgelegt, daß er tiefer als das N-Wannengebiet 33 und flacher als die eingebettete N⁺-Schicht 9 ist.
Die Abhängigkeit der Tiefe des Grabens 35 von einer Stehspannung wurde durch Simulation geprüft. Es wurde als Ergebnis herausgefunden, daß eine Anordnung mit einer Stehspannung von 41 Volt bei einer Tiefe eines Grabens von 3 μm eine verbesserte Stehspannung von 65 Volt bei einer Tiefe des Grabens von 5 μm besitzt.
Als nächstes werden Operationen des horizontalen MOS-Leistungstransistors beschrieben.
Zu der Zeit, wenn sich die Anordnung im Zustand AUS befindet (Drainpotential: 0,2 Volt, Gatepotential: 0 Volt, Sourcepotential: 0 Volt), da Elektronen nicht das P-Basisgebiet 30 von dem N⁺-Sourcegebiet 31 aus erreichen, fließt kein elektrischer Strom.
Zu der Zeit, wenn die Anordnung sich im Zustand EIN befindet (Drainpotential: 0,23 Volt, Gatepotential: 7 Volt, Sourcepotential: 0 Volt), wird eine Inversions schicht in einem Abschnitt gebildet, welcher sich in Kontakt mit den Gateoxidfilmen 36 und 38 in dem P-Basisgebiet 30 befindet. Dann erreichen Elektronen die Oberfläche des Grabens 35 und die Inversionsschicht auf der oberen Oberfläche des Substrats von dem N⁺-Sourcegebiet 31 aus. Als nächstes erreichen die Elektronen das N-Wannengebiet 33 von der Oberfläche des Grabens 35 und der Inversionsschicht auf der oberen Oberfläche des Substrats aus. Da an diesem Punkt die Tiefe des Grabens 35 4 bis 6 μm und die Tiefe des N-Wannengebiets 33 2 bis 4 μm betragen, erreichen die Elektronen die Tiefe von 2 bis 4 μm in dem N-Wannengebiet 33.
Als nächstes erreichen die Elektronen das N⁺-Draingebiet 32 von dem N-Wannengebiet 33 aus. Da in diesem Fall die Tiefe des N⁺-Gebiets 32 0,6 bis 1,2 μm beträgt, sind Elektronen ebenfalls in einem tiefen Abschnitt sogar dann vorhanden, wenn die Elektronen sich dem N⁺-Draingebiet 32 nähern.
Auf diese Weise wird ein Pfad des elektrischen Stroms tief in das Innere der Siliziumschicht 3 (oder eines von der Oberfläche entfernten Abschnitts) gebildet. Daher kann der Einschaltwiderstand verringert werden. Insbesondere wurde als Simulationsergebnis herausgefunden, daß die obige Struktur einen Einschaltwiderstand von 63,4 mΩ ·mm2 erzielte, was im Vergleich mit einer herkömmlichen Anordnung, welche lediglich ein Oberflächengate ohne Verwendung eines Grabengates aufweist, etwa die Hälfte ausmacht.
Als nächstes werden Operationen für den Fall unter Bezugnahme auf 6 und 7 beschrieben, bei welchem ein elektrostatischer Spannungsstoß in die Halbleiteranordnung eingedrungen ist. Insbesondere werden Operationen für den Fall beschrieben, bei welchem ein positiver Span nungsstoß, welcher insbesondere oft zu Schwierigkeiten bei Spannungsstößen führt, von einem Drain aus eindringt.
Entsprechend 6 wird ein Spannungsstoß, welcher von dem N⁺-Draingebiet 32 aus eingedrungen ist, in dem Boden durch das P-Basisgebiet 30 (hauptsächlich das P⁺-Basiskontaktgebiet 34) durch das N-Wannengebiet 33 absorbiert. Da der Spannungsstoß die Halbleiteranordnung durch das N-Wannengebiet 33 und ebenfalls durch das P-Basisgebiet 30 (hauptsächlich das P⁺-Basiskontaktgebiet 34) durchdringt, gibt es an diesem Punkt nahezu kein Ansteigen des Potentials des P-Basisgebiets 30 infolge einer Spannungsstoßdurchdringung (ein Ansteigen des Potentials infolge eines parasitären Widerstands in dem Basisgebiet 30 wird unterdrückt). Folglich arbeitet eine parasitäre Diode D1, welche zwischen dem P-Basisgebiet 30 und dem N⁺-Sourcegebiet 31 gebildet wird, weniger leicht, und ebenfalls arbeitet ein parasitärer NPN-Bipolartransistor Q1, welcher aus dem N⁺-Sourcegebiet 31, dem P-Basisgebiet 30 und dem N-Gebiet (hauptsächlich dem N-Wannengebiet 33) gebildet wird, weniger leicht. Daher tritt eine Konzentration von elektrischen Strömen auf einer bestimmten Zelle infolge einer parasitären Bipolaroperation weniger wahrscheinlich auf, und es erhöht sich eine Spannungsbzw. Stromstoßkapazität (surge current capacity).
Insbesondere wird das P⁺-Basiskontaktgebiet 34 zwischen dem N⁺-Sourcegebiet 31 und dem N⁺-Draingebiet 32 zur Verringerung eines parasitären Basiswiderstands gebildet. Eine detaillierte Beschreibung erfolgt unter Bezugnahme auf die 38 und 39. 38 zeigt ein Diagramm, welches dieser Ausführungsform entspricht, wobei ein Basiskontaktgebiet in der Figur rechts gebildet ist, d.h. auf einer Seite eines Draingebiets bezüglich eines Sourcegebiets. 39 zeigt ein Vergleichsdiagramm, wobei ein Basiskontaktgebiet in der Figur links gebildet ist, d.h. auf der gegenüberliegenden Seite eines Draingebiets bezüglich eines Sourcegebiets. Entsprechend 39 ist ein Transistor empfindlich gegen einen Spannungsstoß einer elektrostatischen Entladung oder dergleichen. Ein Mechanismus, welcher zur Zerstörung dieses Spannungsstosses führt, wird im folgenden dargelegt. Wenn ein Spannungsstoß in den Transistor eindringt, erhöht sich ein Potential in dem Basisgebiet infolge eines parasitären Widerstands (eines parasitären Widerstands in einer horizontalen Richtung) in dem Basisgebiet. Daher arbeitet eine parasitäre Diode zwischen dem Basisgebiet und dem Sourcegebiet. Als Ergebnis wird ein Bipolartransistor mit einer NPN-Struktur, welche sich zusammensetzt aus einem Substrat, dem Basisgebiet und dem Sourcegebiet, eingeschaltet, um elektrische Ströme zu einer Konzentration auf einer bestimmten Zelle zu veranlassen. Demgegenüber ist entsprechend 38 ein Basiskontaktgebiet auf einer Seite nahe dem Draingebiet von dem Sourcegebiet aus betrachtet angeordnet. Somit kann ein Spannungsstoß direkt extrahiert werden, ohne daß er das Basisgebiet durchdringt, wobei ein kleiner parasitärer Widerstand in dem Basisgebiet vorhanden ist, und es kann die parasitäre bipolare Operation aufgehoben werden.
Wie oben beschrieben kann bei dieser Ausführungsform der horizontale MOS-Leistungstransistor mit einer hohen Spannungs- bzw. Stromstoßkapazität bereitgestellt werden. Insbesondere betrug bei dem Simulationsergebnis die Beständigkeit bei einem elektrostatischen Tests (vergleiche 7: 150 Ω, 150 pF) 16,0 kV. Insbesondere kann eine hohe Spannungs- bzw. Stromstoßkapazität von 15 bis 30 kV in einem elektrostatischen Test ausreichend sein, welche von einer Halbleiteranordnung für ein Automobil verlangt wird. Ruf diese Weise kann bei dieser Ausführungsform eine geforderte hohe Beständigkeit ohne eine Schutzanordnung realisiert werden, wobei eine äußere Schutzanordnung unnötig wird, und es kann eine deutliche Verringerung der Kosten realisiert werden. Diese Ausführungsform besitzt die unten erörterte folgende Charakteristik.
(A) Wie in 3 und 4 dargestellt ist der Graben 35 in der Hauptoberfläche 3a der N^–-Siliziumschicht (Halbleitersubstrat) 3 derart gebildet, daß er das P-Basisgebiet 30 in der Richtung auf das N⁺-Draingebiet 32 zu von dem N⁺-Sourcegebiet 31 aus als planare Struktur davon durchdringt. Somit kann durch Annahme der Grabengatestruktur ein elektrischer Strompfad in die Tiefenrichtung ausgedehnt werden, und es kann der Einschaltwiderstand verringert werden. Darüber hinaus ist in dem Oberflächenschichtabschnitt auf der Hauptoberfläche 3a das Wannengebiet 33 tiefer gebildet als das N⁺-Draingebiet 32 und mit einer höheren Konzentration als die N^–-Siliziumschicht 3 in dem Gebiet, welches das N⁺-Draingebiet 32 enthält und sich in Kontakt mit dem P-Basisgebiet 30 befindet. Somit dringt ein Spannungsstoß, welcher von dem N⁺-Draingebiet 32 aus eingedrungen ist, in das N-Wannengebiet 33 ein und fließt auf die Oberflächenseite des P-Basisgebiets 30 durch das N-Wannengebiet 33, welches einen geringen Widerstand aufweist (da das P⁺-Basiskontaktgebiet 34 in dieser Ausführungsform in 6 vorgesehen ist, wobei der Fluß hauptsächlich in diesem Gebiet vorliegt), um in dem Boden durch die Sourceelektrode 40 absorbiert zu werden. Da der Spannungsstoß niemals in einer vertikalen Richtung in dem P-Basisgebiet 30 fließt, verringert sich daher ein parasitärer Widerstand des P-Basisgebiets 30, und der Transistor wird gegenüber dem Spannungsstoß widerstandsfähig.
(B) In wenigstens dem Oberflächenschichtabschnitt auf der Hauptoberfläche 3a des P-Basisgebiets 30 wird das P-Typ-Basiskontaktgebiet, welches eine hohe Konzentration aufweist (das P⁺-Basiskontaktgebiet 34) flacher gebildet als das P-Basisgebiet 30 zwischen dem N⁺-Sourcegebiet 31 und dem N⁺-Draingebiet 32. Folglich ist wie in 38 dargestellt ein kleiner parasitärer Widerstand in der horizontalen Richtung in dem Basisgebiet zur Zeit der Stromstoßdurchdringung vorhanden. Somit ist ein Ansteigen des Basispotentials gering, und die parasitäre Diode zwischen dem Basisgebiet und dem Sourcegebiet arbeitet weniger leicht. Als Ergebnis führt der parasitäre Bipolartransistor, welcher sich zusammensetzt aus dem Substrat, dem Basisgebiet und dem Sourcegebiet, die Einschaltoperation weniger leicht durch, und es kann eine Konzentration von elektrischen Strömen verhindert werden.
(C) Es erhöht sich kontinuierlich eine Konzentration von dem Boden bis zu der Oberfläche in dem N-Wannengebiet 33. Somit fließt ein Spannungsstoß zu der Oberfläche des N-Wannengebiets 33, wodurch es leicht wird, daß der Spannungsstoß zu der Oberfläche des P-Basisgebiets 30 fließt, und es wird ein Pfad des Spannungsstoßes in dem P-Basisgebiet 30 verkürzt. Folglich kann ein parasitärer Basiswiderstand verringert werden, um ein Ansteigen des Potentials des P-Basisgebiets 30 zu unterdrücken, und es kann eine Spannungs- bzw. Stromstoßkapazität verbessert werden.
(D) Das Basiskontaktgebiet (P⁺-Basiskontaktgebiet 34) ist getrennt von dem Graben 35 gebildet, und die Gateelektrode 39 ist auf der Hauptoberfläche 3a über dem Gateoxidfilm (Gateisolierfilm) 38 gebildet. Somit kann ein Gebiet, welches als Kanal auf der Hauptoberfläche 3a des Substrats arbeitet, gebildet werden, um einen Einschaltwiderstand zu verringern.
(E) In dem Boden der N^–-Siliziumschicht (Halbleitersubstrat) 3 besitzt der Transistor die eingebettete Schicht vom N⁺-Typ (eingebettete N⁺-Schicht 9), welche eine Konzentration aufweist, die größer als diejenige der N^–-Siliziumschicht 3 ist, und der Bodeneckenabschnitt des Grabens 35 ist tiefer ausgebildet als das N-Wannengebiet 33 und flacher als die eingebettete N⁺-Schicht 9. Somit wird die Umgebung des Bodeneckenabschnitts des Grabens 35, wo elektrische Felder zur Konzentration neigen, in ein Gebiet mit einer geringen Verunreinigungskonzentration umgewandelt, wodurch die Konzentration von elektrischen Feldern verhindert werden kann, und es kann eine Stehspannung verbessert werden.
Entsprechend 2 ist das P⁺-Basiskontaktgebiet 34 getrennt von dem Graben 35 um den Abstand D1 gebildet. Jedoch kann wie in 8A dargestellt das P⁺-Basiskontaktgebiet 34 derart gebildet sein, daß es den Graben 35 berührt. Entsprechend 8A-8B wird ein Kanal nicht auf der Substratoberfläche gebildet. Als nächstes werden 8A-8B mit 9A-9B verglichen. Entsprechend 9A-9B ist ein P⁺-Basiskontaktgebiet 34' links in der Figur gebildet, d.h. an der gegenüberliegenden Seite des N⁺-Draingebiets 32 bezüglich des N⁺-Sourcegebiets 31. Dabei ist entsprechend 8A-8B ein Einschaltwiderstand pro Zelle viel größer wegen des Nichtvorhandenseins eines Oberflächengates (planaren Gates). Da jedoch entsprechend 8A der Abschnitt gelöscht ist, wo das P⁺-Basiskontaktgebiet 34' in 9B vorhanden ist, wird ein Bereich bzw. eine Fläche einer Zelle verringert. Daher wird es entsprechend 8A-8B unabhängig von der Löschung des Oberflächengates möglich, denselben Grad eines Einschaltwiderstands pro Einheitsfläche wie entsprechend 9A-9B zu erzielen.
Auf diese Weise kann durch Annahme der Struktur von 8A-8B der horizontale MOS-Leistungstransistor mit einer hohen Spannungs- bzw. Stromstoßkapazität bereitge stellt werden, während der Einschaltwiderstand pro Einheitsfläche beibehalten wird.
Darüber hinaus ist wie in 3 dargestellt das P⁺-Basiskontaktgebiet 34 derart gebildet, daß es die Innenseite des N-Wannengebiets 33 von dem P-Basisgebiet 30 aus erreicht. Jedoch kann das P⁺-Basiskontaktgebiet 34 lediglich in dem P-Basisgebiet 30 wie in 10 dargestellt gebildet werden.
Zweite Ausführungsform
Als nächstes wird eine zweite Ausführungsform im Hinblick auf Unterschiede zu der ersten Ausführungsform beschrieben.
11A-11B stellen einen horizontalen MOS-Leistungstransistor dieser Ausführungsform dar. Eine Draufsicht auf den Transistor ist in 11A dargestellt, und eine Längsquerschnittsansicht des Transistors ist in 11B dargestellt.
Im Vergleich mit der ersten Ausführungsform teilt sich bei dieser Ausführungsform das N⁺-Sourcegebiet 50 ebenfalls eine Maske mit dem N⁺-Emitterkontaktgebiet 23 des Bipolartransistorabschnitts (vergleiche 1) und ist 0,6 bis 1,2 μm tief gebildet. Während die Tiefe des N⁺-Sourcegebiets 31 von 23 0,2 bis 0,3 μm beträgt, ist folglich entsprechend 11B eine Tiefe des N⁺-Sourcegebiets 50 auf 0,6 bis 1,5 μm festgelegt. Darüber hinaus ist das P-Basisgebiet 51 ebenfalls 2 bis 2,6 μm tief gebildet, da das N⁺-Sourcegebiet 50 tief gebildet ist.
Mit einer derartigen Struktur kann ein elektrischer Strom in den tieferen Abschnitt des Grabens 35 gegenüber der ersten Ausführungsform fließen.
Dritte Ausführungsform
Als nächstes wird eine dritte Ausführungsform im Hinblick auf Unterschiede zu der ersten Ausführungsform beschrieben.
In dem Fall der in 4 dargestellten ersten Ausführungsform neigt wie in 12A-12B dargestellt die Polysiliziumgateelektrode 39 auf dem Oberflächensubstrat dazu, überätzt zu werden. Insbesondere ist die Polysiliziumgateelektrode 37 innerhalb des Grabens 35 um etwa 0,4 μm von einer Oberfläche davon überätzt, und ein elektrischer Strom kann nicht an einer Stelle fließen, wo keine Gateelektrode vorhanden ist. Insbesondere wird wie in 13 dargestellt ein Polysiliziumfilm 60 derart gebildet, daß Polysilizium in den Graben 35 gefüllt wird, und es wird eine Oberfläche des Polysiliziumfilms 60 durch Ätzen planarisiert, und der Polysiliziumfilm 60 wird mit einer darauf angeordneten Maske 61 geätzt. Daraufhin tritt wie in 12 dargestellt ein Überätzen auf etwa 0,4 μm auf.
Somit überwindet diese Ausführungsform die Schwierigkeiten wie unten beschrieben.
14A-14B stellen einen horizontalen MOS-Leistungstransistor dieser Ausführungsform dar. Eine Draufsicht auf den Transistor ist in dem oberen Teil von 14A dargestellt, und eine Längsquerschnittsansicht des Transistors ist in dem unteren Teil von 14B dargestellt.
Entsprechend 14A-14B ist die Polysiliziumgateelektrode 39 auf der Substratoberfläche derart angeordnet, daß sie sich bis zu einer oberen Position auf der Seite des N⁺-Sourcegebiets 31 erstreckt. Insbesondere ist die Polysiliziumgateelektrode 37 ebenfalls in der Öffnung des N⁺-Sourcegebiets 31 auf der Seite des Grabens 35 angeordnet. Folglich kann eine Fläche, durch welche ein elektrischer Strom fließt, erhöht werden, und der Transistor wird für eine praktische Verwendung bevorzugt.
Vierte Ausführungsform
Als nächstes wird eine vierte Ausführungsform im Hinblick auf Unterschiede zu der ersten Ausführungsform beschrieben.
In dem Fall, bei welchem der in 2 bis 5 dargestellte MOS-Transistor hergestellt wird, wird die Bildung des P⁺-Basiskontaktgebiets 34 gewöhnlich wie im folgenden beschrieben durchgeführt. Zuerst werden wie in 15 dargestellt P⁺-Ionen in ein vorbestimmtes Gebiet unter Verwendung einer Maske 70 implantiert (als Verunreinigung wird Bor oder BF₂ verwendet). Danach wird wie in 16 dargestellt ein Ausheizen durchgeführt. Darüber hinaus wird ein Oxidfilm 71 auf eine Anordnungsoberfläche (obere Oberfläche) aufgetragen, und es wird wie in 17 dargestellt ein Kontaktloch 72 in dem Oxidfilm 71 gebildet. Da bei dieser Reihe von Schritten Bor oder BF₂, welches als Verunreinigung implantiert wird, um das P⁺-Gebiet zu bilden, einen großen Diffusionskoeffizienten besitzt, erreicht es leicht den Graben 35, um ein Ansteigen einer Schwellenwertspannung Vt hervorzurufen.
Daher überwindet diese Ausführungsform die Schwierigkeiten wie im folgenden beschrieben.
Zuerst wird wie in 18 dargestellt nach dem Durchführen des Ausheizens der N⁺-Gebiete 31 und 32 nach der Ionenimplantierung ein Oxidfilm 73 auf einer Anordnungsoberfläche (obere Oberfläche) aufgetragen. Darüber hinaus wird wie in 19 dargestellt ein Kontaktloch 74 in dem Oxidfilm 73 gebildet. Danach werden wie in 20 dargestellt P⁺-Ionen in ein vorbestimmtes Gebiet unter Verwendung einer Maske 75 implantiert (als Störstelle wird Bor oder BF₂ verwendet). Darüber hinaus wird wie in 21 dargestellt ein Ausheizen durchgeführt.
Entsprechend diesem Prozeß kann eine Diffusion von P⁺ unterdrückt werden.
Wie oben beschrieben enthält bei dieser Ausführungsform ein Verfahren zur Herstellung einer Halbleiteranordnung, bei welcher das P⁺-Basiskontaktgebiet 34 getrennt von dem Graben 35 wie in 2 dargestellt gebildet ist, die folgenden Schritte. Zuerst wird wie in 19 dargestellt nach dem Bilden des P-Basisgebiets 30, des N⁺-Gebiets 31, des N⁺-Draingebiets 32, des N-Wannengebiets 33 und des Grabens 35 der Siliziumoxidfilm (Isolierfilm) 73, in welchem ein Gebiet, an welchem geplant wird, einen Basiskontakt zu bilden, als Kontaktloch geöffnet ist, auf der Hauptoberfläche 3a angeordnet. Als zweites wird wie in 20 und 21 dargestellt eine Ionenimplantierung unter Verwendung des Siliziumoxidfilms (Isolierfilm) 73 als Maske durchgeführt, um das P⁺-Basiskontaktgebiet 34 getrennt von dem Graben 35 in dem Oberflächenschichtabschnitt der Hauptoberfläche 3a zu bilden. Somit wird verhindert, daß die Verunreinigung zur Bildung eines Basiskontaktgebiets diffundiert, um den Graben 35 zu erreichen.
Fünfte Ausführungsform
Als nächstes wird eine fünfte Ausführungsform im Hinblick auf Unterschiede zu der ersten Ausführungsform beschrieben.
22A-22B stellen einen horizontalen MOS-Leistungstransistor dieser Ausführungsform dar. Eine Draufsicht auf den Transistor ist in 22A dargestellt, und eine Längsquerschnittsansicht entlang Linie XXII-XXII des Transistors ist in 22B dargestellt. 23 stellt eine Längsquerschnittsansicht des Transistors entlang Linie XXIII-XXIII von 22 dar.
Die eingebettete N⁺-Schicht 8 aus den eingebetteten N⁺-Schichten 7, 8 und 9 von 1 wird in einem Bipolartransistor verwendet, wohingegen die eingebettete N⁺-Schicht 9 von 3 nicht bereitgestellt werden kann. Da in diesem Fall keine Potentialdifferenz zwischen der Gateelektrode in dem Graben 35 und dem eingebetteten Isolierfilm 2 vorhanden ist, fällt eine Stehspannung sogar dann nicht ab, wenn der Graben tief gebildet ist. Daher ist bei dieser in 22A-22B und 23 dargestellten Ausführungsform der Graben 35 derart gebildet, daß er sich in Kontakt mit dem eingebetteten Isolierfilm 2 befindet. Da bei dieser Struktur der Graben zur Anordnungstrennung 4 (vgl. 1) und der Graben 35 für das MOS-Gate dieselbe Tiefe besitzen, können beide Gräben in einem identischen Prozeß geschaffen werden. Insbesondere können unter Verwendung des SOI-Substrats und unter Anpassung des Grabens 35 dahingehend, daß der eingebettete Isolierfilm 2 des SOI-Substrats erreicht wird, der Graben zur Anordnungstrennung 4 und der Graben für das MOS-Gate 35 gleichzeitig gebildet werden. Daher kann eine Reduzierung der Prozeßkosten erzielt werden.
Darüber hinaus muß in diesem Fall die Dicke des Siliziumfilms auf dem Isolierfilm 2 lediglich hinreichend sein, um zu ermöglichen, daß die Tiefe des N-Wannengebiets 33 sichergestellt wird. Somit kann die Dicke lediglich 2-4 μm betragen. Da der Graben für die Anordnungstrennung 4 (vgl. 1) durch Ätzen von Silizium um 2-4 μm geschaffen werden kann, können des weiteren die Kosten für das Ätzen verringert werden. Insbesondere kann unter Verwendung des SOI-Substrats und durch Festlegen der Dicke der N^–-Siliziumschicht (Halbleiterschicht) 3 auf dem eingebetteten Isolierfilm 2 in dem SOI-Substrat auf die Tiefe des N-Wannengebiets 33 zur Verringerung der Filmdicke der N^–-Siliziumschicht 3 soweit wie möglich die Tiefe des Grabens für die Anordnungstrennung 4 verringert werden, und es können die Kosten zum Ätzen beim Erzeugen des Grabens 4 durch Ätzen verringert werden.
Sechste Ausführungsform
Als nächstes wird eine sechste Ausführungsform unter Bezugnahme auf Unterschiede zu der ersten Ausführungsform beschrieben.
24 stellt eine Draufsicht auf einen horizontalen MOS-Leistungstransistor dieser Ausführungsform dar. 25 stellt eine Längsquerschnittsansicht des Transistors entlang Linie XV-XV von 24 dar. 26 stellt eine Längsquerschnittsansicht des Transistors entlang Linie XVI-XVI dar.
Entsprechend der Draufsicht von 24 sind die N-Wannengebiete 33 in einer Gitterform (welche in Längs- und Querrichtung gebildet ist) angeordnet und die N⁺-Draingebiete 32 sind innerhalb der jeweiligen N-Wannengebiete 33 gebildet. Die N-Wannengebiete 33 werden von den P-Basisgebieten 30 umgeben. Auf diese Weise bilden die N⁺-Draingebiete 32 und die N-Wannengebiete 33 eine Inselform, und die P-Basisgebiete 30 sind um sie herum vorhan den (die N⁺-Draingebiete 32 und die N-Wannengebiete 33 sind von den P-Basisgebieten 30 umgeben). Die N⁺-Sourcegebiete 31 sind in den Oberflächenschichtabschnitten in den P-Basisgebieten 30 derart gebildet, daß sie die N-Wannengebiete 33 umgeben. Insbesondere sind die N⁺-Draingebiete 32 derart ausgelegt, daß sie die N⁺-Sourcegebiete 31 umgeben. Darüber hinaus sind bei den Oberflächenschichtabschnitten in den P-Basisgebieten 30 die P⁺-Basiskontaktgebiete um die N-Wannengebiete 33 herum gebildet. Darüber hinaus sind die Gräben 35 derart gebildet, daß sie sich in Kontakt mit beiden N-Wannengebieten 33 benachbart zueinander befinden.
Da bei diesem Layout die N⁺-Draingebiete 32 und die N-Wannengebiete 33 von den P-Basisgebieten 30 umgeben sind, kann ein elektrischer Strompfad erweitert werden. Folglich kann eine Spannungs- bzw. Stromstoßkapazität zur Zeit eines Spannungsstoßdurchdringens verbessert werden. Darüber hinaus können bei diesem Layout weitere P⁺-Basiskontaktgebiete 34 erzielt werden. Daher kann eine Konzentration von elektrischen Strömen auf den P⁺-Basiskontaktgebieten 34 zur Zeit des Spannungsstoßdurchdringens verhindert werden, um eine Spannungs- bzw. Stromstoßkapazität zu verbessern.
Darüber hinaus beträgt bei dieser Ausführungsform, wie in 24 dargestellt ein Intervall zwischen Drains 6-8 μm, und eine Zellengröße beträgt 6-8 μm. Somit beträgt eine Fläche einer Zelle 36-64 μm². Im Vergleich der ersten Ausführungsform (2 und 3) und dieser Ausführungsform (24) beträgt entsprechend 3 ein Intervall zwischen einem Source und einem Drain 5,0 bis 6,5 μm, und ein Intervall zwischen Drains beträgt 10 bis 13 μm, und entsprechend 2 beträgt ein Intervall zwischen geraden Gates 3,6 bis 5 μm. Somit beträgt eine Fläche einer Zelle 36 bis 65 μm². Da als Ergebnis die Fläche sogar dann nicht ansteigt, falls das Layout der ersten Ausführungsform (2 und 3) auf das Layout dieser Ausführungsform abgeändert wird, kann eine Spannungs- bzw. Stromstoßkapazität ohne Ansteigen eines Einschaltwiderstands verbessert werden. Da jedoch die Anordnung dieser Ausführungsform ein kleineres Intervall zwischen Drains gegenüber der ersten Ausführungsform besitzt, beträgt eine Stehspannung etwa 20 Volt.
Siebente Ausführungsform
Als nächstes wird eine siebente Ausführungsform unter Bezugnahme auf Unterschiede zu der ersten Ausführungsform beschrieben.
27 zeigt eine Draufsicht auf einen horizontalen MOS-Leistungstransistor dieser Ausführungsform. 28 zeigt eine Längsquerschnittsansicht des Transistors entlang Linie XXVIII-XXVIII von 27. 29 zeigt eine Längsquerschnittsansicht des Transistors entlang Linie XXIX-XXIX in 27. 30 zeigt eine Längsquerschnittsansicht des Transistors entlang Linie XXX-XXX von 27.
Bei dieser Ausführungsform sind wie in 27 dargestellt quadratische Sourcezellen 42 und quadratische Drainzellen 43 abwechselnd in Längs- und Querrichtung benachbart zueinander angeordnet (die Zellen sind in einer Matrixform angeordnet). Darüber hinaus zeigt 27 ebenfalls ein Layout eines externen Rand- bzw. Umkreisabschnitts einer Gruppe von Zellen.
31 zeigt eine Draufsicht auf einen horizontalen MOS-Leistungstransistor zum Vergleich. Die Figur stellt ein Layout eines externen Rand- bzw Umkreisabschnitts einer Gruppe von Zellen für den Fall dar, bei welchem ein Layout einer Streifenform anders als bei dieser Ausführungsform angenommen wird.
Diese Ausführungsform wird hiernach detailliert beschrieben.
Bei dieser Ausführungsform wird ein Layout angenommen, bei welchem die Sourcezellen 42 und die Drainzellen 43 abwechselnd entsprechend der Draufsicht von 27 angeordnet sind. Jede der Zellen 42 und 43 ist in einer quadratischen Form aufgelegt, und eine Länge einer Seite beträgt 6 bis 7 μm.
Das P-Basisgebiet 30 ist in dem Oberflächenschichtabschnitt in der Sourcezelle 42 gebildet. Entsprechend 27 ist das P-Basisgebiet 30 in einer Kreisform gebildet. Das N-Wannengebiet 33 ist um das P-Basisgebiet herum gebildet und wie in 29 dargestellt überlappt ein Ende des P-Basisgebiets 30 ein Ende des N-Wannengebiets 33 in dem Oberflächenschichtabschnitt. Darüber hinaus ist das N⁺-Sourcegebiet 31 in Kreuzform innerhalb des P-Basisgebiets 30 gebildet. Das P⁺-Basiskontaktgebiet 34 ist innerhalb des P-Basisgebiets 30 gebildet, und das P⁺-Basisgebiet 34 ist in vier Gebiete durch das N⁺-Sourcegebiet 31 unterteilt. Der Graben 35 erstreckt sich von einem Stützenabschnitt des N⁺-Sourcegebiets 31 der Kreuzform und durchquert das P-Basisgebiet 30, um das N-Wannengebiet 33 zu erreichen. Wie in 28 dargestellt ist die Gateelektrode 37 innerhalb des Grabens 35 über dem Gateoxidfilm 36 gebildet.
In der Drainzelle 43 von 27 dient der Oberflächenschichtabschnitt als das N-Wannengebiet 33, und das N⁺-Draingebiet 32 ist in der Innenseite davon gebildet (vgl. 28 und 29).
Darüber hinaus ist entsprechend 27 die Sourcezelle 42 in dem äußersten Rand- bzw. Umkreisabschnitt der Gruppe von Zellen gebildet. Der äußerste Randabschnitt wird lediglich durch die Sourcezelle 42 auf diese Weise gebildet, wobei die folgenden Effekte im Vergleich mit dem Layout von 31 (Layout in der Streifenform) realisiert werden.
Ein Mechanismus des Zusammenbruchs in dem äußersten Rand bzw. Umkreis der Gruppe von Zellen wird unter Bezugnahme auf 31 beschrieben.
Das Ende des P-Basisgebiets 30' ist in einer Halbkreisform in dem Bußersten Umfang der Gruppe von Zellen gebildet, und ein PN-Übergangsabschnitt zwischen dem P-Basisgebiet 30' und dem N-Wannengebiet 33' besitzt einen Krümmungsradius R11. In dem PN-Übergangsabschnitt mit dem Krümmungsradius R11 neigen elektrische Felder zur Konzentration, und ein Loch wird leicht infolge einer Stoßionisierung gebildet. Das Loch wird in einen elektrischen Basisstrom eines parasitären Bipolarelements umgewandelt, um eine parasitäre bipolare Operation hervorzurufen, und elektrische Ströme konzentrieren sich auf dem äußeren Randabschnitt, um eine Zerstörung hervorzurufen.
Demgegenüber ist entsprechend 27 die Sourcezelle 42 in dem äußersten Randabschnitt der Gruppe von Zellen gebildet, und ein PN-Übergangsabschnitt zwischen dem P-Basisgebiet 30 und dem N-Wannengebiet 33 besitzt einen Krümmungsradius R10 in der Sourcezelle 42, und dieser Krümmungsradius R10 ist größer als der Krümmungsradius R11 in 31 (R10 > R11). Auf diese Weise kann der Transistor ohne Verringerung des Krümmungsradius des PN-Übergangsabschnitts (ohne Ansteigen einer Krümmung) entworfen werden. Daher kann eine Zerstörung in einem Eckenabschnitt zur Zeit ESD verringert werden.
Auf diese Weise ist der äußere Randabschnitt lediglich durch die Sourcezelle 42 wie in 27 dargestellt gebildet, wodurch im Vergleich mit dem Layout von 31 (Layout der Streifenform) eine Spannungsstoß-Zerstörung verhindert werden kann.
Zusätzlich wird eine Elektrodengröße von 27 unten beschrieben.
Die Drainelektrode 41 ist auf der Oberfläche des N⁺-Draingebiets 32 gebildet und besitzt eine Fläche in einer Zelle von etwa 1 μm². Jedoch ist die Sourceelektrode 40 auf dem N⁺-Sourcegebiet 31 und dem P⁺-Basiskontaktgebiet 34 angeordnet und besitzt eine Fläche in einer Zelle von etwa 2 μm². Dabei beträgt eine Fläche eines Teils der Sourceelektrode 40, welche auf dem N⁺-Sourcegebiet 31 vorhanden ist, etwa 1 μm², und beträgt von einem Teil, welcher auf dem P⁺-Basiskontaktgebiet 34 vorhanden ist, etwa 1 μm².
Daraufhin fließt zu der Zeit, zu welcher sich die Anordnung im Zustand EIN befindet (Drainpotential: 0,2 Volt, Gatepotential: 7 Volt, Sourcepotential: 0 Volt) ein elektrischer Strom von den N⁺-Sourcegebieten 31 zu den Sourceelektroden 40. An diesem Punkt beträgt eine Fläche eines als Elektrode verwendeten Abschnitts 1 μm², was gleich der Fläche der Drainelektrode 41 ist. Daher ist eine Abweichung eines elektrischen Stroms verringert, und der elektrische Strom fließt gleichförmig zu jeder Zelle.
In dem Fall, bei welchem ein elektrostatischer Spannungsstoß in die Anordnung eindringt, fließt, da die Anordnung als Diode arbeitet, ein elektrischer Strom von dem P⁺-Basiskontaktgebiet 34 zu der Sourceelektrode 40 (vgl. 6). In diesem Fall beträgt eine Fläche eines als Elektrode verwendeten Abschnitts etwa 1 μm², was gleich der Fläche der Drainelektrode 41 ist. Da eine Abweichung eines elektrischen Stroms verringert wird, wird daher eine Spannungs- bzw. Stromstoßkapazität verbessert.
Achte Ausführungsform
Als nächstes wird eine achte Ausführungsform unter Bezugnahme auf Unterschiede zu der ersten Ausführungsform beschrieben.
32 zeigt eine Draufsicht auf einen horizontalen MOS-Leistungstransistor dieser Ausführungsform. 33 zeigt eine Längsquerschnittsansicht des Transistors entlang Linie XXXIII-XXXIII von 32.
Diese Ausführungsform besitzt eine Struktur, bei welcher Zellen in einem äußersten Rand bzw. Umkreis in einer Gruppe von Zellen sich von den anderen Zellen unterscheiden. Insbesondere ist wenigstens ein Sourcekontakt 44 in dem äußersten Rand bzw. Umkreis der Gruppe von Zellen, in welcher Zellen parallel benachbart zueinander vorgesehen sind, größer ausgebildet als ein innerer Sourcekontakt 45 (ein Sourcekontakt ist lediglich in den äußersten Rand bzw. Umkreis der Gruppe von Zellen größer).
Darüberhinaus ist anstelle des N⁺-Sourcegebiets 31 ein P⁺-Basiskontaktgebiet 46 an einer Position gebildet, an welcher es geplant ist, wenigstens das N⁺-Sourcegebiet 31 in dem äußersten Rand bzw. Umkreis in der Gruppe der Zellen anzuordnen, in welcher die Zellen parallel benachbart zueinander vorgesehen sind. Das P⁺-Basiskontaktgebiet 46 ist wenigstens in dem Oberflächenschichtabschnitt der Hauptoberfläche 3a in dem P-Basisgebiet 30 mit einer höheren Konzentration als das P-Basisgebiet 30 gebildet (insbesondere ist das P⁺-Basiskontaktgebiet 46 flacher als das P-Basisgebiet 30). Insbesondere ist das N⁺-Sourcegebiet 31 nicht in den Zellen in dem äußersten Umkreis in der Gruppe von Zellen vorhanden, und das P⁺-Gebiet 46 ist anstelle des N⁺-Sourcegebiets 31 gebildet. Insbesondere ist wie in 33 dargestellt die Oberfläche des P-Basisgebiets 30 mit dem P⁺-Gebiet 46 bedeckt.
Mit dieser Struktur werden die folgenden Effekte im Vergleich mit der in 31 dargestellten Struktur realisiert.
In der Streifenstruktur von 31 ist der Krümmungsradius R11 an dem Ende des P-Basisgebiets 30'' in dem äußersten Rand bzw. Umkreis der Gruppe von Zellen klein (die Krümmung ist groß). Daher neigen elektrische Felder zur Konzentration, es tritt eine Stoßionisierung auf, und es wird ein Loch leicht erzeugt. Das Loch wandelt sich in einen elektrischen Strom um, um den parasitären NPN-Transistor einzuschalten, welcher aus dem N⁺-Sourcegebiet 31', dem P-Basisgebiet 30', dem N-Gebiet (hauptsächlich dem N-Wannengebiet 33') gebildet wird, um leicht die Zerstörung einer elektrischen Stromkonzentration infolge einer bestimmten Zelle hervorzurufen.
Dem gegenüber wird entsprechend 32 und 33 das N⁺-Sourcegebiet 31 in dem äußersten Rand bzw. Umkreis der Gruppe von Zellen nicht gebildet, um zu verhindern, daß ein parasitärer Bipolartransistor gebildet wird. Darüber hinaus wird das P⁺-Gebiet 46 mit einer hohen Konzentration auf der Oberfläche des P-Basisgebiets 30 gebildet, wodurch die Erzeugung eines Loches unterdrückt wird. Darüber hinaus wird der Sourcekontakt 44 in dem äußersten Rand bzw. Umkreis der Gruppe von Zellen größer als der innere Sourcekontakt 45 ausgebildet, so daß ein Loch leicht abgeleitet wird. Auf diese Weise kann eine Spannungs- bzw. Stromstoßkapazität verbessert werden.
Es wird festgestellt, daß dann, wenn die Zellen in der Nähe des äußersten Rands bzw. Umkreises in der Gruppe von Zellen mit der selben Struktur wie jener in dem äußersten Rand bzw. Umkreis gebildet werden, die EST-Beständigkeit weiter verbessert wird.
Neunte Ausführungsform
Als nächstes wird eine neunte Ausführungsform unter Bezugnahme auf Unterschiede zu der achten Ausführungsform beschrieben.
34 zeigt eine Draufsicht auf einen horizontalen MOS-Leistungstransistor dieser Ausführungsform. 35 zeigt eine Längsquerschnittsansicht des Transistors entlang Linie XXXV-XXXV von 34. 36 zeigt eine Längsquerschnittsansicht des Transistors entlang Linie XXXVI-XXXVI von 34.
Als planare Struktur ist das N⁺-Draingebiet 32 von dem N⁺-Sourcegebiet 31 und dem P⁺-Basiskontaktgebiet 47 umgeben. Insbesondere ist das P⁺-Gebiet 46 in den äußersten Rand bzw. Umkreis bei der achten Ausführungsform (32) ausgedehnt, um das N⁺-Draingebiet 32 zu umgeben. Gleichzeitig wird der Sourcekontakt 44 ebenfalls in dem oberen Abschnitt des P⁺-Gebiets 47 gebildet und derart angeordnet, daß das N⁺-Draingebiet 32 auf dieselbe Weise umgeben wird.
In diesem Fall wird eine Diodenstruktur erzielt, bei welcher das N⁺-Draingebiet 32 eine Kathode ist und das P⁺-Gebiet 47 eine Anode ist. Diese Diode kann als Schutzdiode durch Festlegen einer Stehspannung (Durchbruchspannung) der Diode auf einen kleineren Wert als eine Stehspannung (Durchbruchspannung) des Transi stors in der Innenseite verwendet werden. Um die Stehspannung (Durchbruchspannung) auf einen niedrigen Wert festzulegen, wird insbesondere beispielsweise ein Abstand X2 zwischen dem N⁺-Draingebiet 32 und dem P⁺-Gebiet 47 in dem äußersten Rand bzw. Umkreis auf einen kleineren Wert als ein Abstand X1 zwischen dem N+-Draingebiet 32 und dem P⁺-Basiskontaktgebiet 34 innerhalb des Transistors festgelegt. Somit tritt in dem Fall, bei welchem eine Stoßspannung in das N⁺-Draingebiet 32 eindringt, die folgende Situation auf. Die Stoßspannung ist dabei, in das P⁺-Basiskontaktgebiet 34 innerhalb des Transistors und das P⁺-Gebiet 47 in dem äußeren Rand- bzw. Umkreisabschnitt durch das N-Wannengebiet 33 einzudringen. Da jedoch eine Stehspannung (Durchbruchspannung) zwischen dem P⁺-Gebiet 47 in dem äußeren Rand- bzw. Umkreisabschnitt und dem N⁺Draingebiet 32 kleiner ist als eine Stehspannung zwischen dem P⁺-Basiskontaktgebiet 34 innerhalb des Transistors und dem N⁺-Draingebiet 32, fließt der Spannungsfluß zu dem äußeren Randabschnitt, und es wird der Transistor in der Innenseite geschützt. Auf diese Weise kann eine Spannungs-Stromstoßkapazität verbessert werden.
Zehnte Ausführungsform
Als nächstes wird eine zehnte Ausführungsform im Hinblick auf Unterschiede zu den ersten bis neunten Ausführungsformen beschrieben.
37A-37B zeigen einen horizontalen MOS-Leistungstransistor dieser Ausführungsform. Eine Draufsicht auf den Transistor ist in 37A dargestellt. Eine Längsquerschnittsansicht des Transistors ist in 37B dargestellt.
Bei den ersten bis neunten Ausführungsformen ist die Erfindung auf einen MOSFET angewandt. Jedoch ist bei die ser Ausführungsform die Erfindung auf einen IGBT (insulating gate type bipolar transistor, Bipolartransistor mit isoliertem Gate) angewandt. Insbesondere ist ein P⁺-Gebiet 80 anstelle des N⁺-Draingebiets 32 in 3 gebildet und wird als Kollektorgebiet (P⁺-Kollektorgebiet) verwendet. Das Sourcegebiet ist in ein Emittergebiet (N⁺-Emittergebiet 31) verwandelt. Darüberhinaus ist die Elektrode 40 in eine Emitterelektrode verwandelt, und es ist die Elektrode 41 in eine Kollektorelektrode verwandelt. Das N-Wannengebiet 33 arbeitet als Basisgebiet.
Eine Struktur in dem Fall, bei welchem die Erfindung auf den IGBT angewandt wird, kann auf die selbe Weise wie in dem Fall des oben beschriebenen MOSFETs implementiert werden (auf dieselbe Weise wie bei der ersten bis neunten Ausführungsform).
Vorstehend wurden eine Halbleiteranordnung und Verfahren zur Herstellung derselben offenbart. Die Halbleiteranordnung enthält ein P-Basisgebiet (30), ein N⁺-Sourcegebiet (31) und ein N⁺-Draingebiet (32), welches in einem Oberflächenschichtabschnitt auf einer Hauptoberfläche (3a) in einer N^–-Siliziumschicht (3) gebildet ist. In dem Oberflächenschichtabschnitt auf der Hauptoberfläche (3a) ist ein N-Wannengebiet (33) tiefer als das N⁺-Draingebiet (32) in einem Gebiet einschließlich dem N⁺-Draingebiet (32) gebildet und befindet sich in Kontakt mit dem P-Basisgebiet (30). Ein Graben (35) ist derart gebildet, daß er das P-Basisgebiet in einer Richtung auf das N⁺-Draingebiet (32) zu von dem N⁺-Sourcegebiet (31) aus als planare Struktur durchdringt. Eine Gateelektrode (37) ist über einem Gateisolierfilm (36) innerhalb des Grabens (35) gebildet.

Claims

Halbleiteranordnung mit: einem Sourcegebiet (31) eines ersten Leitfähigkeitstyps; einem Basisgebiet (30) eines zweiten Leitfähigkeitstyps, welches in einem Oberflächenschichtabschnitt auf einer Hauptoberfläche (3a) in einem Halbleitersubstrat (3) des ersten Leitfähigkeitstyps gebildet ist, wobei das Sourcegebiet (31) flacher als das Basisgebiet (30) in dem Oberflächenschichtabschnitt auf der Hauptoberfläche (3a) in dem Basisgebiet (30) gebildet ist; einem Draingebiet (32) des ersten Leitfähigkeitstyps, welches an einer Position getrennt von dem Basisgebiet (30) in dem Oberflächenschichtabschnitt auf der Hauptoberfläche (3a) gebildet ist; einem Wannengebiet (33) des ersten Leitfähigkeitstyps, welches in dem Oberflächenschichtabschnitt auf der Hauptoberfläche (3a) angeordnet und tiefer als das Draingebiet (32) ausgebildet ist und eine höhere Konzentration als das Halbleitersubstrat (3) in einem Gebiet einschließlich des Draingebiets (32) aufweist und sich in Kontakt mit dem Basisgebiet (30) befindet; einem Graben (35), welcher in der Hauptoberfläche (3a) des Halbleitersubstrats (3) gebildet ist, um das Basisgebiet (30) in einer Richtung auf das Draingebiet (32) zu von dem Sourcegebiet (31) aus als planare Struktur davon zu durchdringen; einer Gateelektrode (37), welche über einem Gateisolierfilm (36) innerhalb des Grabens (35) gebildet ist; einer Sourceelektrode (40), welche mit dem Sourcegebiet (31) elektrisch verbunden ist; und einer Drainelektrode (41), welche mit dem Draingebiet (32) elektrisch verbunden ist.
Halbleiteranordnung mit: einem Emittergebiet (31) eines ersten Leitfähigkeitstyps; einem Basisgebiet (30) eines zweiten Leitfähigkeitstyps, welches in einem Oberflächenschichtabschnitt auf einer Hauptoberfläche (3a) in einem Halbleitersubstrat (3) des ersten Leitfähigkeitstyps gebildet ist, wobei das Emittergebiet (31) des ersten Leitfähigkeitstyps flacher als das Basisgebiet (30) in dem Oberflächenschichtabschnitt auf der Hauptoberfläche (3a) in dem Basisgebiet (30) ausgebildet ist; einem Kollektorgebiet (80) des zweiten Leitfähigkeitstyps, welches an einer Position getrennt von dem Basisgebiet (30) in dem Oberflächenschichtabschnitt auf der Hauptoberfläche (3a) gebildet ist; einem Wannengebiet (33) des ersten Leitfähigkeitstyps, welches in dem Oberflächenschichtabschnitt auf der Hauptoberfläche (3a) angeordnet ist, wobei das Wannengebiet tiefer als das Kollektorgebiet (80) gebildet ist und eine höhere Konzentration als das Halbleitersubstrat (3) in einem Gebiet einschließlich dem Kollektorgebiet (80) besitzt und mit dem Basisgebiet (30) in Kontakt befindlich ist; einen Graben (35), welcher in der Hauptoberfläche (3a) des Halbleitersubstrats (3) gebildet ist, um das Basisgebiet (30) in einer Richtung auf das Kollektorgebiet (80) zu von dem Emittergebiet (31) aus als planare Struktur davon zu durchdringen; einer Gateelektrode (37), welche über einen Gateisolierfilm (36) innerhalb des Grabens (35) gebildet ist; einer Emitterelektrode (40), welche mit dem Emittergebiet (31) elektrisch verbunden ist; und einer Kollektorelektrode (41), welche mit dem Kollektorgebiet (80) elektrisch verbunden ist.
Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß wenigstens in dem Oberflächen schichtabschnitt auf der Hauptoberfläche (3a) in dem Basisgebiet (30) ein Basiskontaktgebiet (34) des zweiten Leitfähigkeitstyps flacher ist und eine höhere Konzentration besitzt als das Basisgebiet (30) und zwischen dem Sourcegebiet (31) oder dem Emittergebiet und dem Draingebiet (32) oder dem Kollektorgebiet gebildet ist.
Halbleiteranordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Konzentration kontinuierlich von einem Boden bis zu einer Oberfläche in dem Wannengebiet (33) ansteigt.
Halbleiteranordnung nach Anspruch 3, dadurch gekennzeichnet, daß das Basiskontaktgebiet (34) getrennt von dem Graben (35) gebildet ist und eine Gateelektrode (39) auf der Hauptoberfläche (3a) über einem Gateisolierfilm (38) gebildet ist.
Halbleiteranordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Halbleiteranordnung eine eingebettete Schicht (9) des ersten Leitfähigkeitstyps aufweist, deren Konzentration größer als diejenige des Halbleitersubstrats (3) in einem unteren Abschnitt des Halbleitersubstrats (3) ist; und ein Bodenoberflächeneckenabschnitt des Grabens (35) tiefer als das Wannengebiet (33) und flacher als die eingebettete Schicht (9) ist.
Halbleiteranordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß eine Gateelektrode (37) in einer Öffnung des Sourcegebiets (31) oder dem Emittergebiet auf einer Seite des Grabens (35) angeordnet ist.
Halbleiteranordnung nach einem der Ansprüche 1 bis 5 und 7, dadurch gekennzeichnet, daß ein SOI-Substrat verwendet wird und der Graben (35) derart gebildet ist, daß er einen eingebetteten Isolierfilm (2) des SOI-Substrats erreicht.
Halbleiteranordnung nach einem der Ansprüche 1 bis 5, 7 und 8, dadurch gekennzeichnet, daß ein SOI-Substrat verwendet wird und eine Dicke einer Halbleiterschicht (3) auf einem eingebetteten Isolierfilm (2) in dem SOI-Substrat gleich einer Tiefe des Wannengebiets (33) ist.
Halbleiteranordnung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß das Draingebiet (32) oder ein Kollektorgebiet und das Wannengebiet (33) eine Inselform bilden und das Basisgebiet (30) um diese Gebiete herum vorhanden ist.
Halbleiteranordnung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß eine Sourcezelle (42) oder eine Emitterzelle und eine Drainzelle (43) oder eine Kollektorzelle abwechselnd in Längsrichtung und Querrichtung benachbart zueinander angeordnet sind.
Halbleiteranordnung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß wenigstens ein Sourcekontakt (44) oder ein Emitterkontakt in einem äußersten Rand in einer Gruppe von Zellen, welche parallel benachbart zueinander vorgesehen sind, auf eine größere Dimension als innere Sourcekontakte (45) oder Emitterkontakte festgelegt sind.
Halbleiteranordnung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß anstelle des Sourcegebiets (31) oder des Emittergebiets ein Basiskontaktgebiet (46) des zweiten Leitfähigkeitstyps, welches eine höhere Konzentration als das Basisgebiet (30) besitzt, in wenigstens dem Oberflächenschichtabschnitt auf der Hauptoberfläche (3a) in dem Basisgebiet (30) an einer Position gebildet ist, an welcher geplant ist, wenigstens das Sourcegebiet (31) oder ein Emittergebiet in einem äußersten Rand in einer Gruppe von Zellen anzuordnen, welche parallel benachbart zueinander vorgesehen sind.
Halbleiteranordnung nach Anspruch 13, dadurch gekennzeichnet, daß das Draingebiet (32) oder das Kollektorgebiet von dem Sourcegebiet (31) oder dem Emittergebiet und dem Basiskontaktgebiet (47) als planare Struktur umgeben ist.
Verfahren zur Herstellung einer Halbleiteranordnung mit: einem Sourcegebiet (31) eines ersten Leitfähigkeitstyps; einem Basisgebiet (30) eines zweiten Leitfähigkeitstyps, welches in einem Oberflächenschichtabschnitt auf einer Hauptoberfläche (3a) in einem Halbleitersubstrat (3) des ersten Leitfähigkeitstyps gebildet ist, wobei das Sourcegebiet (31) flacher als das Basisgebiet (30) in dem Oberflächenschichtabschnitt auf der Hauptoberfläche (3a) in dem Basisgebiet (30) gebildet ist; einem Draingebiet (32) des ersten Leitfähigkeitstyps, welches an einer Position getrennt von dem Basisgebiet (30) in dem Oberflächenschichtabschnitt auf der Hauptoberfläche (3a) gebildet ist; einem Wannengebiet (33) des ersten Leitfähigkeitstyps, welches in dem Oberflächenschichtabschnitt auf der Hauptoberfläche (3a) angeordnet und tiefer als das Draingebiet (32) gebildet ist und eine höhere Konzentration als das Halbleitersubstrat (3) in einem Gebiet ein schließlich dem Draingebiet (32) aufweist und in Kontakt mit dem Basisgebiet (30) befindlich ist; einem Graben (35), welcher in der Hauptoberfläche (3a) des Halbleitersubstrats (3) gebildet ist, um das Basisgebiet (30) in einer Richtung auf das Draingebiet (32) zu von dem Sourcegebiet (31) aus als planare Struktur davon zu durchdringen; einer Gateelektrode (37), welche über einem Gateisolierfilm (36) innerhalb des Grabens (35) gebildet ist; einer Sourceelektrode (40), welche mit dem Sourcegebiet (31) elektrisch verbunden ist; und einer Drainelektrode (41), welche mit dem Draingebiet (32) elektrisch verbunden ist, wobei das Verfahren zur Herstellung der Halbleiteranordnung: einen ersten Schritt des Anordnens eines Isolierfilms (73) auf der Hauptoberfläche (3a), in welchem ein Gebiet, wo geplant ist, einen Basiskontakt zu bilden, als Kontaktloch geöffnet ist, nach dem Bilden des Basisgebiets (30), des Sourcegebiets (31), des Draingebiets (32), des Wannengebiets (33) und des Grabens (35); und einen zweiten Schritt des Durchführens einer Ionenimplantierung unter Verwendung des Isolierfilms (73) als Maske zur Bildung eines Basiskontaktgebiets (34) getrennt von dem Graben (35) in dem Oberflächenschichtabschnitt auf der Hauptoberfläche (3a) aufweist.
Verfahren zur Herstellung einer Halbleiteranordnung mit: einem Emittergebiet (31) eines ersten Leitfähigkeitstyps; einem Basisgebiet (30) eines zweiten Leitfähigkeitstyps, welches in einem Oberflächenschichtabschnitt auf einer Hauptoberfläche (3a) in einem Halbleitersubstrat (3) des ersten Leitfähigkeitstyps gebildet ist, wobei das Emittergebiet (31) des ersten Leitfähigkeits typs flacher als das Basisgebiet (30) in dem Oberflächenschichtabschnitt auf der Hauptoberfläche (3a) in dem Basisgebiet (30) gebildet ist; einem Kollektorgebiet (80) des zweiten Leitfähigkeitstyps, welches an einer Position getrennt von dem Basisgebiet (30) in dem Oberflächenschichtabschnitt auf der Hauptoberfläche (3a) gebildet ist; einem Wannengebiet (33) des ersten Leitfähigkeitstyps, welches in dem Oberflächenschichtabschnitt auf der Hauptoberfläche (3a) gebildet ist, wobei das Wannengebiet tiefer als das Kollektorgebiet (80) gebildet ist und eine höhere Konzentration als das Halbleitersubstrat (3) in einem Gebiet einschließlich des Kollektorgebiets (80) aufweist und sich in Kontakt mit dem Basisgebiet (30) befindet; einem Graben (35), welcher in der Hauptoberfläche (3a) des Halbleitersubstrats (3) gebildet ist, um das Basisgebiet (30) in einer Richtung auf das Kollektorgebiet (80) zu von dem Emittergebiet (31) aus als planare Struktur davon zu durchdringen; einer Gateelektrode (37), welche über einem Gateisolierfilm (36) innerhalb des Grabens (35) gebildet ist; einer Emitterelektrode (40), welche elektrisch mit dem Emittergebiet (31) verbunden ist; und einer Kollektorelektrode (41), welche mit dem Kollektorgebiet (80) elektrisch verbunden ist; wobei das Verfahren: einen ersten Schritt des Anordnens eines Isolierfilms (73), in welchem ein Gebiet, wo geplant ist, einen Basiskontakt zu bilden, als Kontaktloch auf der Hauptoberfläche (3a) geöffnet ist, nach dem Bilden des Basisgebiets (30), des Emittergebiets (31), des Kollektorgebiets (80), des Wannengebiets (33) und des Grabens (35); und einen zweiten Schritt des Durchführens einer Ionenimplantierung unter Verwendung des Isolierfilms (73) als Maske zur Bildung eines Basiskontaktgebiets (34) getrennt von dem Graben (35) in dem Oberflächenschichtabschnitt auf der Hauptoberfläche (3a) aufweist.