DE10161129B4

DE10161129B4 - Halbleitervorrichtung und Verfahren zu ihrer Herstellung

Info

Publication number: DE10161129B4
Application number: DE10161129A
Authority: DE
Inventors: Hideki Takahashi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-05-29
Filing date: 2001-12-12
Publication date: 2009-04-09
Anticipated expiration: 2021-12-13
Also published as: DE10161129A1; KR20020090837A; JP2002353456A; US6781199B2; US20020179976A1; KR100493838B1; JP4823435B2

Abstract

Halbleitervorrichtung, mit:
einer ersten Halbleiterschicht (1) eines ersten Leitungstyps mit einer ersten und einer zweiten Hauptoberfläche;
einer zweiten Halbleiterschicht (3) eines zweiten Leitungstyps, die auf der ersten Hauptoberfläche der ersten Halbleiterschicht (1) gebildet ist;
einer dritten Halbleiterschicht (4) des zweiten Leitungstyps, die auf der zweiten Halbleiterschicht (3) gebildet ist;
einer vierten Halbleiterschicht (5) des ersten Leitungstyps, die auf der dritten Halbleiterschicht (4) gebildet ist;
einem ersten Graben und wenigstens einem zweiten Graben (7, 11), die wenigstens die vierte Halbleiterschicht (5) von der Oberfläche der vierten Halbleiterschicht aus durchdringen;
wobei der der erste Graben (7) sich in einer Richtung erstreckt, und
der wenigstens eine zweite Graben (11) sich in der gleichen Richtung erstreckt;
einem ersten Halbleitergebiet (6) des zweiten Leitungstyps, das angrenzend an den ersten Graben (7) selektiv an der Oberfläche der vierten Halbleiterschicht (5) gebildet ist;
einem ersten Isolierfilm (8), der...

Description

Die Erfindung betrifft das Gebiet der Halbleitervorrichtungen und insbesondere eine Halbleitervorrichtung mit einem Bipolartransistor mit einem isolierenden Gate und ein Verfahren zu ihrer Herstellung.
In der Leistungselektronik wird ein IGBT (Bipolartransistor mit isoliertem Gate) anhand einer Kennlinie in einem Gebiet, in dem eine Nennspannung 300 V oder mehr beträgt, hauptsächlich als Schaltelement zum Ansteuern eines Motors oder dergleichen verwendet.
27 ist eine Schnittansicht einer Struktur eines herkömmlichen Graben-Gate-IGBTs (TIGBTs). Wie in 27 gezeigt ist, ist auf einem P⁺-Substrat 31 eine N⁺-Pufferschicht 32 ausgebildet, während auf der N⁺-Pufferschicht 32 eine N^–-Schicht 33 ausgebildet ist.
Auf der N^–-Pufferschicht 33 ist selektiv ein P-Basis-Gebiet 35 ausgebildet, während außerdem an einer Oberfläche des P- Basis-Gebiets 35 selektiv ein N⁺-Emitter-Gebiet 36 ausgebildet ist. Das P-Basis-Gebiet 35 kann durch Diffusion von P-Störstellen ausgebildet worden sein, während das N⁺-Emitter-Gebiet 36 durch Diffusion von N-Störstellen mit hoher Konzentration ausgebildet worden sein kann.
Durch das P-Basis-Gebiet 35 ist angrenzend an das N⁺-Emitter-Gebiet 36 ein Graben 37 ausgebildet, der den oberen Schichtabschnitt der N^–-Schicht 33 erreicht, während über einen Gate-Isolierfilm 38, der auf der Innenwand des Grabens 37 ausgebildet ist, in dem Graben 37 eine Gate-Elektrode 39 vergraben ist. Die Gate-Elektrode 39 ist aus Polysilicium ausgebildet.
Ein Gebiet des P-Basis-Gebiets 35, das der Gate-Elektrode 39 über den Gate-Isolierfilm 38 gegenüberliegt, ist als Kanalgebiet definiert. Über einem großen Teil einer Oberfläche des N⁺-Emitter-Gebiets 36 und des Gate-Isolierfilms 38 ist ein Zwischenschicht-Isolierfilm 40 ausgebildet, während über einem Teil der Oberfläche des N⁺-Emitter-Gebiets 36 (einem Abschnitt mit Ausnahme des großen Teils) und über einer Oberfläche des P-Basis-Gebiets 35 eine Emitter-Elektrode 42 ausgebildet ist, und während auf einer Rückseite des P⁺-Substrats 31 eine Kollektor-Elektrode 43 ausgebildet ist.
28 ist eine Schnittansicht einer Struktur eines von den Erfindern konstruierten Ladungsträgerspeicher-TIGBTs (CSTBTs; Ladungsträgerspeicher-Graben-Gate-Bipolartransistors). Wie in 28 gezeigt ist, unterscheidet sich der TIGBT von dem in 27 gezeigten TIGBT dadurch, daß zwischen der N^–-Schicht 33 und dem P-Basis-Gebiet 35 eine N-Schicht 34 ausgebildet ist. Die N-Schicht 34 ist dazu vorgesehen, in einem Gebiet, das flacher als ein unterer Abschnitt des Grabens 37 ist, Ladungsträger zu speichern.
Nachfolgend wird der Betrieb der in den 27 und 28 gezeigten IGBTs (des TIGBTs und des CSTBTs) beschrieben.
Wenn in den in den 27 und 28 gezeigten Strukturen zwischen der Emitter-Elektrode 42 und der Kollektor-Elektrode 43 eine vorgegebene Kollektor-Spannung VCE eingestellt wird, während zwischen der Emitter-Elektrode 42 und der Gate-Elektrode 39 eine vorgegebene Gate-Spannung VGE angelegt wird, um einen eingeschalteten Zustand zu erzeugen, wird ein Kanalgebiet in dem P-Basis-Gebiet 35 invertiert, so daß es zu einem N-Gebiet wird, wobei ein Kanal ausgebildet wird.
Von der Emitter-Elektrode 42 werden über den Kanal Elektronen in die N^–-Schicht 33 (N-Schicht 34) injiziert. Durch die auf diese Weise injizierten Elektronen wird zwischen dem P⁺-Substrat 31 und der N^–-Schicht 33 (N⁺-Pufferschicht 32) eine Durchlaßspannung angelegt, wobei von dem P⁺-Substrat 31 Löcher injiziert werden, wobei ein Widerstandswert der N^–-Schicht 33 beträchtlich verringert und eine Stromkapazität des IGBTs erhöht wird. Somit kann bei dem IGBT durch die Injektion der Löcher von dem P⁺-Substrat 31 der Widerstandswert der N^–-Schicht 33 verringert werden.
Nachfolgend wird eine Operation des IGBT von einem eingeschalteten Zustand in einen ausgeschalteten Zustand beschrieben. In den in den 27 und 28 gezeigten Strukturen wird die in dem eingeschalteten Zustand zwischen der Emitter-Elektrode 42 und der Gate-Elektrode 39 angelegte Gate-Spannung VGE in einen ausgeschalteten Zustand geändert, so daß "0" oder eine Sperrspannung angelegt wird.
Folglich wird das auf den N-Typ invertierte Kanalgebiet in den P-Typ zurückversetzt, so daß die Injektion der Elektronen von dem Emitter-Gebiet 42 ebenfalls angehalten wird. Durch das Anhalten der Injektion der Elektronen wird die Injektion der Löcher von dem P⁺-Substrat 31 ebenfalls angehalten. Daraufhin gehen die Elektronen und die Löcher, die in der N^–-Schicht 33 (N⁺-Pufferschicht 32) gespeichert sind, über die Kollektor-Elektrode 43 bzw. über die Emitter-Elektrode 42 oder werden miteinander rekombiniert und vernichtet.
Im Fall des in 27 gezeigten TIGBTs ist eine MOS-Struktur der Oberfläche im Vergleich zu einem IGBT mit ebenem Gate auf etwa 1/10 verringert. Somit kann eine Kennlinie verbessert werden. Außerdem fließt in dem IGBT mit ebenem Gate über die Oberfläche ein Strom in ein zwischen den P-Basis-Gebieten der angrenzenden Zellen liegendes N-Gebiet. In diesem Gebiet ist ein Spannungsabfall hoch.
Allerdings ist die Gate-Elektrode 39 in dem TIGBT in Tiefenrichtung durch das P-Basis-Gebiet 35 ausgebildet. Folglich ist die zwischen den P-Basis-Gebieten 35 liegende N^–-Schicht 33 in einem Strompfad nicht vorhanden. Somit kann eine Betriebscharakteristik verbessert werden.
In dem in 28 gezeigten CSTBT ist unter dem P-Basis-Gebiet 35 die N-Schicht 34 ausgebildet. Somit kann verhindert werden, daß die von den P⁺-Substrat 31 ausgesendeten Löcher die Emitter-Elektrode 42 erreichen. Folglich werden die Löcher unter dem P-Basis-Gebiet 35 gespeichert, wobei eine Spannung im eingeschalteten Zustand stärker als in dem TIGBT verringert werden kann.
Ein IGBT mit einer Graben-Gate-Struktur schrumpft im Vergleich zu dem Typ mit ebenem Gate auf 1/10 oder mehr, so daß die Anzahl der Gates erhöht wird. Somit gibt es ein Problem, daß eine Gate-Kapazität steigt. Zur Lösung des Problems gibt es ein Verfahren, bei dem die Zellengröße erhöht und damit die Anzahl der Gates verringert wird. Falls dieses Verfahren angewendet wird, wird aber in dem TIGBT die Spannung im ein geschalteten Zustand erhöht, während in dem CSTBT die Spannung im eingeschalteten Zustand weniger erhöht wird und eine Durchbruchsspannung sinkt. Somit kann das Problem nicht praktisch gelöst werden.
29 ist ein Graph einer Beziehung zwischen einem Grabenzwischenraum zwischen den angrenzenden Gräben (einem Abstand zwischen den Gräben und einem Abstand zwischen gegenüberliegenden Grabenenden) und einer Spannung im eingeschalteten Zustand sowohl in dem TIGBT als auch in dem CSTBT. 30 ist ein Graph einer Beziehung zwischen dem Grabenzwischenraum und einer Durchbruchsspannung sowohl in dem TIGBT als auch in dem CSTBT. In den 29 und 30 bezeichnet eine Kurve LT die Kennlinie des TIGBTs, während die Kurve LC die Kennlinie des CSTBTs bezeichnet.
Herkömmlich wird der Grabenzwischenraum sowohl in dem TIGBT als auch in dem CSTBT zu 3 µm konstruiert. In den 29 und 30 ist der Grabenzwischenraum kleiner oder gleich etwa 11 µm. Wenn der Grabenzwischenraum 11 µm beträgt, ist die Zellengröße auf das Dreifache der herkömmlichen erhöht und eine Gate-Kapazität auf 1/3 verringert.
Wie die Kurve LC in 29 zeigt, ändert sich in dem CSTBT die Spannung im eingeschalteten Zustand selbst dann, wenn der Grabenzwischenraum erhöht wird, nicht stark, während die Spannung im eingeschalteten Zustand in dem TIGBT, wie die Kurve LT zeigt, auf einen Pegel steigt, der mit steigendem Grabenzwischenraum nicht vernachlässigbar ist.
Wie in der Kurve LT in 30 gezeigt ist, fällt selbst dann, wenn der Grabenzwischenraum erhöht wird, die Durchbruchsspannung des TIGBTs weniger, während die Durchbruchsspannung mit wachsendem Grabenzwischenraum in dem CSTBT, wie die Kurve LC zeigt, rasch fällt und insbesondere, wenn der Grabenzwischenraum größer als 5 µm wird, gegen 0 V geht.
Somit wird in dem herkömmlichen TIGBT und CSTBT eine Spannung im eingeschalteten Zustand erhöht oder die Durchbruchsspannung gesenkt. Somit gibt es ein Problem, daß der Grabenzwischenraum nicht erhöht werden kann, um die Gate-Kapazität zu verringern.
Ein gemeinsames Problem der IGBTs (des TIGBT und des CSTBT) besteht außerdem darin, daß ein durch die N^–-Schicht 33 (die N-Schicht 34 in dem in 28 gezeigten CSTBT), das P-Basis-Gebiet 35 und das N⁺-Emitter-Gebiet 36 gebildeter parasitärer Bipolartransistor vorhanden ist.
Wenn der parasitäre BIP-Transistor betrieben wird, kann der IGBT nicht gesteuert werden und fällt aus. Da der CSTBT die N-Schicht 34 bildet, ist ein Widerstandswert in der Nähe des P-Basis-Gebiets 35 größer als in dem TIGBT, wobei der parasitäre BIP-Transistor leichter als in dem TIGBT betrieben wird.
Außerdem hat JP 9-331063 A (1997) einige Strukturen vorgeschlagen, um die Probleme des TIGBTs zu lösen.
31 ist eine Schnittansicht einer ersten verbesserten, Struktur des TIGBTs. Wie in 31 gezeigt ist, sind auf einem P⁺-Substrat 103 eine N⁺-Pufferschicht 102, eine N^–-Schicht 101 und eine P-Basis-Schicht 104 ausgebildet, während an einer Oberfläche des P-Basis-Gebiets 104 selektiv ein N⁺-Emitter-Gebiet 105 ausgebildet ist und von einer Oberfläche des N⁺-Emitter-Gebiets 105 durch das N⁺-Emitter-Gebiet 105 und das P-Basis-Gebiet 104 ein Gate-Graben 70 bis zu der N^–-Schicht 101 ausgebildet ist. Der Gate-Graben 70 enthält einen Gate-Isolierfilm 107 und eine Gate-Elektrode 108, die in einem Gate-Graben 107A ausgebildet sind.
Die Seiten und die Oberseite der Gate-Elektrode 108 sind mit einem Isolierfilm 118 bedeckt, während ferner auf der Gate-Elektrode 108 über den Isolierfilm 118 ein Silikatglasfilm 119 ausgebildet ist und auf einem Teil des Silikatglasfilms 119 ein CVD-Oxidfilm 120 ausgebildet ist.
Außerdem ist zwischen den Gate-Gräben 70 und 70 ein Emitter-Graben 80 ausgebildet, der durch das P-Basis-Gebiet 104 von der Oberfläche des P-Basis-Gebiets 104, an der das N⁺-Emitter-Gebiet 105 nicht ausgebildet ist, die N^–-Schicht 101 erreicht. Der Emitter-Graben 80 enthält einen Emitter-Isolierfilm 80b und eine Emitter-Grabenelektrode 80c, die in einem Emitter-Graben 80a ausgebildet sind.
Auf einem Teil des N⁺-Emitter-Gebiets 105 und des P-Basis-Gebiets 104 ist eine Emitter-Elektrode 110 in der Weise ausgebildet, daß sie über ein in dem Silikatglasfilm 119 ausgebildetes Kontaktloch 50 elektrisch mit einem Teil der Emitter-Grabenelektrode 80c verbunden ist, während auf einer Rückseite des P⁺-Substrats 103 eine Kollektor-Elektrode 111 ausgebildet ist.
Eine solche erste verbesserte Struktur unterscheidet sich von dem in 27 gezeigten TIGBT dadurch, daß zwischen den Gate-Gräben 70 und 70 der Emitter-Graben 80 vorgesehen ist. Durch Einstellen eines Grabenzwischenraums zwischen den Gate-Gräben 70 und 70, die nahezu genauso wie die in 27 gezeigten Gate-Elektroden des TIGBTs als Gate-Elektroden wirken, kann bei dieser Struktur eine Gate-Kapazität gleich der des in 27 gezeigten TIGBTs sein.
Ferner ist bei der ersten verbesserten Struktur zwischen den Gate-Gräben 70 und 70 der Emitter-Graben 80 ausgebildet. Somit beträgt ein Grabenzwischenraum dx (eine Restbreite aus Silicium) zwischen dem Gate-Graben 70 und dem Emitter-Graben 80, die aneinander angrenzen, 0,2 µm. Somit ist eine Technik offenbart worden, die in der momentanen Herstellungstechnologie sehr schwer zu realisieren ist.
32 ist eine Schnittansicht einer zweiten verbesserten Struktur des TIGBTs. Wie in 32 gezeigt ist, sind zwischen den Gate-Gräben 70 und 70 mehrere Emitter-Gräben 80 ausgebildet. In dem Emitter-Graben 80 ist in dem Emitter-Isolierfilm 80b die Emitter-Grabenelektrode 80c ausgebildet.
Über der gesamten Oberfläche des P-Basis-Gebiets 104 ist zwischen den Emittergräben 80 und 80 ein Silikatglasfilm 110A ausgebildet. Über der gesamten Oberfläche ist eine Emitter-Elektrode 110 ausgebildet, die direkt auf einem Teil einer N⁺-Emitterschicht 105, auf dem an den Gate-Graben 70 angrenzenden P-Basis-Gebiet 104 und auf der Emitter-Grabenelektrode 80c ausgebildet ist. Die anderen Strukturen sind die gleichen wie in der in 31 gezeigten ersten verbesserten Struktur.
In der zweiten verbesserten Struktur sind zwischen den Gate-Gräben 70 und 70 die Emitter-Gräben 80 vorgesehen, so daß ein Grabenzwischenraum zwischen den Gate-Gräben 70 und 70 erhöht werden kann. Folglich kann eine Gate-Kapazität erhöht werden.
Allerdings erreichen ein von der Kollektor-Elektrode 111 in das P⁺-Substrat 103 injizierte Löcher das elektrisch mit der Emitter-Elektrode 110 verbundene P-Basis-Gebiet 104, d. h. die Emitter-Elektrode 110, lediglich über das an den Gate-Graben 70 angrenzende P-Basis-Gebiet 104.
Aus diesem Grund wird eine Kollektor-Sättigungsspannung VCE (sat) anders als bei der in 27 gezeigten Struktur des TIGBTs, in dem das P-Basis-Gebiet 35 fast über die gesamte Oberfläche ausgedehnt ist, während die Löcher in dem P-Basis-Gebiet 104 gespeichert werden kann, das nicht elektrisch mit der Emitter-Elektrode 110 verbunden ist, nicht einfach erhöht, d. h. ein unter dem P-Basis-Gebiet 104 zwischen den Emitter-Gräben 80 und 80 vorgesehener Abschnitt kann verringert werden. Folglich kann die Spannung im eingeschalteten Zustand verringert werden.
Die Anwesenheit des P-Basis-Gebiets 104, das nicht elektrisch mit der Emitter-Elektrode 110 verbunden ist, schafft die folgenden Probleme. In einem Prozeß im ausgeschalteten Zustand des IGBTs sollen die Löcher die Emitter-Elektrode 110 erreichen. Ein großer Teil des P-Basis-Gebiets 104 ist aber nicht elektrisch mit der Emitter-Elektrode 110 verbunden. Somit können die Löcher nicht ausreichend die Emitter-Elektrode 110 erreichen. Somit gibt es ein Problem, daß eine Operation im ausgeschalteten Zustand des IGBTs nachteilig beeinflußt wird.
Außerdem gehen in dem Prozeß im ausgeschalteten Zustand die Löcher, die die Emitter-Elektrode 110 erreichen, durch das P-Basis-Gebiet 104, das elektrisch mit der Emitter-Elektrode 110 verbunden ist. Somit gibt es ein Problem, daß der parasitäre BIP-Transistor leichter als in dem in 27 gezeigten TIGBT betätigt werden kann.
Aus der nachveröffentlichten EP 1 353 385 A mit älterem Zeitrang ist eine Halbleitervorrichtung mit einer ersten Halbleiterschicht, einer zweiten Halbleiterschicht, einer dritten Halbleiterschicht und einer vierten Halbleiterschicht bekannt. Ein erster Graben und ein zweiter Graben sind die vierte Halbleiterschicht durchdringend gebildet. Ein erstes Halbleitergebiet ist angrenzend an den ersten Graben gebildet. Eine Steuerelektrode ist durch einen ersten Isolierfilm in dem ersten Graben vergraben. Der zweite Graben weist einen zweiten Isolierfilm und einen leitenden Bereich auf. Eine erste Hauptelektrode ist auf einer Barrierenmetallschicht elektrisch in Kontakt mit dem ersten Halbleiterbereich gebildet. Eine zweite Hauptelektrode ist auf der zweiten Hauptoberfläche des Substrates gebildet.
Aus der DE 696 29 069 T2 ist eine ähnliche Halbleitervorrichtung zu entnehmen, bei der ein erster Graben aber kein zweiter Graben vorgesehen sind.
Aus der DE 196 51 108 C2 ist eine ähnliche Halbleitervorrichtung zu entnehmen, bei der neben einem ersten Graben ein zweiter Graben vorgesehen ist.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleitervorrichtung, in der ein Steigen einer Gate-Kapazität minimiert werden kann, ohne daß sich dies nachteilig auf eine Betriebscharakteristik auswirkt, und die somit die obenerwähnten Nachteile nicht besitzt, sowie ein Verfahren zur Herstellung der Halbleitervorrichtung zu schaffen.
Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halbleitervorrichtung nach Anspruch 1 bzw. durch ein Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 10. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Wie oben beschrieben wurde, sind der erste Graben, in dem die Steuerelektrode vorgesehen ist, und wenigstens ein zweiter Graben, zusammen ausgebildet worden. Somit kann eine mit der Steuerelektrode verknüpfte Kapazität verringert werden.
In diesem Fall ist der Abstand zwischen dem ersten Graben und wenigstens einem zweiten Graben in der Weise eingestellt, daß eine ausreichende Durchbruchsspannung aufrechterhalten werden kann. Folglich kann außerdem eine Verringerung der Durchbruchsspannung ausreichend verhindert werden. Außerdem kann durch die Anwesenheit der dritten Halbleiterschicht das Steigen einer Spannung im eingeschalteten Zustand ausreichend verhindert werden.
Außerdem ist die erste Hauptelektrode fast über der gesamten Oberfläche der vierten Halbleiterschicht ausgebildet. Somit kann veranlaßt werden, daß ein Ladungsträger gut zwischen der vierten Halbleiterschicht und der ersten Hauptelektrode fließt, so daß eine Betriebscharakteristik verbessert werden kann.
Im Ergebnis kann die Halbleitervorrichtung ein Steigen der mit der Steuerelektrode verknüpften Kapazität minimieren, ohne daß sich dies nachteilig auf die Betriebscharakteristik einschließlich der Spannung im eingeschalteten Zustand, der Durchbruchsspannung und dergleichen auswirkt.
Gemäß Anspruch 2 ist der Abstand zwischen dem ersten Graben und wenigstens einem zweiten Graben auf 5 µm oder weniger eingestellt. Folglich kann eine ausreichende Durchbruchsspannung aufrechterhalten werden.
Erfindungsgemäß ist die erste Hauptelektrode direkt auf dem zweiten Teilgebiet ausgebildet, so daß sie die elektrische Verbindung mit dem ersten Halbleitergebiet herstellt. Somit kann wirksam verhindert werden, daß ein parasitärer Bipolartransistor, der das erste Halbleitergebiet, die vierte Halbleiterschicht und die dritte Halbleiterschicht umfaßt, betätigt wird.
Erfindungsgemäß ist die erste Hauptelektrode ferner direkt auf dem dritten Teilgebiet ausgebildet, um die elektrische Verbindung herzustellen. Folglich kann ein Kontaktwiderstand der ersten Hauptelektrode und des ersten Halbleitergebiets weiter verringert werden.
Gemäß Anspruch 3 sind in der Nähe wenigstens eines zweiten Grabens mehrere dritte Teilgebiete ausgebildet. Somit kann die Verhinderung des Betätigens des parasitären Bipolartransistors mit der Verringerung des Kontaktwiderstands ins Gleichgewicht gebracht werden.
Gemäß Anspruch 4 kann der Kontaktwiderstand zwischen der vierten Halbleiterschicht und der ersten Hauptelektrode da durch verringert werden, daß das zweite Halbleitergebiet eine höhere Konzentration der Störstellen des ersten Leitungstyps als die vierte Halbleiterschicht hat. Somit kann der Betrieb des parasitären Bipolartransistors unterdrückt werden.
Gemäß Anspruch 5 ist die Konzentration der Störstellen des ersten Leitungstyps in dem zweiten Halbleitergebiet höher als die Konzentration der Störstellen des zweiten Leitungstyps in dem ersten Halbleitergebiet eingestellt. Somit kann der Diffusionsgrad während der Ausbildung des ersten Halbleitergebiets unterdrückt werden. Folglich kann die Vorrichtung klein hergestellt werden.
Gemäß Anspruch 6 sind statt des ersten Grabens mehrere zweite Gräben angeordnet. Somit ist die Anordnung wiederholt ausgebildet, so daß die mehreren zweiten Gräben zwischen zwei ersten Gräben vorgesehen sein können. Somit kann ein Entwurfsgrenzwert in bezug auf den Abstand zwischen den ersten Gräben erhöht werden.
Gemäß Anspruch 7 sind der erste Graben und wenigstens ein zweiter Graben so eingestellt, daß sie die gleiche Tiefe besitzen. Folglich kann ein Entwurfsgrenzwert in bezug auf die Durchbruchsspannung erhöht werden.
Gemäß Anspruch 8 sind der erste Graben und wenigstens ein zweiter Graben so eingestellt, daß sie gleiche Breite haben. Wenn der erste Graben und wenigstens ein zweiter Graben gleichzeitig ausgebildet werden sollen, können sie somit leicht mit gleichen Tiefen ausgebildet werden.
Auf der Innenwand wenigstens eines zweiten Grabens ist der zweite Isolierfilm ausgebildet. Wenn der erste und der zweite Isolierfilm gleichzeitig ausgebildet werden, kann somit der erste und der zweite Isolierfilm effizient auf den Innenwänden des ersten Grabens bzw. des wenigstens einen zweiten Grabens ausgebildet werden.
Das leitende Gebiet ist durch den zweiten Isolierfilm in wenigstens einem zweiten Graben weiter vergraben. Wenn die Steuerelektrode und das leitende Gebiet gleichzeitig aus dem gleichen Material ausgebildet werden, können somit die Steuerelektrode und das leitende Gebiet effizient in dem ersten Graben bzw. in dem wenigstens einen zweiten Graben ausgebildet werden.
Die erste Hauptelektrode ist direkt auf dem leitenden Gebiet ausgebildet. Somit braucht kein Grenzwert an das Elektrodengebiet, den Isolierfilm in dessen Nähe und dergleichen betrachtet zu werden. Folglich kann der Abstand zwischen dem ersten Graben und dem wenigstens einen zweiten Graben verringert werden.
Gemäß Anspruch 9 kann die zweite Halbleiterschicht durch die Anwesenheit der sechsten Halbleiterschicht mit der höheren Konzentration von Störstellen des zweiten Leitungstyps als die zweite Halbleiterschicht mit kleiner Dicke ausgebildet sein. Folglich kann eine Betriebscharakteristik verbessert werden und somit etwa eine Spannung im eingeschalteten Zustand verringert werden.
In der mit dem Verfahren zur Herstellung einer Halbleitervorrichtung hergestellten Halbleitervorrichtung werden der Graben mit der darin vorgesehenen Steuerelektrode und wenigstens ein zweiter Graben ohne darin vorgesehene Steuerelektrode zusammen ausgebildet. Somit kann eine mit der Steuerelektrode verknüpfte Kapazität verringert werden.
In diesem Fall werden die Schritte (e) und (h) in der Weise ausgeführt, daß der Abstand zwischen dem ersten Graben und wenigstens einem zweiten Graben eine ausreichende Durchbruchsspannung aufrechterhalten kann. Folglich kann eine Verringerung der Durchbruchsspannung ausreichend verhindert werden. Außerdem kann durch die Anwesenheit der im Schritt (b) ausgebildeten dritten Halbleiterschicht das Steigen einer Spannung im eingeschalteten Zustand ausreichend verhindert werden.
Im Schritt (k) wird außerdem die erste Hauptelektrode fast über der gesamten Oberfläche der vierten Halbleiterschicht ausgebildet. Somit kann veranlaßt werden, daß ein Ladungsträger zwischen der vierten Halbleiterleiterschicht und der ersten Hauptelektrode gut fließt, so daß eine Betriebscharakteristik verbessert werden kann.
Im Ergebnis kann in dem Verfahren zur Herstellung einer Halbleitervorrichtung eine Halbleitervorrichtung hergestellt werden, bei der ein Steigen der mit der Steuerelektrode verknüpften Kapazität minimiert wird, ohne daß sich dies nachteilig auf die Betriebscharakteristik einschließlich der Spannung im eingeschalteten Zustand, der Durchbruchsspannung und dergleichen auswirkt.
In der mit dem Verfahren gemäß Anspruch 13 hergestellten Halbleitervorrichtung wird der Abstand zwischen dem ersten Graben und wenigstens einem zweiten Graben auf 5 µm oder weniger eingestellt. Folglich kann eine Durchbruchsspannung aufrechterhalten werden.
Im Schritt (k) wird die erste Hauptelektrode direkt auf dem zweiten Teilgebiet ausgebildet, um die elektrische Verbindung der ersten Hauptelektrode und des ersten Halbleitergebiets herzustellen. Somit kann durch die Anwesenheit des zweiten Teilgebiets des ersten Halbleitergebiets das Betätigen eines parasitären Bipolartransistors, der das erste Halbleitergebiet, die vierte Halbleiterschicht und die dritte Halbleiterschicht umfaßt, wirksam verhindert werden.
Gemäß Anspruch 12 wird an der Oberfläche der vierten Halbleiterschicht im Schritt (m) das zweite Halbleitergebiet des ersten Leitungstyps ausgebildet, das eine höhere Konzentration der Störstellen des ersten Leitungstyps als die vierte Halbleiterschicht hat.
Dementsprechend kann durch das zweite Halbleitergebiet ein Kontaktwiderstand zwischen der vierten Halbleiterschicht und der ersten Hauptelektrode verringert werden. Folglich kann der Betrieb des parasitären Bipolartransistors unterdrückt werden.
Gemäß Anspruch 13 werden die Schritte (e) und (h) gleichzeitig ausgeführt. Folglich können der erste Graben und wenigstens ein zweiter Graben effizient ausgebildet werden.
Erfindungsgemäß werden die Schritte (f) und (i) gleichzeitig ausgeführt. Folglich können der erste und der zweite Isolierfilm an den Innenwänden des ersten Grabens und des wenigstens einen zweiten Grabens effizient ausgebildet werden.
Erfindungsgemäß werden die Schritte (g) und (j) gleichzeitig ausgeführt. Folglich können die Steuerelektrode und das leitende Gebiet in dem ersten Graben und in dem wenigstens einen zweiten Graben effizient ausgebildet werden.
Gemäß Anspruch 14 wird die zweite Halbleiterschicht im Schritt (a-2) durch Epitaxie ausgebildet. Somit kann die zweite Halbleiterschicht mit guter Steuerbarkeit der Konzentration der Störstellen und einer Filmdicke ausgebildet werden.
Gemäß Anspruch 15 werden die Störstellen des ersten Leitungstyps im Schritt (a-2) von der Rückseite der zweiten Halbleiterschicht implantiert, um die erste Halbleiterschicht auszubilden. Somit kann die Halbleitervorrichtung verhältnismäßig kostengünstig hergestellt werden.
Weitere Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:
1 eine Schnittansicht einer Struktur eines CSTBTs gemäß einer ersten Ausführungsform, die nicht die Er findung darstellt;
2 eine Schnittansicht einer weiteren Ausführungsart des CSTBTs gemäß der ersten Ausführungsform;
3 eine Draufsicht einer ersten Ausführungsart eines CSTBTs gemäß einer zweiten Ausführungsform, die nicht die Erfindung darstellt;
4 eine Schnittansicht längs der Linie A-A in 3;
5 eine Schnittansicht längs der Linie B-B in 3;
6 eine Draufsicht einer zweiten Ausführungsart des CSTBTs gemäß der zweiten Ausführungsform, die die Erfindung darstellt;
7 eine Schnittansicht längs der Linie A-A in 6;
8 eine Schnittansicht längs der Linie B-B in 6;
9 eine Draufsicht einer dritten Ausführungsart des CSTBTs gemäß der zweiten Ausführungsform, die die Erfindung darstellt;
10 eine Schnittansicht einer Struktur einer ersten Ausführungsart eines CSTBTs gemäß einer dritten Ausführungsform, die nicht die Erfindung darstellt;
11 eine Schnittansicht einer Struktur einer zweiten Ausführungsart gemäß der dritten Ausführungsform;
12–20 Schnittansichten eines Verfahrens zur Herstellung eines CSTBTs gemäß einer vierten Ausführungsform, die teilweise die Erfindung darstellt;
21–23 Schnittansichten eines Verfahrens zur Herstellung eines CSTBTs gemäß einer fünften Ausführungsform, die teilweise die Erfindung darstellt;
24–26 Schnittansichten eines Verfahrens zur Herstellung eines CSTBTs gemäß einer sechsten Ausführungsform, die teilweise die Erfindung darstellt;
27 die bereits erwähnte Schnittansicht eines herkömmlichen TIGBTs;
28 die bereits erwähnte Schnittansicht einer Struktur eines herkömmlichen CSTBTs;
29 den bereits erwähnten Graphen einer Beziehung zwi schen einem Grabenzwischenraum und einer Spannung im eingeschalteten Zustand sowohl in einem TIGBT als auch in einem CSTBT;
30 den bereits erwähnten Graphen einer Beziehung zwischen dem Grabenzwischenraum und einer Durchbruchsspannung sowohl in dem TIGBT als auch in dem CSTBT;
31 die bereits erwähnte Schnittansicht einer ersten verbesserten Struktur des TIGBTs; und
32 die bereits erwähnte Schnittansicht einer zweiten verbesserten Struktur des TIGBTs.
Erste Ausführungsform
(Grundausführungsart)
1 ist eine Schnittansicht einer Struktur eines CSTBTs gemäß einer ersten Ausführungsform ungleich der Erfindung. Wie in 1 gezeigt ist, ist auf einem P⁺-Substrat 1 eine N⁺-Pufferschicht 2 ausgebildet, während auf der N⁺-Pufferschicht 2 eine N^–-Schicht 3 ausgebildet ist.
Auf der N^–-Schicht 3 ist über eine N-Schicht 4 selektiv eine P-Basis-Schicht 5 ausgebildet, während außerdem an einer Oberfläche der P-Basis-Schicht 5 selektiv ein N⁺-Emitter-Gebiet 6 ausgebildet ist. Die P-Basis-Schicht 5 kann durch Diffusion von P-Störstellen ausgebildet sein, während das N⁺-Emitter-Gebiet 6 durch Diffusion von N-Störstellen mit hoher Konzentration ausgebildet sein kann.
Es ist ein erster Graben 7 ausgebildet, der angrenzend an das N⁺-Emitter-Gebiet 6 durch das P-Basis-Gebiet 5 und die N- Schicht 4 den oberen Schichtabschnitt der N^–-Schicht 3 erreicht, wobei in dem ersten Graben 7 durch einen Gate-Isolierfilm 8 eine Gate-Elektrode 9 ausgebildet ist. Die Gate-Elektrode 9 ist aus Polysilicium ausgebildet. Ein Gebiet der P-Basis-Schicht 5, das über den Gate-Isolierfilm 8 der Gate-Elektrode 9 gegenüberliegt, ist als Kanalgebiet definiert.
Zwischen den ersten Gräben 7 und 7 sind eine vorgegebene Anzahl (in 1 zwei) zweiter Gräben 11 ausgebildet. Der zweite Graben 11 ist in der Weise ausgebildet, daß er durch die P-Basis-Schicht 5 und die N-Schicht 4 den oberen Schichtabschnitt der N^–-Schicht 3 erreicht, während in dem zweiten Graben 11 über einen Isolierfilm 14 ein Polysiliciumgebiet 15 ausgebildet ist. Der zweite Graben 11 unterscheidet sich von dem ersten Graben 7 dadurch, daß das N⁺-Emitter-Gebiet 6 in einem angrenzenden Gebiet nicht ausgebildet ist und daß die Gate-Elektrode 9 darin nicht ausgebildet ist.
Ein Grabenzwischenraum zwischen dem ersten Graben 7 und dem zweiten Graben 11, die aneinander angrenzen (und voneinander entfernt sind), ist in der Weise eingestellt, daß er nahezu gleich dem Grabenzwischenraum zwischen den mit Bezug auf die 27 und 28 beschriebenen Gräben 37 und 37 ist. Genauer ist der Grabenzwischenraum auf einen Abstand eingestellt, daß eine Durchbruchsspannung nicht sinkt.
Über einem großen Teil einer Oberfläche des N⁺-Emitter-Gebiets 6 und des Gate-Isolierfilms 8 ist ein Zwischenschicht-Isolierfilm 10 ausgebildet, über einem Teil der Oberfläche des N⁺-Emitter-Gebiets 6 (einem Abschnitt ausschließlich des großen Teils) und auf den Oberflächen der P-Basis-Schicht 5 und des zweiten Grabens 11 (des Isolierfilms 14 und des Polysiliciumgebiets 15) ist eine Emitter-Diode 12 ausgebildet, und auf der Rückseite des P⁺-Substrats 1 ist eine Kollektor-Elektrode 13 ausgebildet.
Genauer ist die Kollektor-Diode 13 direkt nahezu auf der gesamten Oberfläche der P-Basis-Schicht 5 ausgebildet. Nahezu die gesamte Oberfläche der P-Basis-Schicht 5 umfaßt die Oberfläche der P-Basis-Schicht 5 zwischen dem ersten Graben 7 und dem zweiten Graben 11 und außerdem eine Oberfläche des ersten Grabens 7 zwischen den zweiten Gräben 11 und 11.
Wenn in der ersten Ausführungsform mit einer solchen Struktur zwischen der Emitter-Elektrode 12 und der Kollektor-Elektrode 13 eine vorgegebene Kollektor-Spannung VCE eingestellt ist, während zwischen der Emitter-Elektrode 12 und der Gate-Elektrode 9 eine vorgegebene Gate-Spannung VGE angelegt wird, die einen eingeschalteten Zustand schafft, wird ein Kanalgebiet in dem P-Basis-Gebiet 5 invertiert, so daß es einen N-Typ hat, wobei ein Kanal ausgebildet wird.
Von der Emitter-Elektrode 12 werden über den Kanal Elektronen in die N^–-Schicht 3 injiziert. Durch die auf diese Weise injizierten Elektronen wird zwischen dem P⁺-Substrat 1 und der N^–-Schicht 3 (der N⁺-Pufferschicht 2) eine Durchlaßspannung angelegt, wobei von dem P⁺-Substrat 1 Löcher injiziert werden, während ein Widerstandswert der N^–-Schicht 3 beträchtlich verringert und eine Stromkapazität des IGBTs erhöht wird. Somit kann bei dem IGBT den Widerstandswert der N^–-Schicht 3 durch Injektion der Löcher aus dem P⁺-Substrat 1 verringert werden.
Außerdem ist in der ersten Ausführungsform für den CSTBT unter der P-Basis-Schicht 5 die N-Schicht 4 vorgesehen, so daß verhindert werden kann, daß die von dem P⁺-Substrat 1 ausgesendeten Löcher die Emitter-Elektrode 12 erreichen. Folglich werden die Löcher unter der P-Basis-Schicht 5 gespeichert, so daß eine Spannung im eingeschalteten Zustand stärker als in dem in 27 gezeigten TIGBT gesenkt werden kann.
Nachfolgend wird eine Operation des IGBTs aus einem eingeschalteten Zustand in einen ausgeschalteten Zustand beschrieben. Die in dem eingeschalteten Zustand zwischen der Emitter-Elektrode 12 und der Gate-Elektrode 9 angelegte Gate-Spannung VGE wird in den ausgeschalteten Zustand geändert, so daß "0" oder eine Sperrspannung angelegt wird.
Folglich wird das auf den N-Typ invertierte Kanalgebiet in den P-Typ zurückversetzt, so daß die Injektion der Elektronen aus der Emitter-Elektrode 12 ebenfalls angehalten wird. Durch das Anhalten der Injektion der Elektronen wird die Injektion der Löcher aus dem P⁺-Substrat 1 ebenfalls angehalten. Daraufhin gehen die Elektronen und die Löcher, die in der N^–-Schicht 3 (N⁺-Pufferschicht 2) gespeichert sind, über die Kollektor-Elektrode 13 bzw. über die Emitter-Elektrode 12 oder werden miteinander rekombiniert oder vernichtet. Außerdem wird im Fall des CSTBTs ungeachtet der Anwesenheit der N-Schicht 4 eine Verarmungsschicht ausgebildet. Somit kann die gleiche Charakteristik im ausgeschalteten Zustand wie in dem TIGBT erhalten werden.
Zu diesem Zeitpunkt ist nahezu auf der gesamten Oberfläche der P-Basis-Schicht 5 die Emitter-Elektrode 12 ausgebildet. Somit kann die Charakteristik einer Operation im ausgeschalteten Zustand, in der die Löcher während der Operation im ausgeschalteten Zustand ausreichend in die Emitter-Elektrode 12 entnommen wird, verbessert werden.
Im Vergleich zu dem herkömmlichen TIGBT und dem herkömmlichen CSTBT mit den in den 27 und 28 gezeigten Strukturen ist für drei erste Gräben 7 (die Anzahl der ersten Gräben 7 und der zweiten Gräben 11) eine Gate-Elektrode 9 ausgebildet. Somit kann eine Schaltoperation mit einer Gate-Kapazität von 1/3 schneller ausgeführt werden.
Außerdem ist zwischen den ersten Gräben 7 und 7 der zweite Graben 11 vorgesehen. Folglich ist der Grabenzwischenraum t0 zwischen dem ersten Graben 7 und dem zweiten Graben 11, die aneinander angrenzen, gleich dem herkömmlichen. Somit gibt es keine Möglichkeit, eine Durchbruchsspannung zu senken. Selbst wenn im Fall des CSTBTs ein Grabenzwischenraum zwischen den P-Basis-Schichten 5 (der angrenzend an den ersten Graben 7 ausgebildeten P-Basis-Schicht 5), der zu einer tatsächlichen Operation beiträgt, vergrößert wird, wird außerdem eine Spannung im eingeschalteten Zustand weniger als in dem TIGBT erhöht. Mit einer dreifachen Zellengröße wie in der vorliegenden Ausführungsform kann die Spannung im eingeschalteten Zustand stärker als in dem herkömmlichen TIGBT verringert werden.
Anhand der in den 29 und 30 gezeigten Simulationsergebnisse werden die Wirkungen des CSTBTs gemäß der vorliegenden Ausführungsform betrachtet. Gemäß den 29 und 30 besitzt der CSTBT eine Struktur, bei der die Durchbruchsspannung nicht sinkt, wenn in dem herkömmlichen TIGBT eine N-Schicht mit einer Zellengröße von 4 µm ausgebildet wird. Somit sinkt die Durchbruchsspannung schnell, wenn der Grabenzwischenraum 3 µm oder mehr beträgt.
Der Grabenzwischenraum wird durch eine W/P-Vorschrift (Waferprozeßvorschrift) bestimmt und unter den gegenwärtigen Umständen vorzugsweise auf 5 µm oder weniger eingestellt. In diesem Fall kann ein CSTBT mit einer Kombinationsstruktur des Grabens und der N-Schicht 4 erhalten werden, der durch Einstellen der Anzahl der auszubildenden Gräben (des ersten Grabens 7 und des zweiten Grabens 11) und des Grabenzwischenraums zwischen den aneinander angrenzenden Gräben für den tatsächlichen Gebrauch am besten geeignet ist.
Dadurch, daß die Ausbildungsbreiten des ersten Grabens 7 und des zweiten Grabens 11 gleich zueinander eingestellt werden, können außerdem leicht während der Herstellung Ausbildungsbreiten der Gräben veranlaßt werden, die gleich zueinander sind. Falls die Ausbildungstiefen der Gräben stark voneinander verschieden sind, könnte eine Durchbruchsspannung durch einen Ausbildungszwischenraum zwischen den Gräben mit größeren Ausbildungstiefen bestimmt sein, was unerwünscht ist. Dadurch, daß die Ausbildungstiefen des ersten Grabens 7 und des zweiten Grabens 11 gleich eingestellt werden, kann ein Entwurfsgrenzwert in bezug auf die Durchbruchsspannung erhöht werden.
Außerdem kann die Emitterelektrode 12 ohne Ausbildung eines Zwischenschicht-Isolierfilms direkt auf dem zweiten Graben 11 (dem Isolierfilm 14 und dem Polysiliciumgebiet 15) ausgebildet werden. Somit braucht kein Grenzwert bei dem Zwischenschicht-Isolierfilm betrachtet zu werden. Entsprechend kann der Grabenzwischenraum zwischen dem ersten Graben 7 und dem zweiten Graben 11 verringert werden.
(Weitere Ausführungsart)
2 ist eine Schnittansicht einer weiteren Ausführungsart des CSTBTs gemäß der ersten Ausführungsform. Wie in 2 gezeigt ist, ist die N⁺-Schicht 2 weggelassen, so daß eine Dicke der N^–-Schicht 3 erhöht ist. In dieser Ausführungsart kann der CSTBT unter Verwendung der N^–-Schicht 3 als Herstellungsanfangsschicht hergestellt werden, so daß, wie unten ausführlich beschrieben wird, die Herstellungskosten gesenkt werden können.
Zweite Ausführungsform
(Erste Ausführungsart)
3 ist eine Draufsicht einer ersten Ausführungsart eines CSTBTs gemäß einer zweiten Ausführungsform, die nicht die Erfindung darstellt. 4 ist eine Schnittansicht längs der Linie A-A in 3, während 5 eine Schnittansicht längs der Linie B-B in 3 ist.
Wie in 3 gezeigt ist, verläuft ein erster Graben 7 (ein Gate-Isolierfilm 8 und eine Gate-Elektrode 9) in Längsrichtung (in einer Ebene gesehen). Ähnlich verlaufen in Längsrichtung zwischen den ersten Gräben 7 und 7 zwei zweite Gräben 11 (ein Isolierfilm 14 und ein Polysiliciumgebiet 15).
Ein N⁺-Emitter-Gebiet 6 besitzt ein angrenzend an den ersten Graben 7 auszubildendes Gebiet (ein erstes Teilgebiet) und mehrere Emitter-Erweiterungsgebiete 6a (zweite Teilgebiete), die senkrecht zur Richtung der Ausbildung des ersten Grabens 7 zu dem angrenzend an den ersten Graben 7 vorgesehenen zweiten Graben 11 verlaufen.
Wie in diesen Figuren gezeigt ist, ist das N⁺-Emitter-Gebiet 6 mit Ausnahme eines Teils des Emitter-Erweiterungsgebiets 6a vollständig mit einem Zwischenschicht-Isolierfilm 19 bedeckt, während, wie in 5 gezeigt ist, eine Emitter-Elektrode 12 direkt lediglich auf einem Teil des Emitter-Erweiterungsgebiets 6a ausgebildet ist. Folglich ist das N⁺-Emitter-Gebiet 6 elektrisch mit der Emitter-Elektrode 12 verbunden. Da die anderen Strukturen die gleichen wie in der in 1 gezeigten Grundstruktur gemäß der ersten Ausführungsform sind, wird die Beschreibung weggelassen.
Gemäß der ersten Ausführungsart der zweiten Ausführungsform gelangen ein Teil des Emitter-Erweiterungsgebiets 6a und der Emitter-Elektrode 12 in Kontakt zueinander, so daß das N⁺-Emitter-Gebiet 6 und die Emitter-Elektrode 12 elektrisch miteinander verbunden sind. Somit kann ein Betrieb eines parasi tären BIP-Transistor unterdrückt werden.
Es wird eine Operation eines CSTBTs betrachtet. Falls von der Emitter-Elektrode 12 ein Elektronenstrom fließt, fließt ein Emitter-Strom in Richtung einer Ebene längs des ersten Grabens 7 von einem Teil des in Kontakt mit der Emitter-Elektrode 12 vorgesehenen Emitter-Erweiterungsgebiets 6a, der daraufhin über das N⁺-Emitter-Gebiet 6 in der Nähe des ersten Grabens 7 geleitet wird. Folglich wird in dem N⁺-Emitter-Gebiet 6 über den Emitter-Strom ein Spannungsabfall erzeugt.
Der Spannungsabfall in dem N⁺-Emitter-Gebiet 6 steigt mit dem darin fließenden Strom. Genauer wird in einem Gebiet in dem N⁺-Emitter-Gebiet 6, in dem ein starker Strom fließt, eine hohe Spannung erzeugt, die den in dem N⁺-Emitter-Gebiet 6 fließenden Strom steuert. Durch diesen Mechanismus wird der in dem gesamten CSTBT fließende Emitter-Strom gleichförmig, wobei der starke Strom nur schwer fließt, so daß ein Betrieb des parasitären BIP-Transistors im eingeschalteten Zustand unterdrückt werden kann.
Andererseits werden in der in 1 gezeigten Grundstruktur gemäß der ersten Ausführungsform die Gebiete, in denen die Gate-Elektrode 9 und das N⁺-Emitter-Gebiet 6 ausgebildet werden sollen, stärker als in den in den 27 und 28 gezeigten herkömmlichen TIGBTs und CSTBTs verringert. Somit kann der obenerwähnte Mechanismus nur schwer effizient arbeiten, während der Emitter-Strom leicht ungleichförmig wird.
Im Vergleich zum Vorstehenden ist die Emitter-Elektrode 12 in der ersten Ausführungsart der zweiten Ausführungsform direkt auf einem Teil des Emitter-Erweiterungsgebiets 6a ausgebildet, so daß ein Emitter-Strompfad in Richtung der Ebene ausgebildet werden kann. Folglich kann der Emitter-Strom leicht gleichförmig fließen. Somit kann der obenerwähnte Mechanismus im Vergleich zur ersten Ausführungsform wirksam arbeiten. Somit kann der Betrieb des parasitären BIP-Transistors im eingeschalteten Zustand wirksam unterdrückt werden.
(Zweite Ausführungsart)
6 ist eine Draufsicht einer zweiten Ausführungsart des CSTBTs gemäß der zweiten Ausführungsform, die die Erfindung darstellt. 7 ist eine Schnittansicht längs der Linie A-A in 6. Außerdem ist 8 eine Schnittansicht längs der Linie B-B in 6.
Wie in 6 gezeigt ist, besitzt ein N⁺-Emitter-Gebiet 6 ein Emitter-Erweiterungsgebiet 6b zu einem daran angrenzenden zweiten Graben 11, das mit einem Gebiet (einem zweiten Teilgebiet) versehen ist, das senkrecht zur Richtung der Ausbildung des ersten Grabens 7 verläuft, und das außerdem mit einem Gebiet (einem dritten Teilgebiet) versehen ist, das weiter von dem zweiten Teilgebiet ausgeht und angrenzend an den zweiten Graben 11 ausgebildet ist.
Wie in diesen Figuren gezeigt ist, ist ein Zwischenschicht-Isolierfilm 19 ausgebildet, der ein N⁺-Emitter-Gebiet 6 mit Ausnahme eines großen Teils des Emitter-Erweiterungsgebiets 6b vollständig bedeckt. Wie in 8 gezeigt ist, ist eine Emitter-Elektrode 12 direkt lediglich auf einem großen Teil des Emitter-Erweiterungsgebiets 6b ausgebildet, so daß das N⁺-Emitter-Gebiet 6 elektrisch mit der Emitter-Elektrode 12 verbunden sein kann. Da die anderen Strukturen die gleichen wie in der in den 3 bis 5 gezeigten ersten Ausführungsart sind, wird die Beschreibung weggelassen.
Das Emitter-Erweiterungsgebiet 6b gemäß der zweiten Ausführungsart unterscheidet sich von dem Emitter-Erweiterungsgebiet 6a gemäß der ersten Ausführungsart dadurch, daß ferner angrenzend an den zweiten Graben 11 das dritte Teilgebiet ausgebildet ist. Genauer kann das Emitter-Erweiterungsgebiet 6b eine größere Kontaktfläche zur elektrischen Verbindung mit der Emitter-Elektrode 12 als das Emitter-Erweiterungsgebiet 6a haben.
Im Ergebnis kann ein Kontaktwiderstand der Emitter-Elektrode 12 und des N⁺-Emitter-Gebiets 6 verringert werden. Somit kann bewirkt werden, daß eine Spannung im eingeschalteten Zustand verringert wird. Außerdem kann in dem Fall, daß die Spannung im eingeschalteten Zustand nicht verringert wird, eine Schwankung des Kontaktwiderstands der Emitter-Elektrode 12 und des N⁺-Emitter-Gebiets 6 unterdrückt werden. Außerdem kann der Mechanismus wirksamer als in der in 1 gezeigten ersten Ausführungsform arbeiten. Somit kann eine ausgezeichnete Unterdrückungsfunktion eines parasitären BIP-Transistors erhalten werden.
(Dritte Ausführungsart)
9 ist eine Draufsicht einer dritten Ausführungsart des CSTBTs gemäß der zweiten Ausführungsform, die die Erfindung darstellt. Ein Schnitt A-A in 9 ist der gleiche wie in 4, während ein Schnitt B-B in 9 mit Ausnahme dessen, daß das Emitter-Erweiterungsgebiet 6a durch ein Emitter-Erweiterungsgebiet 6c ersetzt ist, der gleiche wie in 5 ist und ein Schnitt C-C in 9 mit Ausnahme dessen, daß das Emitter-Erweiterungsgebiet 6b durch das Emitter-Erweiterungsgebiet 6c ersetzt ist, der gleiche wie in 7 ist.
Wie in 9 gezeigt ist, besitzt das N⁺-Emitter-Gebiet 6 mehrere Emitter-Erweiterungsgebiete 6c zu einem daran angrenzenden zweiten Graben 11, die mit einem senkrecht zur Richtung der Ausbildung des ersten Grabens 7 verlaufenden Gebiet (einem zweiten Teilgebiet) versehen sind, und ein Gebiet (ein drittes Teilgebiet), das in der Weise ausgebildet ist, daß es teilweise von dem an den zweiten Graben 11 angrenzenden zweiten Teilgebiet ausgeht.
In der dritten Ausführungsart ist ein Zwischenschicht-Isolierfilm 19 ausgebildet, der ein N⁺-Emitter-Gebiet 6 mit Ausnahme eines großen Teils des Emitter-Erweiterungsgebiets 6c vollständig bedeckt, während lediglich auf einem großen Teil der Emitter-Erweiterungsgebiete 6c eine Emitter-Elektrode 12 direkt ausgebildet ist. Da die anderen Strukturen die gleichen wie in der in den 3 bis 5 gezeigten ersten Ausführungsart sind, wird die Beschreibung weggelassen.
Das Emitter-Erweiterungsgebiet 6c gemäß der dritten Ausführungsart unterscheidet sich von dem Emitter-Erweiterungsgebiet 6a gemäß der ersten Ausführungsart dadurch, daß das Gebiet (dritte Teilgebiet) teilweise angrenzend an den zweiten Graben 11 ausgebildet ist. Genauer kann das Emitter-Erweiterungsgebiet 6c eine größere Kontaktfläche zur elektrischen Verbindung mit der Emitter-Elektrode 12 als das Emitter-Erweiterungsgebiet 6a haben. Folglich kann ein Kontaktwiderstand der Emitter-Elektrode 12 und des N⁺-Emitter-Gebiets 6 verringert werden.
Außerdem kann durch das Emitter-Erweiterungsgebiet 6c gemäß der dritten Ausführungsart das an den zweiten Graben 11 angrenzende Gebiet (dritte Teilgebiet) stärker verringert werden als durch das Emitter-Erweiterungsgebiet 6b gemäß der zweiten Ausführungsart. Folglich kann eine Kontaktfläche zur elektrischen Verbindung einer P-Basis-Schicht 5 und der Emitter-Elektrode 12 erhöht werden. Folglich kann veranlaßt werden, daß Löcher in die Emitter-Elektrode 12 fließen. Somit kann ein Vorteil erhalten werden, daß ein eingeschalteter Betrieb eines parasitären BIP-Transistors unterdrückt werden kann.
Genauer kann in der dritten Ausführungsart die Unterdrückung des Betriebs des parasitären BIP-Transistors mit der Verringerung des Kontaktwiderstands der Emitter-Elektrode 12 und des N⁺-Emitter-Gebiets 6 ins Gleichgewicht gebracht werden.
Die jeweiligen Strukturen gemäß der ersten bis dritten Ausführungsart sind in Anbetracht der Unterdrückung des Betriebs des parasitären BIP-Transistors und der Verringerung des Kontaktwiderstands der Emitter-Elektrode 12 und des N⁺-Emitter-Gebiets 6 optimiert. Folglich kann die für den tatsächlichen Gebrauch optimale Struktur des N⁺-Emitter-Gebiets 6 erhalten werden.
Dritte Ausführungsform
(Erste Ausführungsart)
10 ist eine Schnittansicht einer Struktur gemäß einer ersten Ausführungsart eines CSTBTs gemäß einer dritten Ausführungsform ungleich der Erfindung. Wie in 10 gezeigt ist, ist an einer Oberfläche einer P-Basis-Schicht 5 ein P⁺-Diffusionsgebiet 16 ausgebildet, das eine Kontaktfläche mit einer Emitter-Elektrode 12 bildet. Da die anderen Strukturen die gleichen wie in der in 1 gezeigten Grundstruktur gemäß der ersten Ausführungsform sind, wird die Beschreibung weggelassen.
Obgleich ein Grundbetrieb gemäß der ersten Ausführungsart der dritten Ausführungsform der gleiche wie in der ersten Ausführungsform ist, wird ein parasitärer BIP-Transistor auf die gleiche Weise wie in dem CSTBT gemäß der zweiten Ausführungsform schwerer als in dem CSTBT gemäß der ersten Ausführungsform betrieben.
Genauer ist das P⁺-Diffusionsgebiet 16 ausgebildet, so daß veranlaßt werden kann, daß über ein P⁺-Substrat 1 injizierte Löcher über das P⁺-Diffusionsgebiet 16 in die Emitter-Elektrode 12 fließen. Folglich kann ein Kontaktwiderstand zwischen der Emitter-Elektrode 12 und dem P⁺-Diffusionsgebiet 16 verringert werden. Somit kann der Betrieb des parasitären BIP-Transistors unterdrückt werden.
(Zweite Ausführungsart)
11 ist eine Schnittansicht einer Struktur gemäß einer zweiten Ausführungsart gemäß der dritten Ausführungsform. Wie in 11 gezeigt ist, ist an einer Oberfläche einer P-Basis-Schicht 5 ein P⁺-Diffusionsgebiet 17 ausgebildet, das mit einer Emitter-Elektrode 12 in Kontakt steht.
Eine Konzentration von P-Störstellen in dem P⁺-Diffusionsgebiet 17 ist höher als die der N-Störstellen in einem N⁺-Emitter-Gebiet 6 eingestellt. Somit kann verhindert werden, daß eine Fläche, in der das N⁺-Emitter-Gebiet 6 auszubilden ist, durch seitliche Diffusion des N⁺-Emitter-Gebiets 6 erhöht wird. Somit kann eine Vorrichtung klein hergestellt werden.
Im Ergebnis kann in der zweiten Ausführungsart ein Grabenzwischenraum zwischen aneinander angrenzenden Gräben (einem ersten Graben 7 und einem zweiten Graben 11) auf einen Grabenzwischenraum t2 eingestellt werden, der kleiner als der Grabenzwischenraum t1 gemäß der ersten Ausführungsform ist, wobei eine Zellengröße verringert und außerdem ein Entwurfsgrenzwert erhöht werden kann.
Vierte Ausführungsform
Die 12 bis 20 sind Schnittansichten eines Verfahrens zur Herstellung eines CSTBTs gemäß einer vierten Ausführungsform, die teilweise die Erfindung darstellt. Das Herstellungsverfahren gemäß der vierten Ausführungsform umfaßt die Schritte der Herstellung einer Struktur, die der des in 1 gezeigten CSTBTs entspricht.
Wie in 12 gezeigt ist, wird zuallererst ein Substrat 23 mit N-Silicium, das zu einer N^–-Schicht 3 wird, vorbereitet. Das Substrat 23 beinhaltet eine in 1 gezeigte Struktur mit dem P⁺-Substrat 1, der N⁺-Pufferschicht 2 und der N^–-Schicht 3. Zur zweckmäßigen Beschreibung ist nur ein der N^–-Schicht 3 entsprechendes Gebiet gezeigt.
Wie in 13 gezeigt ist, werden nachfolgend auf der gesamten Oberfläche des Substrats 23 N-Störstellen implantiert, die anschließend diffundieren und auf dem Substrat 23 eine N-Schicht 4 ausbilden.
Wie in 14 gezeigt ist, werden nachfolgend auf der gesamten Oberfläche der N-Schicht 4 P-Störstellen implantiert, die daraufhin diffundieren und auf der N-Schicht eine P-Basis-Schicht 5 ausbilden.
Wie in 15 gezeigt ist, werden nachfolgend von einer Oberfläche der P-Basis-Schicht 5 aus selektiv N-Störstellen implantiert, die daraufhin diffundieren, um ein N⁺-Emitter-Gebiet 6 auszubilden.
Wie in 16 gezeigt ist, wird daraufhin durch einen Mittelabschnitt des N⁺-Emitter-Gebiets 6, der P-Basis-Schicht 5 und der N-Schicht 4 bis zu einem oberen Schichtabschnitt des Substrats 23 ein erster Graben 7 ausgebildet, während durch die P-Basis-Schicht 5, in der das N⁺-Emitter-Gebiet 6 nicht ausgebildet ist, und die N-Schicht 4 ein zweiter Graben 11 vorgesehen ist. In diesem Fall werden der erste Graben 7 und der zweite Graben 11 angrenzend aneinander und voneinander getrennt mit gleichen Ausbildungsbreiten ausgebildet, so daß sie leicht mit gleichen Tiefen ausgebildet werden können. So mit können der erste Graben 7 und der zweite Graben 11 gleichzeitig ausgebildet werden, so daß die Herstellung effizient ausgeführt werden kann.
Wie in 17 gezeigt ist, wird daraufhin über der gesamten Oberfläche einschließlich der Innenwandflächen des ersten Grabens 7 und des zweiten Grabens 11 ein Isolierfilm 18 ausgebildet.
Wie in 18 gezeigt ist, wird nachfolgend über der gesamten Oberfläche Polysilicium als elektrischer Leiter vorgesehen und daraufhin geätzt. Folglich werden in dem ersten Graben 7 bzw. in dem zweiten Graben 11 gleichzeitig eine Gate-Elektrode 9 und ein Polysiliciumgebiet 15 ausgebildet. Somit werden die Gate-Elektrode 9 und das Polysiliciumgebiet 15 gleichzeitig aus dem gleichen Material ausgebildet. Folglich können die Gate-Elektrode 9 und das Polysiliciumgebiet 15 effizient ausgebildet werden.
Wie in 19 gezeigt ist, wird anschließend über der gesamten Oberfläche ein Isolierfilm ausgebildet, der selektiv geätzt wird, um lediglich auf einem großen Teil des ersten Grabens 7 und des N⁺-Emitter-Gebiets 6 einen Zwischenschicht-Isolierfilm 10 auszubilden.
In diesem Fall sind ein Gate-Isolierfilm 8 und ein Isolierfilm 14 fertiggestellt. In den in den 17 und 19 gezeigten Schritten werden somit der Gate-Isolierfilm 8 und der Isolierfilm 14 gleichzeitig ausgebildet. Folglich können der Gate-Isolierfilm 8 und der Isolierfilm 14 effizient ausgebildet werden.
Wie in 20 gezeigt ist, wird nachfolgend auf der gesamten Oberfläche (einschließlich einer Oberfläche des N⁺-Emitter-Gebiets 6) eine Emitter-Elektrode 12 ausgebildet. Entspre chend wird die Emitter-Elektrode 12 direkt über einem Teil des N⁺-Emitter-Gebiets 6 und nahezu über der gesamten Oberfläche der P-Basis-Schicht 5 ausgebildet.
Auf der Rückseite des Substrats 23 wird eine nicht gezeigte Kollektor-Elektrode ausgebildet, so daß ein nicht gezeigter CSTBT mit der Grundstruktur der ersten Ausführungsform fertiggestellt wird.
Falls die Struktur gemäß einer anderen Ausbildungsart der ersten Ausführungsform erhalten werden soll, umfaßt das Substrat 23 vorzugsweise das P⁺-Substrat 1 und die N^–-Schicht 3.
Falls die Strukturen gemäß der ersten bis dritten Ausführungsart der zweiten Ausführungsform erhalten werden sollen, wird in dem in 18 gezeigten Schritt vorzugsweise ein N⁺-Emitter-Gebiet 6 ausgebildet, das der ersten bis dritten Ausführungsart entspricht, während anstelle des Zwischenschicht-Isolierfilms 10 in dem in 19 gezeigten Schritt beispielsweise ein Zwischenschicht-Isolierfilm 19 ausgebildet wird. Im Fall der zweiten und dritten Ausführungsart wird der zweite Graben 11 in dem in 19 gezeigten Schritt angrenzend an einen Teil der Emitter-Erweiterungsgebiete 6b und 6c ausgebildet.
Falls die Strukturen gemäß der ersten und zweiten Ausführungsart der dritten Ausführungsform erhalten werden sollen, werden beispielsweise zwischen dem in 18 gezeigten Schritt und dem in 19 gezeigten Schritt außerdem vorzugsweise die Schritte der Ausbildung eines P⁺-Diffusionsgebiets 16 und eines P⁺-Diffusionsgebiets 17 eingefügt.
Fünfte Ausführungsform
Die 21 bis 23 sind Ansichten eines Verfahrens zur Her stellung des in 12 gezeigten Substrats 23.
Wie in 21 gezeigt ist, wird zuallererst ein P⁺-Substrat 1 wie etwa ein P-Siliciumsubstrat vorbereitet.
Wie in 22 gezeigt ist, wird daraufhin auf einer Rückseite (einem oberen Abschnitt in der Zeichnung) des P⁺-Substrats 1 beispielsweise durch Epitaxie eine N-Siliciumschicht als N^–-Schicht 3 ausgebildet. Im Ergebnis kann das Substrat 23 mit dem P⁺-Substrat 1 und der N^–-Schicht 3 erhalten werden.
Über die in den 12 bis 20 gezeigten Schritte gemäß der vierten Ausführungsform wird daraufhin in einem oberen Schichtabschnitt der N^–-Schicht 3 eine IGBT-Zelle ausgebildet. Anschließend wird auf der Rückseite (im oberen Abschnitt in der Zeichnung) des P⁺-Substrats 1 eine Kollektor-Elektrode ausgebildet. Somit kann ein TIGBT (nicht gezeigt) fertiggestellt werden.
Nach dem in 21 gezeigten Schritt werden auf der Rückseite (im oberen Abschnitt in der Zeichnung) des P⁺-Substrats 1 durch Epitaxie oder dergleichen wie in 23 gezeigt nacheinander eine N⁺-Pufferschicht 2 und eine N^–-Schicht 3 ausgebildet. Folglich kann das Substrat 23 mit dem P⁺-Substrat 1, der N⁺-Pufferschicht 2 und der N^–-Schicht 3 enthalten werden.
Gemäß der fünften Ausführungsform kann somit die N^–-Schicht 3 durch Epitaxie ausgebildet werden. Somit kann die N^–-Schicht 3 mit guter Steuerbarkeit einer Störstellenkonzentration und Filmdicke ausgebildet werden.
Sechste Ausführungsform
Die 24 und 25 sind Schnittansichten eines Verfahrens zur Herstellung eines Siliciumsubstrats zum Erhalten eines CSTBTs entsprechend der in 2 gezeigten Struktur.
Wie in 24 gezeigt ist, wird zuallererst eine N^–-Schicht 3 vorbereitet.
Wie in 25 gezeigt ist, werden daraufhin in eine Rückseite der N^–-Schicht 3 P-Störstellen implantiert, die daraufhin diffundieren. Folglich wird eine P-Siliciumschicht 21 als P⁺-Substrat 1 erhalten. Im Ergebnis kann ein Substrat 23 erhalten werden, das die N^–-Schicht 3 und die P-Siliciumschicht 21 umfaßt.
Nachfolgend wird über die in den 12 bis 20 gezeigten Schritte gemäß der vierten Ausführungsform in einem oberen Schichtabschnitt der N^–-Schicht 3 eine IGBT-Zelle ausgebildet. Anschließend wird an einer Rückseite der P-Siliciumschicht 21 eine Kollektor-Elektrode ausgebildet. Somit ist ein TIGBT (nicht gezeigt) fertiggestellt.
Die in den 24 und 25 gezeigten Schritte können auch in die Mitte der in den 12 bis 20 gezeigten Schritte gemäß der vierten Ausführungsform eingefügt werden.
Wie in 26 gezeigt ist, werden nach dem in 25 gezeigten Schritt von der Rückseite des Substrats 23 flach N-Störstellen implantiert, die daraufhin diffundieren und in einem unteren Schichtabschnitt des Substrats 23 eine N⁺-Pufferschicht 2 ausbilden und daraufhin die P-Siliciumschicht 21 ausbilden. Folglich kann das Substrat 23 mit der P-Siliciumschicht 21, der N⁺-Pufferschicht 2 und der N^–-Schicht 3 erhalten werden.
Obgleich in der ersten bis sechsten Ausführungsform der IGBT (CSTBT) mit einer NMOS-Struktur beschrieben worden ist, kann die Erfindung selbstverständlich auch auf einen IGBT mit einer PMOS-Struktur angewendet werden.
Obgleich die Erfindung ausführlich gezeigt und beschrieben wurde, ist die vorstehende Beschreibung in sämtlichen Aspekten erläuternd und nicht einschränkend. Selbstverständlich können somit zahlreiche Abwandlungen und Änderungen im Rahmen der Ansprüche konstruiert werden, ohne vom Umfang der Erfindung abzuweichen.

Claims

Halbleitervorrichtung, mit: einer ersten Halbleiterschicht (1) eines ersten Leitungstyps mit einer ersten und einer zweiten Hauptoberfläche; einer zweiten Halbleiterschicht (3) eines zweiten Leitungstyps, die auf der ersten Hauptoberfläche der ersten Halbleiterschicht (1) gebildet ist; einer dritten Halbleiterschicht (4) des zweiten Leitungstyps, die auf der zweiten Halbleiterschicht (3) gebildet ist; einer vierten Halbleiterschicht (5) des ersten Leitungstyps, die auf der dritten Halbleiterschicht (4) gebildet ist; einem ersten Graben und wenigstens einem zweiten Graben (7, 11), die wenigstens die vierte Halbleiterschicht (5) von der Oberfläche der vierten Halbleiterschicht aus durchdringen; wobei der der erste Graben (7) sich in einer Richtung erstreckt, und der wenigstens eine zweite Graben (11) sich in der gleichen Richtung erstreckt; einem ersten Halbleitergebiet (6) des zweiten Leitungstyps, das angrenzend an den ersten Graben (7) selektiv an der Oberfläche der vierten Halbleiterschicht (5) gebildet ist; einem ersten Isolierfilm (8), der auf einer Innenwand des ersten Grabens (7) gebildet ist; einer Steuerelektrode (9), die in dem ersten Graben (7) vergraben ist und durch den ersten Isolierfilm (8) isoliert ist; einem zweiten Isolierfilm (14), der auf der Innenwand des zweiten Grabens (11) gebildet ist; einem leitenden Gebiet (15), das in dem wenigstens einen zweiten Graben (11) vergraben ist und durch den zweiten Isolierfilm (14) isoliert ist; einer ersten Hauptelektrode (12), die elektrisch wenigstens mit einem Teil des ersten Halbleitergebiets (6) verbun den ist und nahezu über der gesamten Oberfläche der vierten Halbleiterschicht (5) gebildet ist und welche direkt auf dem leitenden Gebiet (15) in dem wenigstens einen zweiten Graben (11) gebildet ist; und einer zweiten Hauptelektrode (13), die auf der zweiten Hauptoberfläche der ersten Halbleiterschicht (1) ausgebildet ist; wobei das erste Halbleitergebiet (6) ein erstes Teilgebiet, das angrenzend an den ersten Graben (7) gebildet ist, ein zweites Teilgebiet (6a), das sich in einer Richtung von dem ersten Teilgebiet so erstreckt, daß es sich von dem ersten Graben (7) weg erstreckt, und ein drittes Teilgebiet (6b, 6c), das sich von dem zweiten Teilgebiet (6a) erstreckt und angrenzend an den wenigstens einen zweiten Graben (11) gebildet ist, umfaßt und die erste Hauptelektrode (12) direkt auf dem zweiten und dritten Teilgebiet (6a, 6b, 6c) gebildet ist, so daß sie eine elektrische Verbindung mit dem ersten Halbleitergebiet (6) herstellt.
Halbleitervorrichtung nach Anspruch 1, bei der ein Abstand zwischen dem ersten Graben (7) und dem wenigstens einen zweiten Graben (11) auf 5 µm oder weniger eingestellt ist.
Halbleitervorrichtung nach Anspruch 1, bei der das zweite und das dritte Teilgebiet (6a, 6b, 6c) mehrere zweite und dritte Teilgebiete (6a, 6b, 6c) umfassen, und die mehreren dritten Teilgebiete (6c) angrenzend an den wenigstens einen zweiten Grabens (11) gebildet sind.
Halbleitervorrichtung nach einem der vorangehenden Ansprüche, mit einem an der Oberfläche der vierten Halbleiterschicht (5) angrenzend an den wenigstens einen zweiten Graben (11) gebildeten zweiten Halbleitergebiet (16) des ersten Leitungstyps, wobei das zweite Halbleitergebiet (16) eine Konzentration der Störstellen des ersten Leitungstyps besitzt, die höher als die der vierten Halbleiterschicht (5) ist.
Halbleitervorrichtung nach Anspruch 4, bei der die Konzentration der Störstellen des ersten Leitungstyps in dem zweiten Halbleitergebiet (16) höher als eine Konzentration von Störstellen des zweiten Leitungstyps in dem ersten Halbleitergebiet (6) ist.
Halbleitervorrichtung nach einem der vorangehenden Ansprüche, bei der statt eines zweiten Grabens (11) mehrere zweite Gräben vorgesehen sind.
Halbleitervorrichtung nach einem der vorangehenden Ansprüche, bei der der erste Graben (7) und der wenigstens eine zweite Graben (11) gleiche Ausbildungstiefen aufweisen.
Halbleitervorrichtung nach einem der vorangehenden Ansprüche, bei der der erste Graben (7) und der wenigstens eine zweite Graben (11) gleiche Ausbildungsbreiten aufweisen.
Halbleitervorrichtung nach einem der vorangehenden Ansprüche, mit einer sechsten Halbleiterschicht (2) des zweiten Leitungstyps, die zwischen der ersten Halbleiterschicht (1) und der zweiten Halbleiterschicht (3) gebildet ist, wobei die sechste Halbleiterschicht (2) eine Konzentration von Störstellen des zweiten Leitungstyps enthält, die höher als die der zweiten Halbleiterschicht (3) ist.
Verfahren zur Herstellung einer Halbleitervorrichtung, das die folgenden Schritte umfaßt: (a) Vorbereiten eines Substrats, das eine erste Halbleiterschicht (1) eines ersten Leitungstyps mit einer ersten und einer zweiten Hauptoberfläche und eine zweite Halbleiterschicht (3) eines zweiten Leitungstyps, die auf der ersten Hauptoberfläche der ersten Halbleiterschicht (1) gebildet ist, umfaßt; (b) Bilden einer dritten Halbleiterschicht (4) des zwei ten Leitungstyps auf der zweiten Halbleiterschicht (3); (c) Bilden einer vierten Halbleiterschicht (5) des ersten Leitungstyps auf der dritten Halbleiterschicht (4); (d) selektives Bilden eines ersten Halbleitergebiets (6) des zweiten Leitungstyps an einer Oberfläche der vierten Halbleiterschicht (5); (e) selektives Bilden eines ersten Grabens (7), der wenigstens das erste Halbleitergebiet (6) und die vierte Halbleiterschicht (5) von der Oberfläche der vierten Halbleiterschicht (5) aus durchdringt; (f) Bilden eines ersten Isolierfilms (8) auf einer Innenwand des ersten Grabens (7); (g) Vergraben einer Steuerelektrode (9) in dem ersten Graben (7) isoliert durch den ersten Isolierfilm (8); (h) Bilden wenigstens eines zweiten Grabens (11) getrennt von dem ersten Graben (7), der wenigstens die vierte Halbleiterschicht (5) von deren Oberfläche aus durchdringt; wobei der Schritt (e) den Schritt des Bildens des ersten Grabens (7) in einer Richtung umfaßt, und der Schritt (h) den Schritt des Bildens des wenigstens einen zweiten Grabens (11) in der gleichen Richtung umfaßt; (i) Bilden eines zweiten Isolierfilms (14) auf einer Innenwand des wenigstens einen zweiten Grabens (11); wobei der Schritt (f) und der Schritt (i) gleichzeitig ausgeführt werden; (j) Vergraben eines leitenden Gebietes (15) in dem wenigstens einen zweiten Graben (11) isoliert durch den zweiten Isolierfilm (14), wobei der Schritt (g) und der Schritt (j) gleichzeitig ausgeführt werden; (k) Bilden einer ersten Hauptelektrode (12), die elektrisch wenigstens mit einem Teil des ersten Halbleitergebiets (6) verbunden ist, nahezu auf der gesamten Oberfläche der vierten Halbleiterschicht (5); und (l) Bilden einer zweiten Hauptelektrode (13) auf der zweiten Hauptoberfläche der ersten Halbleiterschicht (1); wobei nach Ausführen der Schritte (d) und (e) das erste Halbleitergebiet (6) ein erstes Teilgebiet, das angrenzend an den ersten Graben (7) gebildet wird, ein zweites Teilgebiet (6a), das sich in einer Richtung von dem ersten Teilgebiet so erstreckt, daß es sich von dem ersten Graben (7) weg erstreckt, und ein drittes Teilgebiet (6b, 6c), das sich von dem zweiten Teilgebiet (6a) erstreckt und angrenzend an den wenigstens einen zweiten Graben (11) gebildet wird, umfaßt; und der Schritt (i) den Schritt des direkten Bildens der ersten Hauptelektrode (12) auf dem zweiten und dritten Teilgebiet (6a, 6b, 6c) umfaßt.
Verfahren nach Anspruch 10, bei dem die Schritte (e) und (h) in der Weise ausgeführt werden, daß ein Abstand zwischen dem ersten Graben (7) und dem wenigstens einen zweiten Graben (11) auf 5 µm oder weniger gebildet wird.
Verfahren nach Anspruch 10 oder 11, mit dem weiteren Schritt: (m) Bilden eines zweiten Halbleitergebiets (16) des ersten Leitungstyps an der Oberfläche der vierten Halbleiterschicht (5), wobei das zweite Halbleitergebiet (16) eine Konzentration von Störstellen des ersten Typs höher als die der vierten Halbleiterschicht (5) aufweist.
Verfahren nach einem der Ansprüche 10 bis 12, bei dem der Schritt (e) und der Schritt (h) gleichzeitig ausgeführt werden.
Verfahren nach einem der Ansprüche 10 bis 13, bei dem der Schritt (a) die folgenden Schritte umfaßt: (a-1) Vorbereiten der ersten Halbleiterschicht (1); und (a-2) Bilden der zweiten Halbleiterschicht (3) über der ersten Hauptoberfläche der ersten Halbleiterschicht (1) durch Epitaxie.
Verfahren nach einem der Ansprüche 10 bis 14, bei dem der Schritt (a) die folgenden Schritte umfaßt: (a-1) Vorbereiten der zweiten Halbleiterschicht (3); und (a-2) Implantieren von Störstellen des zweiten Leitungstyps von einer Rückseite der zweiten Halbleiterschicht (3) und dadurch Bilden der ersten Halbleiterschicht (1) in einem unteren Schichtabschnitt der zweiten Halbleiterschicht (3).