DE10306281B4

DE10306281B4 - Anordnung und Verfahren zur Herstellung von vertikalen Transistorzellen und transistorgesteuerten Speicherzellen

Info

Publication number: DE10306281B4
Application number: DE10306281A
Authority: DE
Inventors: Till Schloesser; Dirk Manger; Bernd Dr. Goebel
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-02-14
Filing date: 2003-02-14
Publication date: 2007-02-15
Anticipated expiration: 2023-02-15
Also published as: KR100613526B1; US7109544B2; DE10362018A1; DE10362018B4; US20050001257A1; DE10306281A1; KR20040074004A

Abstract

Anordnung von vertikalen Transistorzellen (81) in einem Transistorzellenfeld, wobei die Transistorzellen (81)
– im in einem Substrat (1) ausgebildeten Transistorzellenfeld in einer Transistorebene in Zeilen, die sich jeweils in eine x-Richtung erstrecken und von Gate-Gräben (5) voneinander separiert sind, und in Spalten, die sich jeweils in einer zur x-Richtung senkrechten y-Richtung erstrecken und von mindestens teilweise mit Isolatormaterial gefüllten Trenngräben (6) separiert sind, angeordnet sind, und
– jeweils einen unteren Source/Drain-Anschlussbereich (2), einen oberen Source/Drain-Anschlussbereich (4) und ein zwischen dem unteren Source/Drain-Anschlussbereich (2) und dem oberen Source/Drain-Anschlussbereich (4) angeordnetes aktives Gebiet (3) zur Ausbildung eines leitfähigen, durch ein Potential einer durch ein Gatedielektrikum (51) vom aktiven Gebiet (3) isolierten Gateelektrode (52) steuerbaren Kanals zwischen den beiden Source/Drain-Anschlussbereichen (2, 4) aufweisen, wobei die Gateelektroden (52) in den Gate-Gräben(5) angeordnet sind und die Gateelektroden (52) von in der x-Richtung benachbarten Transistorzellen (81) miteinander verbunden sind und Abschnitte von Wortleitungen...

Description

Die Erfindung betrifft eine Anordnung von vertikalen Transistorzellen in einem Transistorzellenfeld, wobei die Transistorzellen im in einem Substrat ausgebildeten Transistorzellenfeld in einer Transistorebene in Zeilen, die sich jeweils in eine x-Richtung erstrecken und von Gate-Gräben voneinander separiert sind und in Spalten, die sich jeweils in einer zur x-Richtung senkrechten y-Richtung erstrecken und von mindestens teilweise mit Isolatormaterial gefüllten Trenngräben separiert sind, angeordnet sind, und jeweils einen unteren Source/Drain-Anschlussbereich, einen oberen Source/Drain-Anschlussbereich und ein zwischen dem unteren Source/Drain-Anschlussbereich und dem oberen Source/Drain-Anschlussbereich angeordnetes aktives Gebiet zur Ausbildung eines leitfähigen, durch ein Potential einer durch ein Gatedielektrikum vom aktiven Gebiet isolierten Gateelektrode steuerbaren Kanals zwischen den beiden Source/Drain-Anschlussbereichen aufweisen, wobei die Gateelektroden in den Gate-Gräben angeordnet sind und die Gateelektroden von in der x-Richtung benachbarten Transistorzellen miteinander verbunden sind und Abschnitte von Wortleitungen ausbilden und wobei die unteren Source/Drain-Anschlussbereiche jeweils Abschnitte einer mindestens in einem oberen Bereich strukturierten und in einem unteren Bereich zusammenhängenden Anschlussplatte sind. Die Erfindung betrifft ferner Verfahren zur Herstellung von vertikalen Transistorzellen.
Speicherzellen heute üblicher dynamischer Schreiblesespeicher (dynamic random access memories, DRAMs) werden üblicherweise als 1T1C-Speicherzellen mit jeweils einem Speicherkondensator zur Speicherung von Ladungsträgern und einem Auswahltransistor zur Adressierung des Speicherkondensators ausgebildet. Der Auswahltransistor sowie der Speicherkondensator sind dabei in bzw. auf einem Substrat ausgebildet. Bei Speicherzellen vom Typ "trench capacitor" werden die Speicherkondensatoren im Substrat im Wesentlichen unterhalb einer durch die Auswahltransistoren gebildeten Transistorebene und bei Speicherzellen vom Typ "stacked capacitor" im Wesentlichen oberhalb der Transistorebene angeordnet.
Im Zuge einer weiteren Steigerung der Leistungsfähigkeit von DRAMs wird eine Verkleinerung der Strukturgrößen sowie ein möglichst geringer Platzbedarf einer Speicherzelle bezogen auf eine durch die Fertigungstechnologie vorgegebene minimale Strukturgröße F angestrebt. Die Reduzierung der minimalen Strukturgröße erfolgt dabei in lithographiebedingten Schritten. Gut skalierbare Speicherzellenkonzepte sind dabei ohne über eine rein maßstäbliche Verkleinerung der Speicherzellenstrukturen hinausgehende, zusätzliche Änderungen von einer größeren minimalen Strukturgröße auf eine kleinere minimale Strukturgröße übertragbar. Gut skalierbare Speicherzellenkonzepte sind vorteilhaft, da ein Mehraufwand für über rein maßstäbliche Anpassungen hinausgehende Änderungen eines Layouts der Speicherzellenstrukturen bei einem Übergang zu einer kleineren Strukturgröße begrenzt wird.

Zur Verringerung des Platzbedarfes einer Speicherzelle ist es bekannt, den Auswahltransistor in einer zur Transistorebene vertikalen Struktur vorzusehen. Dabei sind die Source/Drain-Anschlussbereiche (S/D junctions) bezogen auf die Transistorebene im Wesentlichen vertikal übereinander angeordnet. Ein durch eine Gateelektrode des Auswahltransistors gesteuerter Kanal wird dann hauptsächlich in einer zur Transistorebene senkrechten Richtung in einem aktiven Gebiet des Auswahltransistors ausgebildet, das zwischen den beiden Source/Drain-Anschlussbereichen des Auswahltransistors vorgesehen ist. Eine Anordnung mit vertikalen Transistorzellen ist beispielsweise aus der US 6,352,894 B1 (Goebel et al.) bekannt und in der 1, die den Figuren der obigen Patenschrift nachempfunden ist, dargestellt.

Die 1 zeigt mehrere Transistorzellen 81, die auf einem Substrat 1 angeordnet sind. Jede Transistorzelle 81 weist dabei einen oberen Source/Drain-Anschlussbereich 4 und einen unteren Source/Drain-Anschlussbereich 2 auf. Zwischen dem oberen 4 und dem unteren 2 Source/Drain-Anschlussbereich ist jeweils ein aktives Gebiet (auch Bodygebiet) 3 ausgebildet. Die Transistorzellen 81 sind jeweils in rechtwinklig zueinander angeordneten Zeilen und Spalten angeordnet, wobei sich die Zeilen längs einer x-Richtung und die Spalten längs einer zur x-Richtung senkrechten y-Richtung erstrecken. Innerhalb eine Zeile werden jeweils benachbarte Transistorzellen 81 durch schmale Trenngräben 6 separiert. Benachbarte Zeilen werden durch weite, aktive Gräben 5 voneinander getrennt. In den schmalen Trenngräben 6 sind erste Abschnitte von Gateelektroden 52 ausbildet. Die weiten, aktiven Gräben 5 sind von jeweils zwei voneinander isolierten und jeweils einer der benachbarten Zeilen zugeordneten Wortleitungen 521, 522 durchzogen, die zweite Abschnitte der Gateelektroden 52 ausbilden. Über die Wortleitungen 521, 522 sind die jeweils in einer Zeile angeordnete Gateelektroden 52 miteinander leitend verbunden. Die Gateelektrode 52 jeder Transistorzelle 81 umschließt das aktive Gebiet 3 von vier Seiten. Die unteren Source/Drain-Anschlussbereiche 2 der Transistorzellen 81 sind als Abschnitte einer in einem oberen Bereich durch die aktiven Gräben 5 und die Trenngräben 6 strukturierten Anschlussplatte (buried plate) 21 ausgebildet und miteinander elektrisch leitend verbunden. Die Gateelektrode 52 einer Transistorzelle 81 ist durch ein Gatedielektrikum 51 vom aktiven Gebiet 3 der zugeordneten Transistorzelle 81 isoliert. Eine Isolatorschicht 50 isoliert die Source/Drain-Anschlussbereiche 2, 4 gegen angrenzende leitfähige Strukturen und wird zum Anschluss der oberen Source/Drain-Anschlussbereiche, etwa an eine Elektrode eines Speicherkondensators, im Verlauf einer weiteren Prozessierung abschnittsweise geöffnet.

Nachteilig an der dargestellten Anordnung von Transistorzellen 81 ist insbesondere, dass die aktiven Gebiete 3 der Transistorzellen 81 elektrisch ohne Anschluss sind.

Wird im Betriebszustand einer Transistorzelle im aktiven Gebiet der Transistorzelle ein durch ein Potential an den Gateelektroden gesteuerter Kanal ausgebildet, so erfolgt in Transistorzellen ohne elektrischen Anschluss des aktiven Gebietes kein Abfluss von Majoritätsträgern aus dem aktiven Gebiet. Eine Anreicherung von Majoritätsträgern im aktiven Gebiet verändert aber die elektrischen Eigenschaften der Transistorzelle nachteilig. Insbesondere kann durch eine angereicherte Ladung im aktiven Gebiet ein parasitärer Bipolartransistor aktiviert werden, der unter bestimmten Betriebsbedingungen einer Anordnung von Speicherzellen einen Leckstrom etwa zum bzw. vom zum Speicherkondensator orientierten Source/Drain-Anschlussbereich hervorruft (floating body effect). Dadurch verändert sich eine auf dem Speicherkondensator gespeicherte Ladung und ein durch die Ladung repräsentiertes, in der Speicherzelle gespeichertes Datum wird verfälscht, wenn der Speicherkondensator nicht rechtzeitig nachgeladen wird. Jeder Nachladeprozess erhöht in nachteiliger Weise eine mittlere Zugriffszeit auf das in der Speicherzelle gespeicherte Datum und die Leistungsaufnahme der Speicherzelle.

Mit einer Anordnung von Transistorzellen, wie sie in der 1 dargestellt ist, lassen sich mit einer minimalen Strukturgröße F Speicherzellen mit einem Planaren Flächenbedarf von 4F², bzw. von 8F² für Speicherkonzepte mit so genannter Folded-Bitline-Struktur realisieren. Ein zusätzlicher Anschluss für das aktive Gebiet jeder Transistorzelle nach herkömmlicher Art würde den Flächenbedarf der Transistorzelle erheblich vergrößern.

Ein DRAM-Zellenfeld mit Stapelkondensatoren und vertikalen Auswahltransistoren, die in Zellenzeilen und Zellenspalten angeordnet sind und deren Kanalbereiche jeweils durch Isolationsgräben voneinander isoliert sind, ist in der US 6,355,520 B1 beschrieben.

Die US 5,502,320 bezieht sich auf ein DRAM-Zellenfeld mit vertikalen Auswahltransistoren und Trenchkondensatoren, die entsprechend einem Bitline-Sensing-Konzept angeschlossen sind.

Die JP 61-140170 bezieht sich auf eine Speicherzellenanordnung für ein Plate-Line-Sense-Konzept für DRAM-Zellenfelder mit Stapelkondensatoren und vertikalen Auswahltransistoren. Die unteren Source/Drain-Bereiche sind Abschnitte einer unteren Anschlussplatte. Die Transistoren sind jeweils paarweise in Doppelzeilen angeordnet, wobei benachbarte Doppelzeilen durch parallele Wortleitungsgräben voneinander isoliert werden. Die einander innerhalb derselben Doppelzeile benachbarten Auswahltransistoren mit n-dotierten Source- und Drain-Bereichen werden durch p⁺-dotierte Gebiete voneinander separiert.

Eine Anordnung vertikaler Transistorzellen in einem Transistorzellenfeld entsprechend einem Plate-Line-Sensing-Konzept gemäß dem Oberbegriff des Patentanspruchs 1 ist aus der US 4,663,644 bekannt.

Es ist Aufgabe der vorliegenden Erfindung, eine Anordnung für Transistorzellen und Speicherzellen zur Verfügung zu stellen, bei der eine Funktionsbeschränkung der Transistorzellen durch einen Floating-Body-Effekt reduziert ist und der Flächenbedarf gegenüber herkömmlichen Speicherzellenkonzepten für 4F²- bzw. 8F²-Transistor- bzw. 4F²- bzw. 8F²-Speicherzellen nicht oder nicht wesentlich erhöht ist. Es ist ferner Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung einer solchen Transistor- bzw. Speicherzelle anzugeben.

Eine die Aufgabe lösende Anordnung von vertikalen Transistorzellen der eingangs genannten Art weist die im kennzeichnenden Teil des Patentanspruchs 1 genannten Merkmale auf. Ein die Aufgabe lösendes Verfahren ergibt sich aus dem Patentanspruch 6. Vorteilhafte Weiterbildungen ergeben sich jeweils aus den Unteransprüchen.

Vertikale Transistorzellen sind in einem Transistorzellenfeld in einer Transistorebene angeordnet. Dabei sind die Transistorzellen in einer x-Richtung in von Gate-Gräben (aktiven Gräben) voneinander separierten Zeilen und in einer zur x-Richtung senkrechten y-Richtung in von Trenngräben separierten Spalten angeordnet. Jede Transistorzelle weist einen unteren Source/Drain-Anschlussbereich, einen oberen Source/Drain-Anschlussbereich und ein zwischen dem unteren und dem oberen Source/Drain-Anschlussbereich ausgebildetes aktives Gebiet auf. Im aktiven Gebiet wird im Betriebszustand der Transistorzelle in Abhängigkeit eines Potentials an einer durch ein Gatedielektrikum vom aktiven Gebiet isolierten Gateelektrode eine Ausbildung eines leitfähigen Kanals zwischen den beiden Source/Drain-Anschlussbereichen gesteuert.

Die aktiven Gebiete von einander benachbarten Transistorzellen sind miteinander verbunden. Damit ist ein Ladungsträgertransport zwischen den aktiven Gebieten der Transistorzellen möglich. Floating-Body-Effekte sind vermieden.

Dabei sind die Gateelektroden in den aktiven Gräben angeordnet. Die Gateelektroden von jeweils in der x-Richtung benachbarten Transistorzellen sind miteinander verbunden und bilden Wortleitungen aus.

Die Verbindung zwischen den aktiven Gebieten benachbarter Transistorzellen ist auf verschiedene Weise realisierbar. Aktiven Gebiete sind Abschnitte eines Schichtkörpers. Der Schichtkörper ist dabei in in einem oberen Bereich von den aktiven Gräben und den Trenngräben strukturiert. In einem unteren Bereich verbindet ein Schichtkörper die aktiven Gebiete der Transistorzellen.

Der Schichtkörper ist bevorzugt in ein an das Transistorzellenfeld anschließendes Anschlussfeld verlängert.

In besonders bevorzugter Weise ist der Schichtkörper mit einer Struktur verbunden, deren Potential im Betriebszustand der Transistorzelle so gesteuert wird, dass eine Anreicherung von Ladungsträgern in den aktiven Gebieten bzw. dem Schichtkörper vermieden wird. Das Potential ist im einfachsten Fall das Potential eines Trägersubstrats (bulk).

Die unteren Source/Drain-Anschlussbereiche der Transistorzellen sind jeweils Abschnitte einer mindestens in einem oberen Bereich strukturierten und in einem unteren Bereich zusammenhängenden Anschlussplatte.

Die Anordnung ermöglicht den Anschluss der aktiven Gebiete im Rahmen der für einen minimalen Flächenbedarf der Transistorzelle notwendigen Randbedingungen. Bevorzugt weisen also die aktiven Gebiete der Transistorzellen bezogen auf eine fertigungsbedingte minimale Strukturgröße F parallel zur Transistorebene eine Querschnittsfläche von im Wesentlichen 1 F² auf. Der Flächenbedarf einer Transistorzelle beträgt dann im Wesentlichen 4 F².

Gemäß der erfindungsgemäßen Anordnung ist die Anschlussplatte in einem oberen Bereich sowohl in der x-Richtung als auch in der y-Richtung strukturiert, so dass im oberen Bereich pro Transistorzelle jeweils ein in der x-Richtung und der y-Richtung begrenzter unterer Source/Drain-Anschlussbereiche ausgebildet ist. Der Schichtkörper bildet dann über die Ausdehnung des Transistorzellenfeldes im unteren Bereich eine zusammenhängende, von den unteren Source/Drain-Anschlussbereichen durchbrochene Schicht, so dass die aktiven Gebiete sowohl von in der x-Richtung als auch der y-Richtung benachbarter Transistorzellen miteinander verbunden sind.

Diese Anordnung weist ein verbessertes elektrisches Verhalten auf. Da sich der Ladungsträgertransport aus den aktiven Gebieten nicht zeilenweise aufsummiert, bleibt die gegenseitige Beeinflussung von Transistorzellen durch den Ladungsträgertransport durch die aktiven Gebiete vergleichsweise gering.

Ein erfindungsgemäßes Transistorzellenfeld ist etwa zur Anordnung von Auswahltransistoren in einem Speicherzellenfeld geeignet, wobei jede Speicherzelle des Speicherzellenfeldes neben einem Auswahltransistor einen Speicherkondensator zur Speicherung elektrischer Ladung aufweist. Dabei ist der Speicherkondensator jeweils über einen der Source/Drain-Anschlussbereiche mit dem Auswahltransistor verbunden. Bevorzugt ist dabei der Speicherkondensator mit dem oberen Source/Drain-Anschlussbereich des Auswahltransistors verbunden. Es ergibt sich dann für die Speicherzelle eine "stacked capacitor" Ausformung, bei der der Speicherkondensator oberhalb einer von den Auswahltransistoren gebildeten Transistorebene ausgeführt ist. Für eine solche Anordnung ist es auch bekannt, die unteren Source/Drain-Anschlussbereiche als Abschnitte einer im Substrat ausgebildeten Anschlussplatte auszubilden.

Die erfindungsgemäße Anordnung ermöglicht insbesondere durch die besondere Struktur der Wortleitungen einen minimalen Pitch der Bitleitungen. Bei einem Pitch der Wort- und Bitleitungen von je 2 F entsprechend dem zugeordneten Ausführungsbeispiel wird somit der Flächenbedarf der Speicherzelle bei gleichzeitigem Anschluss des aktiven Gebietes auf 8 F² eingeschränkt. Die erfindungsgemäße Anordnung ermöglicht in dieser Ausbildung auch eine Anordnung von Bit- und Wortleitungen, wie sie für die Folded-Bitline-Verschaltung erforderlich sind.

Bei der erfindungsgemäßen Anordnung weisen die aktiven Gebiete ferner eine Geometrie mit einem in den lateralen Abmessungen großen Aspektverhältnis auf. Sie ist gut skalierbar. Für kleine Strukturgrößen F ist eine vollständige Verarmung der aktiven Gebiete möglich, wodurch die elektrischen Eigenschaften der Transistorzellen erheblich verbessert sind.

Gemäß dem erfindungsgemäßen Verfahren zur Herstellung von in einem Transistorzellenfeld längs einer x-Richtung in Zeilen und längs einer zur x-Richtung senkrechten y-Richtung in Spalten angeordneten vertikalen Transistorzellen in einem Substrat wird zunächst im Substrat eine leitfähige Anschlussplatte vorgesehen. Im Unterschied zu den bereits genannten Verfahren wird nun die Anschlussplatte in einem oberen Bereich in einer Weise strukturiert, dass im oberen Bereich pro Transistorzelle ein sowohl in der x-Richtung als auch der y-Richtung begrenzter unterer Source/Drain-Anschlussbereich erzeugt wird. Weiter wird auf der Anschlussplatte ein durch die unteren Source/Drain-Anschlussbereiche in einem unteren Bereich strukturierter zusammenhängender Schichtkörper angeordnet, in dessen oberen Bereich aktive Gebiete der Transistorzellen ausgebildet werden. Da der Schichtkörper im Unterschied zu den oben beschriebenen Verfahren nicht in voneinander separierte, jeweils einer Transistorzeile zugeordnete Schichtkörper zerfällt, werden auf diese Weise die aktiven Gebiete sowohl von in der x-Richtung als auch in der y-Richtung benachbarten Transistorzellen, etwa auch allen Transistorzellen eines Transistorzellenfeldes miteinander verbunden.

Bevorzugt ist die Anschlussplatte im Substrat als eine Schicht von einem ersten Leitungstyp vorgesehen.

Insbesondere wird als erster Leitungstyp der n-Leitungstyp vorgesehen und die Anschlussplatte mittels einer starken n-Dotierung der jeweiligen Schicht des Substrats ausgebildet.

Beim Strukturieren des oberen Bereichs der Anschlussplatte wird in bevorzugter Weise ein erster Anteil des Schicht körpers auf der im Bereich des Transistorzellenfeldes zunächst noch unstrukturierten Anschlussplatte, etwa durch ein epitaktisches Verfahren angeordnet. Im Anschluss werden Abschnitte des ersten Anteils des Schichtkörpers entsprechend dem Leitfähigkeitstyp der Anschlussplatte dotiert, wobei aus den dotierten Abschnitten des Schichtkörpers die unteren Source/Drain-Anschlussbereiche hervorgehen. Darauf wird, etwa wiederum durch ein epitaktisches Verfahren, der zweite Anteil des Schichtkörpers vorgesehen.

Die Dotierung erfolgt dabei bevorzugt durch mehrere Implantationsschritte unterschiedlicher Implantationsenergie.

Danach werden in den Schichtkörper sich in der x-Richtung erstreckende aktive Gräben eingebracht und dabei zwischen den aktiven Gräben Transistorstege erzeugt. Das Einbringen der aktiven Gräben erfolgt dabei so, dass die jeweils in der x-Richtung benachbarten unteren Source/Drain-Anschlussbereiche jeweils einem Transistorsteg zugeordnet werden. Die unteren Source/Drain-Anschlussbereiche grenzen mindestens an den Transistorsteg an oder ragen in dessen unteren Teil hinein.

Bevorzugt werden die unteren Source/Drain-Anschlussbereiche kegelförmig ausgebildet.

Nachstehend wird die Erfindung anhand von Figuren näher erläutert, wobei einander entsprechende Komponenten mit gleichen Bezugszeichen versehen sind. Es zeigen:

1 Eine schematische perspektivische Darstellung einer bekannten Anordnung von Transistorzellen in einem Substrat,

2 einen schematischen Schaltplan einer Speicherzelle,

3 eine vereinfachte Draufsicht und einen schematischen Querschnitt quer zur x-Richtung einer gemäß einem ersten Ausführungsbeispiel prozessierten Transistorzellenanordnung in einer ersten Fertigungsphase,

4 bis 8 eine vereinfachte Draufsicht und schematische Querschnitte längs und quer zur x-Richtung einer gemäß dem ersten Ausführungsbeispiel prozessierten Transistorzellenanordnung in weiteren Fertigungsphasen und

9 bis 10 eine vereinfachte Draufsicht und schematische Querschnitte längs und quer zur x-Richtung einer gemäß einem zweiten Ausführungsbeispiel prozessierten Transistorzellenanordnung in verschiedenen Fertigungsphasen.

Die 1 wurde bereits eingangs erläutert.

Das der Speicherzelle der 1 zugrunde liegende Schaltungskonzept (plate line sensing) ist in der 2 schematisch dargestellt. Dabei korrespondiert der Anschluss WL der 2 mit einer der Wortleitungen 521, 522. Die Bitleitungen BL werden oberhalb der Speicherkondensatoren 82 ausgeführt. Die Abschlussplatte 21 wird mit dem Potential Vdd/2 beaufschlagt.

In den 3 bis 8 ist ein erfindungsgemäßes Verfahren zur Herstellung einer erfindungsgemäßen Transistorzellenanordnung, bzw. einer erfindungsgemäßen Speicherzellenanordnung nach einem ersten Ausführungsbeispiel in verschiedenen Phasen dargestellt. Dabei wird eine Transistorzelle mit einer Gatestruktur erzeugt, bei der zwei Abschnitte einer Gateelektrode an zwei gegenüberliegenden Seitenflächen eines aktiven Gebietes ausgebildet werden (double gate transistor, DGT).
Dazu wird zunächst in einer Schicht eines Substrats 1 durch Implantation eine n-dotierte Schicht als Anschlussplatte 21 (common plate live, buried layer) zum gemeinsamen Anschluss der zu erzeugenden Transistorzellen ausgebildet. Auf der Anschlussplatte 21 wird eine erste epitaktische Schicht 31 vorgesehen, in der im Zuge eines ersten lithographischen Schrittes und einer maskierten Implantation untere Source/Drain-Anschlussbereiche 2 ausgebildet werden. Die unteren Source/Drain-Anschlussbereiche 2 schließen dabei jeweils an die Anschlussplatte 21 an und werden etwa als kegel- oder zylinderförmige vertikale Strukturen ausgebildet, die die erste epitaktische Schicht 31 inselartig durchragen. Die nichtdotierten Abschnitte der ersten epitaktischen Schicht 31 bilden einen zusammenhängenden ersten Abschnitt eines Schichtkörpers 3'.
In der 3A ist die erste epitaktische Schicht 31 mit den unteren Source/Drain-Anschlussbereichen 2 und dem zusammenhängenden ersten Abschnitt des Schichtkörpers 3' in der Draufsicht dargestellt.
Die 3B zeigt die auf der Anschlussplatte 21 angeordnete erste epitaktische Schicht 31, in der abschnittsweise die unteren Source/Drain-Anschlussbereiche 2 und der erste Abschnitt des Schichtkörpers 3' ausgebildet sind in einem Querschnitt.
Im Folgenden wird nun eine zweite epitaktische Schicht 32 aufgewachsen, deren Dicke eine Kanallänge KL der zu erzeugenden Transistorzellen definiert.
In der 4A sind die durch die zweite epitaktische Schicht 32 abgedeckten unteren Source/Drain-Anschlussbereiche 2 in der Draufsicht gezeigt.
Die 4B und 4C zeigen die auf der ersten epitaktischen Schicht 31 angeordnete zweite epitaktische Schicht 32, sowie den die zweite epitaktische Schicht 32 und die nicht zu den unteren Source/Drain-Anschlussbereichen 2 ausgebildeten Abschnitte der ersten epitaktischen Schicht 31 umfassenden Schichtkörper 3' in verschiedenen Querschnitten.
Im Weiteren werden von der Oberfläche der zweiten epitaktischen Schicht 32 aus aktive Gräben 5 in die epitaktischen Schichten 31, 32 eingebracht. Die Tiefe ATD der aktiven Gräben 5 ist größer als die Kanallänge KL. Zwischen den aktiven Gräben 5 verbleiben im oberen Bereich des Schichtkörpers 3' Halbleiterstege 33. Die Justierung der aktiven Gräben 5 relativ zu den unteren Source/Drain-Anschlussbereichen 2 erfolgt so, dass die Halbleiterstege 33 auf jeweils in einer x-Richtung benachbarten unteren Source/Drain-Anschlussbereichen 2 aufsitzen. Die unteren Source/Drain-Anschlussbereiche 2 können dabei jeweils zu mehr als unwesentlichen Anteilen von unten in die Halbleiterstege 33 ragen.
In der 5 ist der Zustand der entstehenden Transistorzellenanordnung nach dem Einbringen der aktiven Gräben 5 dargestellt.
Aus der 5A ergibt sich die Anordnung der aktiven Gräben 5 bzw. der Halbleiterstege 33 relativ zu den unteren Source/Drain-Anschlussbereichen 2. Jeweils in der x-Richtung benachbarte untere Source/Drain-Anschlussbereiche 2 werden durch zwei in zur x-Richtung senkrechten y-Richtung benachbarte aktive Gräben 5 teilweise freigestellt.
In der 5B ist ein Querschnitt durch die Anordnung längs der x-Richtung dargestellt. Die Tiefe ATD der aktiven Gräben 5 ist größer als die Kanallänge KL. Die unteren Source/Drain-Anschlussbereiche 2 ragen also in die Halbleiterstege 33.
Die 5C zeigt einen Querschnitt durch die Anordnung der 5A senkrecht zur x-Richtung.
Ausgehend von der vorangegangenen 5C erfolgt nun an den Seitenwänden der Halbleiterstege 33 die Ausbildung eines Gatedielektrikums 51, etwa durch das Aufwachsen oder Abscheiden eines Oxids. Im Anschluss erfolgt in bekannter Weise, etwa durch eine konforme Abscheidung eines Gateelektrodenmaterials und einer anschließenden isotropen Rückätzung, die Ausbildung zweier voneinander isolierter Gateelektroden 52 bzw. Wortleitungen 521 an den einander gegenüberliegenden Längsseiten der aktiven Gräben 5. Dabei wirken jeweils Abschnitte der Wortleitungen 521, die sich längs der x-Richtung entlang der aktiven Gräben 5 erstrecken, als Gateelektroden 52 der jeweils zugeordneten Transistorzelle 81. Es folgt das Auffüllen der aktiven Gräben 5 mit einem Wortleitungsisolator (inter word line fill) 53. Zur Ausbildung der oberen Source/Drain-Anschlussbereiche 4 werden zunächst der Wortleitungsisolator 53 und die Gateelektroden 52 zurückgeätzt. Durch einen weiteren Implantationsschritt werden obere Abschnitte der Halbleiterstege 33 n-dotiert und damit eine Vorstufe 4' von oberen Source/Drain-Anschlussbereichen 4 der Transistorzellen 81 ausgebildet. Anschließend werden die aktiven Gräben 5 wieder vollständig mit dem Wortleitungsisolator gefüllt.
Die sich ergebende Anordnung wird aus der 6C ersichtlich, bei der die aktiven Gräben 5 im Querschnitt dargestellt sind. Die aktiven Gräben 5 sind dabei mit einem Gatedielektrikum 51 ausgekleidet. An den Seitenwänden der aktiven Gräben 5 ist jeweils eine Wortleitung 521 ausgebildet. Die Gräben sind vollständig mit einem Wortleitungsisolator 53 gefüllt. Im oberen Bereich der Halbleiterstege 33 der 5C wurden Vorstufen der oberen Source/Drain-Anschlussbereiche 4 ausgebildet.
Aus der 6B ist weiter ersichtlich, dass die aktiven Gebiete 3 von jeweils in der x- und der y-Richtung benachbarten Transistorzellen 81 Abschnitte eines im unteren Bereich zusammenhängenden Schichtkörpers 3' und daher miteinander verbunden sind.
Der 6A ist darüber hinaus zu entnehmen, dass in dieser Phase des Verfahrens die Vorstufen 4' der oberen Source/-Drain-Anschlussbereiche in der y-Richtung noch unstrukturiert sind.
Der 7 ist eine Möglichkeit zur Strukturierung der oberen Source/Drain-Anschlussbereiche 4 zu entnehmen. Die Strukturierung erfolgt dabei durch das Einbringen von Trenngräben 6 in die Vorstufe 4' der oberen Source/Drain-Anschlussbereiche, wobei aus der Vorstufe 4' die oberen Source/Drain-Anschlussbereiche 4 hervorgehen. Die Trenngräben 6 werden dabei mit einer Tiefe vorgesehen, die größer ist als die Ausdehnung der oberen Source/Drain-Anschlussbereiche 4 in die Tiefe des Substrats. Die Anordnung der Trenngräben 6 relativ zu den unteren Source/Drain-Anschlussbereichen 2 erfolgt etwa korrespondierend zur Anordnung der unteren Source/Drain-Rnschlussbereiche 2 und in Abhängigkeit einer Anordnung etwa von im weiteren Prozessverlauf vorzusehenden Speicherkondensatoren 82. In diesem Ausführungsbeispiel sind erste Trenngräben 6 jeweils oberhalb der unteren Source/Drain-Anschlussbereiche 4 angeordnet.
In dem gezeigten Ausschnitt dieses Ausführungsbeispiels ist zwischen zwei ersten Trenngräben 6 jeweils ein zusätzlicher Trenngraben 6 vorgesehen.
Das Einbringen der Trenngräben 6 erfolgt entweder entsprechend 7A nicht Material selektiv oder entsprechend 7C selektiv gegen das Füllmaterial der aktiven Gräben 5 im Halbleitermaterial der oberen Source/Drain-Anschlussbereiche 4 bzw. des Schichtkörpers 3'.
In der 8 ist eine Möglichkeit zur Platzierung von Speicherkondensatoren in der 8A in der Draufsicht und in der 8B und der 8C in zwei Querschnitten dargestellt. Die Ausbildung der Speicherkondensatoren erfolgt dabei als Stapelkondensatoren (stacked capacitor) nach bekannter Art.
Die in den 8A bis 8C dargestellte Speicherzelle besteht aus einem Speicherkondensator 82 und einer Transistorzelle 81. Die Transistorzelle 81 weist einen unteren Source/Drain-Anschlussbereich 2 und einen oberen Source/Drain-Anschlussbereich 4 auf, die ein aktives Gebiet 3 jeweils in vertikaler Richtung begrenzen. Der untere Source/Drain-Anschlussbereich 2 vermittelt eine Verbindung zu einer gemeinsamen Anschlussstruktur der Transistorzellen 81, der Anschlussplatte 21. Der obere Source/Drain-Anschlussbereich 4 vermittelt eine elektrische Verbindung zum Speicherkondensator 82. Dem aktiven Gebiet 3 einer Transistorzelle 81 liegen an einem Gatedielektrikum 51 in den aktiven Gräben 5 Gateelektroden 52 gegenüber. Ein elektrisches Potential an den Gateelektroden 52 steuert die Ausbildung eines leitfähigen Kanals im aktiven Gebiet 3. Die Gateelektroden 52 von längs der aktiven Gräben 5 benachbarten Transistorzellen 81 werden abschnittsweise von durchgehenden Wortleitungen 521 gebildet. Die jeweils einem aktiven Gebiet 3 gegenüberliegenden Wortleitungen 521 werden gemeinsam angesteuert. In der Längsrichtung der aktiven Gräben 5 benachbarte Transistorzellen 81 werden durch Trenngräben 6 voneinander separiert.
Die aktiven Gebiete 3 aller Transistorzellen 81 sind Abschnitte eines zusammenhängenden Schichtkörpers 3'.
In den 9 bis 10 ist ein erfindungsgemäßes Verfahren zur Herstellung einer erfindungsgemäßen Transistorzellenanordnung nach einem zweiten Ausführungsbeispiel in den wesentlichen Phasen dargestellt. Dabei wird eine Transistorzelle mit einer Gatestruktur erzeugt, bei der die Gateelektroden ein aktives Gebiet der Transistorzelle im Wesentlichen vollständig umschließen (surrounding gate transistor, SGT).
Dabei entspricht die Prozessierung bis einschließlich der Ausbildung der aktiven Gräben 5 der bereits in den 3 bis 5 dargestellten Prozessierung gemäß dem vorangegangenen Ausführungsbeispiel.
Abweichend vom vorangegangenen Ausführungsbeispiel wird nun auf die durch die aktiven Gräben 5 strukturierte Oberfläche des Schichtkörpers 3' eine eine nicht dargestellte Schutzbeschichtung und anschließend eine Maske 92, etwa Borphosphorsilikatglas, abgeschieden. Dabei werden die aktiven Gräben 5 vorübergehend mit dem Maskenmaterial gefüllt. Anschließend wird die Maske 92 entsprechend der gewünschten Anordnung von Trenngräben 6 strukturiert und die Trenngräben 6 durch einen durch die Maske 92 maskierten Ätzprozess in den Schichtkörper 3' eingebracht.
In der 9A ist die sich ergebende Anordnung nach dem Einbringen der Trenngräben 6 in den Schichtkörper 3' in der Draufsicht gezeigt, wobei auf die Darstellung der Maske 92 verzichtet wurde. Die Anordnung der Trenngräben 6 relativ zu den unteren Source/Drain-Anschlussbereichen 2 erfolgt korrespondierend zur Anordnung der unteren Source/Drain-Anschlussbereiche 2 und ist abhängig etwa von einer Anordnung von im weiteren Prozessverlauf vorzusehenden Speicherkondensatoren. In diesem Ausführungsbeispiel sind erste Trenngräben 6 wie im vorangegangenen Ausführungsbeispiel jeweils oberhalb der unteren Source/Drain-Anschlussbereiche 4 vorgesehen. Ferner ist im gezeigten Ausschnitt dieses Ausführungsbeispiels zwischen zwei ersten Trenngräben 6 jeweils ein zusätzlicher Trenngraben 6 vorgesehen.
Der 9B ist zu entnehmen, dass die Trenngräben 6 dabei mit einer Tiefe vorgesehen werden, die größer ist als die Ausdehnung von noch auszubildenden oberen Source/Drain-Anschlussbereichen 4.
Aus der 9C ist ersichtlich, dass die Trenngräben 6 selektiv in das Halbleitermaterial des Schichtkörpers 3' eingebracht werden.
Nach der Ausformung der Trenngräben 6 werden remanente Abschnitte der Maske 92 sowie die Schutzbeschichtung wieder entfernt. Im weiteren Verlauf werden sowohl in den aktiven Gräben 5 als auch in den Trenngräben 6 jeweils gleichzeitig, nach bereits beschriebener Art ein Gatedielektrikum 51, Gateelektroden 52, sowie ein Wortleitungsisolator 53 vorgesehen und die oberen Source/Drain-Anschlussbereiche 4 aus oberen Abschnitten des Schichtkörpers 3' ausgebildet.
Die 10A zeigt die Anordnung nach der Rückbildung temporär oberhalb der Oberkante der oberen Source/Drain-Anschlussbereiche 4 ausgebildeter Anteile etwa des Wortleitungsisolators 53 in der Draufsicht. Die freiliegenden oberen Source/Drain-Anschlussbereichen 4 sind in den Wortleitungsisolator 53 eingebettet.
Der 10B und der 10C ist weiter zu entnehmen, dass im Schichtkörper 3' ausgebildete, jeweils einer Transistorzelle zugeordnete aktive Gebiete 3 jeweils von vier Seiten von in den aktiven Gräben 5 und den Trenngräben 6 angeordneten Gateelektroden eingefasst sind. Schließlich ergibt sich aus der 10 darüber hinaus, dass die aktiven Gebiete 3 der Transistorzellen eines Transistorzellenfeldes jeweils Abschnitte des zusammenhängenden Schichtkörpers 3' sind.

Claims

Anordnung von vertikalen Transistorzellen (81) in einem Transistorzellenfeld, wobei die Transistorzellen (81) – im in einem Substrat (1) ausgebildeten Transistorzellenfeld in einer Transistorebene in Zeilen, die sich jeweils in eine x-Richtung erstrecken und von Gate-Gräben (5) voneinander separiert sind, und in Spalten, die sich jeweils in einer zur x-Richtung senkrechten y-Richtung erstrecken und von mindestens teilweise mit Isolatormaterial gefüllten Trenngräben (6) separiert sind, angeordnet sind, und – jeweils einen unteren Source/Drain-Anschlussbereich (2), einen oberen Source/Drain-Anschlussbereich (4) und ein zwischen dem unteren Source/Drain-Anschlussbereich (2) und dem oberen Source/Drain-Anschlussbereich (4) angeordnetes aktives Gebiet (3) zur Ausbildung eines leitfähigen, durch ein Potential einer durch ein Gatedielektrikum (51) vom aktiven Gebiet (3) isolierten Gateelektrode (52) steuerbaren Kanals zwischen den beiden Source/Drain-Anschlussbereichen (2, 4) aufweisen, wobei die Gateelektroden (52) in den Gate-Gräben(5) angeordnet sind und die Gateelektroden (52) von in der x-Richtung benachbarten Transistorzellen (81) miteinander verbunden sind und Abschnitte von Wortleitungen (521, 522) ausbilden, wobei die unteren Source/Drain-Anschlussbereiche (2) jeweils Abschnitte einer mindestens in einem oberen Bereich strukturierten und in einem unteren Bereich zusammenhängenden Anschlussplatte (21) sind, dadurch gekennzeichnet, dass – die Anschlussplatte (21) in dem oberen Bereich eine Strukturierung in der x-Richtung und in der y-Richtung aufweist und im oberen Bereich pro Transistorzelle jeweils einer der unteren Source/Drain-Anschlussbereich (2) in der x-Richtung und der y-Richtung begrenzt ausgebildet ist und – die aktiven Gebiete (3) der Transistorzellen (81) durch einen einzigen, M unteren Bereich durch die unteren Source/Drain-Anschlussbereiche (2) strukturierten Schichtkörper (3') zusammenhängend ausgebildet sind, so dass ein Ladungsträgertransport zwischen den aktiven Gebieten (3) der Transistorzellen (81) ermöglicht ist.
Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass der Schichtkörper (3') in ein an das Transistorzellenfeld anschließendes Anschlussfeld verlängert ist.
Anordnung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass der Schichtkörper (3') mit einer ein Substratpotential aufweisenden Struktur verbunden ist.
Anordnung von jeweils einen Auswahltransistor (81) und einen mit einem Source/Drain-Anschlussbereich (2, 4) des Auswahltransistors elektrisch verbundenen Speicherkondensator (82) aufweisenden Speicherzellen in einem Speicherzellenfeld, gekennzeichnet durch eine Anordnung der Auswahltransistoren (81) nach einem der Ansprüche 1 bis 3.
Anordnung nach Anspruch 4, dadurch gekennzeichnet, dass die Auswahltransistoren (81) über den jeweiligen oberen Source/Drain-Anschlussbereich (4) mit dem zugeordneten Speicherkondensator (82) verbunden sind.
Verfahren zur Herstellung von in einem Transistorzellenfeld längs einer x-Richtung in Zeilen und längs einer zur x-Richtung senkrechten y-Richtung in Spalten angeordneten vertikalen Transistorzellen (81) in einem Substrat (1), wobei – im Substrat (1) eine leitfähige Anschlussplatte (21) vorgesehen wird, – die Anschlussplatte (21) in einem oberen Bereich strukturiert wird, wobei im oberen Bereich pro Transistorzelle (81) ein in der x-Richtung und der y-Richtung begrenzter unterer Source/Drain-Anschlussbereich (2) erzeugt wird, – auf der Anschlussplatte (21) ein durch die unteren Source/Drain-Anschlussbereiche (2) in einem unteren Bereich strukturierter, zusammenhängender Schichtkörper (3') angeordnet wird, – in einem oberen Bereich des Schichtkörpers (3') aktive Gebiete (3) der Transistorzellen (81) ausgebildet werden, wobei die aktiven Gebiete (3) von in der x-Richtung und der y-Richtung benachbarten Transistorzellen (81) über den unteren Bereich des Schichtkörpers (3') zusammenhängend ausgebildet werden.
Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die Anschlussplatte (21) im Substrat (1) als eine Schicht von einem ersten Leitungstyp vorgesehen wird.
Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass als erster Leitungstyp ein n-Leitungstyp vorgesehen wird und die Anschlussplatte (21) aus einer starken n-Dotierung einer Schicht des Substrats (1) ausgebildet wird.
Verfahren nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass das Strukturieren des oberen Bereichs der Anschlussplatte (21) folgende Schritte umfasst: – epitaktisches Aufwachsen eines ersten Anteils des Schichtkörpers (3'), – Dotieren von Abschnitten des ersten Anteils des Schichtkörpers (3') entsprechend dem Leitfähigkeitstyp der Anschlussplatte (21), wobei aus den dotierten Abschnitten des Schichtkörpers (3') die unteren Source/Drain-Anschlussbereiche (2) hervorgehen und – epitaktisches Aufwachsen des zweiten Anteils des Schichtkörpers (3').
Verfahren nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, dass die Dotierung durch mehrere Implantationsschritte unterschiedlicher Implantationsenergie erfolgt.
Verfahren nach einem der Ansprüche 6 bis 10, dadurch gekennzeichnet, dass in den Schichtkörper (3') sich in der x-Richtung erstreckende Gate-Gräben (5) eingebracht und dabei zwischen den Gate-Gräben (5) Halbleiterstege (33) erzeugt werden, wobei die jeweils in der x-Richtung benachbarten unteren Source/Drain-Anschlussbereiche (2) jeweils einem Halbleitersteg (33) zugeordnet und an den zugeordneten Halbleitersteg (33) mindestens angrenzend vorgesehen werden.
Verfahren nach einem der Ansprüche 6 bis 11, dadurch gekennzeichnet, dass die unteren Source/Drain-Anschlussbereiche (2) jeweils in die zugeordneten Halbleiterstege (33) hineinragend vorgesehen werden.
Verfahren nach einem der Ansprüche 6 bis 12, dadurch gekennzeichnet, dass die unteren Source/Drain-Anschlussbereiche (2) kegelförmig ausgebildet werden.