[go: up one dir, main page]

KR102549609B1 - 수직 채널 트랜지스터를 포함하는 반도체 소자 - Google Patents

수직 채널 트랜지스터를 포함하는 반도체 소자 Download PDF

Info

Publication number
KR102549609B1
KR102549609B1 KR1020160115817A KR20160115817A KR102549609B1 KR 102549609 B1 KR102549609 B1 KR 102549609B1 KR 1020160115817 A KR1020160115817 A KR 1020160115817A KR 20160115817 A KR20160115817 A KR 20160115817A KR 102549609 B1 KR102549609 B1 KR 102549609B1
Authority
KR
South Korea
Prior art keywords
substrate
channel
active
buried bit
body connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020160115817A
Other languages
English (en)
Other versions
KR20180028595A (ko
Inventor
조우영
이재규
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160115817A priority Critical patent/KR102549609B1/ko
Priority to US15/672,767 priority patent/US10199497B2/en
Publication of KR20180028595A publication Critical patent/KR20180028595A/ko
Application granted granted Critical
Publication of KR102549609B1 publication Critical patent/KR102549609B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 소자에 관한 것으로, 기판 상으로 돌출되는 활성 필라, 상기 활성 필라는 채널 바디 및 상기 채널 바디 아래의 하부 불순물 영역을 각각 포함하는 한 쌍의 수직부들 및 상기 한 쌍의 수직부들 사이의 바디 연결부를 포함하고, 상기 채널 바디들과 각각 결합하는 워드 라인들 및 상기 하부 불순물 영역들과 각각 접하는 매립 비트 라인들을 포함하되, 상기 채널 바디들은 상기 바디 연결부를 통해 상기 기판과 연결되는 반도체 소자를 제공한다.

Description

수직 채널 트랜지스터를 포함하는 반도체 소자{Semiconductor devices including a vertical channel transistor}
본 발명은 반도체 소자에 관한 것으로, 상세하게는, 수직 채널 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 하지만, 전자 산업의 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소 되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
예컨대, 반도체 소자의 고집적화를 위하여, 수직형 채널을 갖는 트랜지스터가 제안된 바 있다. 상기 수직형 채널을 가지는 트랜지스터가 디램 소자에 적용될 경우, 트랜지스터가 수직형 채널을 가짐으로써, 트랜지스터의 소오스 및 드레인이 수직적으로 적층될 수 있다. 이로 인하여, 소오스와 드레인 사이에 배치되는 채널 영역(또는 채널 바디)은 기판과 연결되지 못하고 플로팅(floating)된다.
본 발명이 이루고자 하는 기술적 과제는 수직 채널 트랜지스터의 플로팅 바디(floating body) 현상을 해결할 수 있는 반도체 소자를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는 기판 상으로 돌출되는 활성 필라, 상기 활성 필라는 채널 바디 및 상기 채널 바디 아래의 하부 불순물 영역을 각각 포함하는 한 쌍의 수직부들 및 상기 한 쌍의 수직부들 사이의 바디 연결부를 포함하고; 상기 채널 바디들과 각각 결합하는 워드 라인들; 및 상기 하부 불순물 영역들과 각각 접하는 매립 비트 라인들을 포함하되, 상기 채널 바디들은 상기 바디 연결부를 통해 상기 기판과 연결된다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는 기판 상으로 돌출되는 제1 수직 채널 트랜지스터 및 제2 수직 채널 트랜지스터; 및 상기 제1 수직 채널 트랜지스터의 제1 채널 바디 및 상기 제2 수직 채널 트랜지스터의 제2 채널 바디와 공통으로 연결되는 바디 연결부를 포함하되, 상기 바디 연결부는 상기 기판에 연결되어 상기 기판에 인가되는 외부 전압을 상기 제1 및 제2 채널 바디들로 전달하도록 구성된다.
본 발명의 실시예들에 따르면, 하나의 활성 필라는 두 개의 단위 메모리 셀들로 구현될 수 있다. 달리 얘기하면, 사선 방향으로 인접한 한 쌍의 단위 메모리 셀들은 하나의 활성 필라를 공유할 수 있다. 하나의 활성 필라는 한 쌍의 수직 채널 트랜지스터들을 구성하는 수직부들과 이들 사이의 바디 연결부를 포함할 수 있다. 바디 연결부는 수직부들의 채널 바디들에 공통으로 연결됨과 더불어, 기판의 웰 영역에 접속될 수 있다. 이에 따라, 기판의 웰 영역에 인가되는 외부 전압이 바디 연결부를 통해 채널 바디들로 공급될 수 있어, 채널 바디들이 플로팅되는 것을 방지할 수 있다.
결론적으로, 본 발명의 실시예들에 따른 수직 트랜지스터들을 포함하는 반도체 소자에서, 트랜지스터의 문턱전압에서의 불안정성을 증가시키고, 메모리 반도체 소자의 동적 기준(dynamic reference) 특성에서의 열화를 가져오는 플로팅 바디 효과는 제거될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자에 포함된 수직 채널 트랜지스터들을 도식적으로(schematically) 설명하기 위한 회로도이다.
도 2는 본 발명의 실시예들에 따른 수직 채널 트랜지스터들을 도시하는 개략적인 사시도이다.
도 3a는 도 2의 수직 채널 트랜지스터들을 포함하는 반도체 소자를 설명하기 위한 평면도이다.
도 3b 및 도 3c는 각각 도 3a의 I-I' 및 II-II' 선에 따른 단면도들이다.
도 4a 내지 도 12a는 도 2의 수직 채널 트랜지스터들을 포함하는 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 4b 내지 도 12b는 각각 도 4a 내지 도 12a의 I-I' 선에 따른 단면도들이고, 도 4b 내지 도 12b는 각각 도 4a 내지 도 12a의 II-II' 선에 따른 단면도들이다.
도 13는 본 발명의 실시예들에 따른 수직 채널 트랜지스터들을 도시하는 개략적인 사시도이다.
도 14a는 도 13의 수직 채널 트랜지스터들을 포함하는 반도체 소자를 설명하기 위한 평면도이다.
도 14b 및 도 14c는 각각 도 14a의 I-I' 및 II-II' 선에 따른 단면도들이다.
도 15a 내지 도 20a는 도 13의 수직 채널 트랜지스터들을 포함하는 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 15b 내지 도 20b는 각각 도 15a 내지 도 20a의 I-I' 선에 따른 단면도들이고, 도 15c 내지 도 20c는 각각 도 15a 내지 도 20a의 II-II' 선에 따른 단면도들이다.
이하 도면들을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자에 포함된 수직 채널 트랜지스터들을 도식적으로(schematically) 설명하기 위한 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 소자는 복수의 트랜지스터들(FET1, FET2)을 포함할 수 있다. 트랜지스터들(FET1, FET2)은 제1 수직 채널 트랜지스터(FET1) 및 제2 수직 채널 트랜지스터(FET2)를 포함할 수 있다. 제1 및 제2 수직 채널 트랜지스터들(FET1, FET2)의 게이트들은 서로 다른 워드 라인들(WL1, WL2)에 전기적으로 접속될 수 있다. 예컨대, 제1 수직 채널 트랜지스터(FET1)는 제1 워드 라인(WL1)에 전기적으로 접속되고, 제2 수직 채널 트랜지스터(FET2)는 제2 워드 라인(WL2)에 전기적으로 접속될 수 있다.
제1 수직 채널 트랜지스터(FET1)의 제1 소오스/드레인은 제1 매립 비트라인(BBL1, first buried bit line)에 전기적으로 접속될 수 있으며, 제2 수직 채널 트랜지스터(FET2)의 제1 소오스/드레인은 제2 매립 비트라인(BBL2)에 전기적으로 접속될 수 있다. 제1 매립 비트라인(BBL1) 및 제2 매립 비트라인(BBL2)은 서로 독립적으로 제어될 수 있다. 워드 라인들(WL1, WL2)은 매립 비트라인들(BBL1, BBL2)과 교차할 수 있다.
제1 데이터 저장 요소(DS1)가 제1 수직 채널 트랜지스터(FET1)의 제2 소오스/드레인에 전기적으로 접속될 수 있으며, 제2 데이터 저장 요소(DS2)가 제2 수직 채널 트랜지스터(FET2)의 제2 소오스/드레인에 전기적으로 접속될 수 있다. 일 실시예에 따르면, 제1 수직 채널 트랜지스터(FET1) 및 제1 데이터 저장 요소(DS1)는 단위 메모리 셀에 포함될 수 있다. 이와 마찬가지로, 제2 수직 채널 트랜지스터(FET2) 및 제2 데이터 저장 요소(DS2)도 단위 메모리 셀에 포함될 수 있다. 제1 및 제2 수직 채널 트랜지스터들(FET1, FET2)의 각각은 단위 메모리 셀의 스위칭 소자로 사용될 수 있다. 데이터 저장 요소들(DS1, DS2)은 다양한 형태로 구현될 수 있다. 예컨대, 제1 및 제2 데이터 저장 요소들(DS1, DS2)은 캐패시터들, 자기터널접합 패턴들(MTJ patterns; Magnetic Tunnel Junction pattern), 또는 가변 저항체들 등으로 구현될 수 있다. 이에 따라, 본 발명의 실시예들에 따른 반도체 소자들은 휘발성 기억 소자, 비휘발성 기억 소자, 자기 기억 소자 또는 저항 기억 소자 등으로 구현될 수 있다. 하지만, 제1 및 제2 데이터 저장 요소들(DS1, DS2)은 여기에 예시된 것들에 한정되지 않으며, 다른 형태로 구현될 수도 있다.
본 발명의 개념에 따르면, 제1 및 제2 수직 채널 트랜지스터들(FET1, FET2)의 바디들은 바디 연결부를 통해 서로 연결될 수 있다. 나아가, 바디 연결부는 기판에 직접 또는 간접적으로 접속될 수 있다. 이에 따라, 제1 및 제2 수직 채널 트랜지스터들(FET1, FET2)의 바디들은, 기판으로 소정의 외부 전압(Vbb)을 공급하는 외부 단자에 전기적으로 연결될 수 있다. 결론적으로, 기판으로 인가되는 외부 전압(Vbb)이 바디 연결부를 통해 제1 및 제2 수직 채널 트랜지스터들(FET1, FET2)의 바디들로 공급됨에 따라, 수직 채널 트랜지스터의 플로팅 바디(floating body) 현상이 억제될 수 있다.
이하, 실시예들을 통하여, 본 발명의 실시예들에 따른 수직 채널 트랜지스터 및 이를 포함하는 반도체 소자에 대해 구체적으로 설명한다.
도 2는 본 발명의 실시예들에 따른 수직 채널 트랜지스터들을 도시하는 개략적인 사시도이다. 도 3a는 도 2의 수직 채널 트랜지스터들을 포함하는 반도체 소자를 설명하기 위한 평면도이다. 도 3b 및 도 3c는 각각 도 3a의 I-I' 및 II-II' 선에 따른 단면도들이다.
도 2 및 도 3a 내지 도 3c를 참조하면, 기판(100) 상에, 제4 방향(D4)으로 길다란 아일랜드 형태를 가지며 제3 방향(D3)으로 돌출된 활성 필라(AP)가 제공될 수 있다. 제4 방향(D4)은, 동일 평면 상에서, 제1 방향(D1) 및 제2 방향(D2)의 각각에 대해 일정한 각도로 경사질 수 있다. 예컨대, 제4 방향(D4)은 제1 방향(D1)과 a 각도로 경사질 수 있고, 제2 방향(D2)과는 약 90°-a 각도로 경사질 수 있다. 여기서, 제1 방향(D1)은 후술할 매립 비트라인(BBL)의 연장 방향에 해당할 수 있고, 제2 방향(D2)은 후술할 워드 라인(WL)의 연장 방향에 해당할 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 대체로 수직하게 직교할 수 있다. 각도(a)는 0°에서 90°사이의 값, 일예로 45°일 수 있다. 제3 방향(D3)은 기판(100)의 상면에 수직한 방향일 수 있다. 즉, 제3 방향(D3)은 제1, 제2 및 제4 방향들(D1, D2, D4) 모두에 수직할 수 있다. 요컨대, 매립 비트라인(BBL) 및 워드 라인(WL)은 서로 직교하되, 활성 필라(AP)는 매립 비트라인(BBL) 및 워드 라인(WL)에 대해 사선 방향으로 기울어질 수 있다. 기판(100)은 반도체 물질로서, 예를 들면 실리콘 기판을 포함할 수 있다. 기판(100)은 제1 도전형(예컨대, P형)의 웰 영역(102)을 포함할 수 있다. 활성 필라(AP)는 기판(100)처럼 실리콘을 포함할 수 있다. 활성 필라(AP)의 양단부들은 곡면 형태의 측벽들을 가질 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
활성 필라(AP)는 한 쌍의 수직부들(VP) 및 이들 사이의 바디 연결부(CP)를 포함할 수 있다. 수직부들(VP)의 각각은 채널 바디(CB) 및 채널 바디(CB) 아래의 하부 불순물 영역(120)을 포함할 수 있다. 채널 바디(CB) 및 바디 연결부(CP)는 서로 동일한 타입의 불순물로 도핑될 수 있다. 예컨대, 채널 바디(CB) 및 바디 연결부(CP)는 웰 영역(102)과 동일한 제1 도전형의 불순물(예컨대, P형 불순물)로 도핑될 수 있다. 하부 불순물 영역(120)은 채널 바디(CB) 및 바디 연결부(CP)와 다른 타입의 불순물로 도핑될 수 있다. 즉, 하부 불순물 영역(120)은 제1 도전형과 다른 제2 도전형의 불순물(예컨대, N형 불순물)로 도핑될 수 있다. 한 쌍의 수직부들(VP)은 활성 필라(AP)의 양단부들에 각각 제공될 수 있고, 수직부들(VP)을 제외한 활성 필라(AP)의 나머지 부분들은 바디 연결부(CP)로 정의될 수 있다.
구체적으로, 바디 연결부(CP)는 한 쌍의 채널 바디들(CB)과 공통으로 연결되는 제1 부분(P1), 및 제1 부분(P1)으로부터 아래로 연장되고 하부 불순물 영역들(120)과 접하는 제2 부분(P2)을 포함할 수 있다. 본 실시예에서, 바디 연결부(CP)의 제2 부분(P2)은 기판(100)에 직접 연결될 수 있다. 즉, 바디 연결부(CP)는 기판(100)의 웰 영역(102)과 접할 수 있다. 결과적으로, 활성 필라(AP)의 한 쌍의 채널 바디들(CB)은 바디 연결부(CP)에 공통으로 연결됨과 더불어, 바디 연결부(CP)를 통해 기판(100)의 웰 영역(102)과 전기적으로 접속될 수 있다. 일 실시예에 따르면, 바디 연결부(CP)의 제2 부분(P2)은 기판(100)과 하부 불순물 영역(120) 사이로 연장될 수 있다. 이 경우, 하부 불순물 영역(120)은 기판(100)과 이격될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
채널 바디들(CB)의 상면 상에 상부 불순물 영역들(170)이 각각 배치될 수 있다. 상부 불순물 영역들(170)의 각각은 그 아래의 채널 바디(CB)와 직접 접할 수 있다. 상부 불순물 영역들(170)은 예컨대, 제2 도전형의 불순물로 도핑된 실리콘층을 포함할 수 있다.
활성 필라(AP)의 양단부들에 워드 라인들(WL)이 결합될 수 있다. 구체적으로, 워드 라인들(WL)은 채널 바디들(CB)의 측벽들 상에 각각 배치될 수 있다. 워드 라인들(WL)의 각각은 채널 바디(CB)의 측벽을 감싸며 제2 방향(D2)으로 연장될 수 있다. 평면적 관점에서, 워드 라인들(WL)은 활성 필라(AP)와 중첩되지 않을 수 있다. 일 실시예에 있어서, 워드 라인들(WL)의 상면들은 활성 필라(AP)의 상면과 실질적으로 동일한 높이를 가질 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 워드 라인들(WL)은 도핑된 반도체(예를 들어, 도핑된 실리콘), 금속(예를 들어, 텅스텐, 티타늄 또는 탄탈늄), 도전성 금속 질화물(예를 들어, 질화 티타늄 또는 질화 탄탈늄 등), 및 도전성 금속-반도체 화합물(예를 들어, 금속 실리사이드 등) 중 적어도 하나를 포함할 수 있다.
각각의 워드 라인들(WL)과 각각의 채널 바디들(CB) 사이에 게이트 절연 패턴(150)이 개재될 수 있다. 게이트 절연 패턴(150)은 실리콘 산화막 또는 실리콘 산화물보다 유전 상수가 높은 고유전막을 포함할 수 있다.
활성 필라(AP)의 양단부들에 매립 비트라인들(BBL)이 결합될 수 있다. 구체적으로, 매립 비트라인들(BBL)은 하부 불순물 영역들(120)의 측벽들 상에 각각 배치될 수 있다. 즉, 매립 비트라인들(BBL)은 워드 라인들(WL)보다 낮은 위치에 배치될 수 있다. 매립 비트라인들(BBL)의 각각은 하부 불순물 영역(120)의 측벽을 감싸며 제1 방향(D1)으로 연장될 수 있다. 평면적 관점에서, 매립 비트라인들(BBL)은 활성 필라(AP)와 중첩되지 않을 수 있으며, 워드 라인들(WL)과 교차(즉, 직교)될 수 있다. 서로 대면하는 매립 비트라인(BBL)의 측벽과 하부 불순물 영역(120)의 측벽은 접할 수 있다. 본 실시예에서, 매립 비트라인들(BBL)은 금속(예를 들어, 텅스텐, 티타늄 또는 탄탈늄), 도전성 금속 질화물(예를 들어, 질화 티타늄 또는 질화 탄탈늄 등), 및 도전성 금속-반도체 화합물(예를 들어, 금속 실리사이드 등) 중 적어도 하나를 포함할 수 있다. 본 실시예에 의하면, 매립 비트라인들(BBL)이 금속 물질을 포함하므로 폴리실리콘으로 구성된 것에 비해 저항을 낮출 수 있다.
상술한 한 쌍의 채널 바디들(CB)은 도 1에서 설명한 제1 및 제2 수직 채널 트랜지스터들(FET1, FET2)의 바디에 해당될 수 있고, 한 쌍의 하부 불순물 영역들(120)은 도 1에서 설명한 제1 및 제2 수직 채널 트랜지스터들(FET1, FET2)의 제1 소스/드레인들에 해당할 수 있다. 또한, 한 쌍의 상부 불순물 영역들(170)은 도 1에서 설명한 제1 및 제2 수직 채널 트랜지스터들(FET1, FET2)의 제2 소스/드레인들에 해당할 수 있다. 그리고, 게이트 절연 패턴(150)을 개재하여 채널 바디들(CB)에 결합된 한 쌍의 워드 라인들(WL)의 부분들은 도 1에서 설명한 제1 및 제2 수직 채널 트랜지스터들(FET1, FET2)의 게이트들에 해당할 수 있다. 즉, 하나의 활성 필라(AP)와 이에 결합된 한 쌍의 워드 라인들(WL)은 한 쌍의 수직 채널 트랜지스터들을 구성할 수 있다.
본 발명의 실시예들에 따른 반도체 소자는 복수개의 활성 필라들(AP) 포함할 수 있다. 복수 개의 활성 필라들(AP)은 제1 방향(D1) 및 제2 방향(D2)을 따라 배치되어 복수의 행과 열을 이룰 수 있다. 워드 라인들(WL)은 복수 개로 제공되어 제1 방향(D1)을 따라 배치되고, 하나의 워드 라인(WL)은 복수의 활성 필라들(AP)에 결합될 수 있다. 예컨대, 하나의 워드 라인(WL)과 결합되는 복수의 채널 바디들(CB)은 제2 방향(D2)을 따라 일렬로 배치될 수 있다. 마찬가지로, 매립 비트라인들(BBL)은 복수 개로 제공되어 제2 방향(D2)을 따라 배치되고, 하나의 매립 비트라인(BBL)은 복수의 활성 필라들(AP)과 결합될 수 있다. 예컨대, 하나의 매립 비트라인(BBL)에 공통으로 접속되는 복수의 하부 불순물 영역들(120)은 제1 방향(D1)을 따라 지그재그 형태로 배치될 수 있다.
활성 필라들(AP) 사이에는 소자 분리막(106)이 배치될 수 있다. 즉, 활성 필라들(AP)은 소자 분리막(106)에 의해 서로 분리될 수 있다. 소자 분리막(106)은 예컨대, 실리콘 산화물을 포함할 수 있다. 매립 비트라인들(BBL)은 소자 분리막(106) 내에 매립될 수 있다.
워드 라인들(WL)과 매립 비트라인들(BBL) 사이에 매립 절연 패턴들(130)이 배치될 수 있다. 매립 절연 패턴들(130)은 워드 라인들(WL)과 매립 비트라인들(BBL)이 중첩되는 위치에 아일랜드 형태로 배치될 수 있다. 매립 절연 패턴들(130)은 예컨대, 실리콘 산화물을 포함할 수 있다. 매립 절연 패턴들(130)의 측벽들 상에 라이너 패턴들(112)이 배치될 수 있다. 라이너 패턴들(112)은 소자 분리막(106) 또는 활성 필라(AP)와 접할 수 있다. 라이너 패턴들(112)은 매립 비트라인들(BBL)의 상면을 따라 제1 방향(D1)으로 연장될 수 있다. 워드 라인들(WL)과 매립 비트라인들(BBL)이 중첩되는 위치에서, 라이너 패턴들(112)의 상면은 워드 라인들(WL)의 하면보다 낮을 수 있다. 게이트 절연 패턴(150)은 각각의 워드 라인들(WL)과 각각의 매립 절연 패턴들(130) 사이 및 각각의 워드 라인들(WL)과 소자 분리막(106) 사이로 연장될 수 있다.
소자 분리막(106) 상에 몰드 절연막(160)이 배치될 수 있다. 몰드 절연막(160)은 워드 라인들(WL)의 상면들 및 활성 필라들(AP)의 상면들을 덮으며 상부 불순물 영역들(170)의 측벽을 둘러쌀 수 있다. 몰드 절연막(160)은 예컨대, 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다.
데이터 저장 요소들(190)이 콘택 플러그들(180)을 통해 상부 불순물 영역들(170)에 전기적으로 연결될 수 있다. 본 실시예에서, 데이터 저장 요소들(190)은 캐패시터일 수 있다. 즉, 데이터 저장 요소들(190)의 각각은 하부 전극(192), 유전막(194) 및 상부 전극(196)을 포함할 수 있다. 이 경우, 본 발명의 실시예들에 따른 반도체 소자는 디램(Dynamic RAM) 소자일 수 있다. 다른 실시예에 따르면, 데이터 저장 요소들(190)은 자기터널접합 패턴들(MTJ patterns; Magnetic Tunnel Junction pattern), 또는 가변 저항체들 등으로 구현될 수 있다. 데이터 저장 요소들(190)의 각각은 단위 메모리 셀을 구성할 수 있다.
본 발명의 실시예들에 따르면, 하나의 활성 필라(AP)는 두 개의 단위 메모리 셀들로 구현될 수 있다. 달리 얘기하면, 사선 방향으로 인접한 한 쌍의 단위 메모리 셀들은 하나의 활성 필라(AP)를 공유할 수 있다. 하나의 활성 필라(AP)는 한 쌍의 수직 채널 트랜지스터들을 구성하는 수직부들(VP)과 이들 사이의 바디 연결부(CP)를 포함할 수 있다. 바디 연결부(CP)는 수직부들(VP)의 채널 바디들(CB)에 공통으로 연결됨과 더불어, 기판(100)의 웰 영역(102)에 접속될 수 있다. 이에 따라, 기판(100)의 웰 영역(102)에 인가되는 외부 전압(Vbb, 도 1참조)이 바디 연결부(CP)를 통해 채널 바디들(CB)로 공급될 수 있어, 채널 바디들(CB)이 플로팅되는 것을 방지할 수 있다. 결론적으로, 본 발명의 실시예들에 따른 수직 트랜지스터들을 포함하는 반도체 소자에서, 트랜지스터의 문턱전압에서의 불안정성을 증가시키고, 메모리 반도체 소자의 동적 기준(dynamic reference) 특성에서의 열화를 가져오는 플로팅 바디 효과는 제거될 수 있다.
이하, 도 2의 수직 채널 트랜지스터들을 포함하는 반도체 소자의 제조 방법에 대해 설명한다. 도 4a 내지 도 12a는 도 2의 수직 채널 트랜지스터들을 포함하는 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 4b 내지 도 12b는 각각 도 4a 내지 도 12a의 I-I' 선에 따른 단면도들이고, 도 4b 내지 도 12b는 각각 도 4a 내지 도 12a의 II-II' 선에 따른 단면도들이다.
도 4a 내지 도 4c를 참조하면, 기판(100) 상에 복수 개의 활성 필라들(AP)이 형성될 수 있다. 활성 필라들(AP)은 제1 방향(D1) 및 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 배치될 수 있으며, 기판(100)으로부터 제1 및 제2 방향들(D1, D2) 모두에 수직한 제3 방향(D3)으로 돌출될 수 있다. 평면적 관점에서, 활성 필라들(AP)은 제1 및 제2 방향들(D1, D2)에 대해 사선 방향인 제4 방향(D4)으로 길다란 아일랜드 형태를 가질 수 있다. 활성 필라들(AP)의 양단부들은 곡선 형태를 가질 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
활성 필라들(AP)은 기판(100)에 제1 트렌치(104)를 형성하고, 제1 트렌치(104) 내에 소자 분리막(106)을 형성함으로써 정의될 수 있다. 제1 트렌치(104)는 기판(100) 상에 활성 필라들(AP)의 평면적 위치를 정의하는 하드 마스크 패턴들(108)을 형성하고, 이를 식각 마스크로 기판(100)을 식각하여 형성될 수 있다. 기판(100)은 반도체 물질로서, 예를 들면 실리콘 기판을 포함할 수 있다. 기판(100)은 제1 도전형의 불순물, 예컨대 P형 불순물로 도핑된 웰 영역(102)을 포함할 수 있다. 활성 필라들(AP)은 웰 영역(102)과 접할 수 있다. 소자 분리막(106)은 실리콘 산화막을 포함할 수 있고, 하드 마스크 패턴들(108)는 실리콘 질화막을 포함할 수 있다.
도 5a 내지 도 5c를 참조하면, 소자 분리막(106)의 일부가 제거되어, 제2 트렌치들(110)이 형성될 수 있다. 제2 트렌치들(110)은 제1 방향(D1)으로 나란하게 연장되는 라인 형태로 형성될 수 있으며, 제1 트렌치들(104)보다 얕은 깊이로 형성될 수 있다. 제2 트렌치들(110)은 제1 방향(D1)으로 연장되며, 활성 필라들(AP)의 단부들의 측벽들을 노출할 수 있다. 예컨대, 하나의 제2 트렌치(110)는 제2 방향(D2)으로 서로 인접한 한 쌍의 활성 필라들(AP)의 측벽들을 공통으로 노출할 수 있다. 제2 트렌치들(110)의 형성 동안, 활성 필라들(AP)의 단부들은 제거되지 않을 수 있다.
제2 트렌치들(110)의 측벽들 상에 라이너 패턴들(112)이 형성될 수 있다. 라이너 패턴들(112)은 제2 트렌치들(110)을 따라 제1 방향(D1)으로 연장될 수 있으며, 제2 트렌치들(110)에 의해 노출된 활성 필라들(AP)의 측벽들을 덮을 수 있다. 라이너 패턴들(112)은 기판(100) 상에 제2 트렌치들(110)의 내면을 덮는 라이너막을 형성한 후 전면 이방성 식각 공정을 수행하여 형성될 수 있다. 라이너막은 예컨대, 실리콘 질화막을 포함할 수 있다. 라이너 패턴들(112)은 후속의 공정에서, 제2 트렌치들(110)에 노출된 활성 필라들(AP)의 측벽들을 보호할 수 있다.
도 6a 내지 도 6c를 참조하면, 제2 트렌치들(110) 아래의 소자 분리막(106)이 제거되어 리세스 영역들(114)이 형성될 수 있다. 리세스 영역들(114)은 제2 트렌치들(110)을 따라 제1 방향(D1)으로 연장될 수 있으며, 라이너 패턴들(112) 아래의 활성 필라들(AP)의 측벽들을 노출할 수 있다.
도 7a 내지 도 7c를 참조하면, 리세스 영역들(114)에 노출된 활성 필라들(AP)의 측벽들로 불순물이 주입되어, 하부 불순물 영역들(120)이 형성될 수 있다. 예컨대, 하부 불순물 영역들(120)은 이온 주입 공정 및 확산 공정을 이용하여 형성될 수 있다. 이어서, 리세스 영역들(114) 내에 도전 물질을 채워 매립 비트라인들(BBL)이 형성될 수 있다. 도전 물질은 금속(예를 들어, 텅스텐, 티타늄 또는 탄탈늄), 도전성 금속 질화물(예를 들어, 질화 티타늄 또는 질화 탄탈늄 등), 및 도전성 금속-반도체 화합물(예를 들어, 금속 실리사이드 등) 중 적어도 하나를 포함할 수 있다. 본 실시예에 의하면, 매립 비트라인들(BBL)이 금속 물질을 포함하므로 폴리실리콘으로 구성된 것에 비해 저항을 낮출 수 있다.
도 8a 내지 도 8c를 참조하면, 제2 트렌치들(110) 내에 매립 절연 패턴들(130)이 형성될 수 있다. 매립 절연 패턴들(130)은, 기판(100) 상에 제2 트렌치들(110)을 채우는 매립 절연막을 형성하고, 평탄화 공정을 수행하여 형성될 수 있다. 매립 절연막은 예컨대, 실리콘 산화막을 포함할 수 있다.
도 9a 내지 도 9c를 참조하면, 소자 분리막(106), 매립 절연 패턴들(130) 및 라이너 패턴들(112)의 일부가 제거되어, 제3 트렌치들(140)이 형성될 수 있다. 제3 트렌치들(140)은 제2 방향(D2)으로 나란하게 연장되는 라인 형태로 형성될 수 있으며, 활성 필라들(AP)의 단부들의 측벽들을 노출할 수 있다. 제3 트렌치들(140)은 제2 트렌치들(110, 도 7a 내지 도 7c 참조)보다 얕은 깊이로 형성될 수 있다. 제3 트렌치들(140)의 하면들은 매립 비트라인들(BBL)의 상면과 이격될 수 있다. 예컨대, 제3 트렌치들(140)은 기판(100) 상에 마스크 패턴(미도시)을 형성하고, 이를 식각마스크로 이용하여 마스크 패턴(미도시)에 노출되는 소자 분리막(106), 매립 절연 패턴들(130) 및 라이너 패턴들(112)을 식각함으로써 형성될 수 있다. 마스크 패턴(미도시)은 활성 필라들(AP)의 상면을 노출하지 않을 수 있다. 제3 트렌치들(140)의 형성 동안, 활성 필라들(AP)의 단부들은 제거되지 않을 수 있다.
도 10a 내지 도 10c를 참조하면, 각각의 제3 트렌치들(140) 내에 게이트 절연 패턴(150)과 워드 라인(WL)이 형성될 수 있다. 예컨대, 게이트 절연 패턴들(150) 및 워드 라인들(WL)은, 기판(100) 상에 제3 트렌치들(140)을 채우는 게이트 절연막 및 워드 라인막을 차례로 형성하고, 활성 필라들(AP)의 상면들이 노출될 때까지 평탄화 공정을 수행하여 형성될 수 있다. 평탄화 공정 동안, 하드 마스크 패턴들(108)은 제거될 수 있다. 게이트 절연막은 실리콘 산화막 또는 실리콘 산화막보다 유전 상수가 높은 고유전막을 포함할 수 있다. 워드 라인막은 도핑된 반도체(예를 들어, 도핑된 실리콘), 금속(예를 들어, 텅스텐, 티타늄 또는 탄탈늄), 도전성 금속 질화물(예를 들어, 질화 티타늄 또는 질화 탄탈늄 등), 및 도전성 금속-반도체 화합물(예를 들어, 금속 실리사이드 등) 중 적어도 하나를 포함할 수 있다.
도 11a 내지 도 11c를 참조하면, 기판(100)의 전면 상에 몰드 절연막(160)이 형성될 수 있다. 몰드 절연막(160)은 예컨대, 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 이어서, 몰드 절연막(160) 내에 활성 필라들(AP)의 상면을 노출하는 몰드 개구부들(165)이 형성될 수 있다. 평면적으로, 몰드 개구부들(165)은 활성 필라들(AP)의 양단부들과 중첩될 수 있다. 즉, 한 쌍의 몰드 개구부들(165)은 하나의 활성 필라(AP)의 양단부들 상에 각각 위치될 수 있다.
도 12a 내지 도 12c를 참조하면, 몰드 개구부들(165) 내에 상부 불순물 영역들(170)이 형성될 수 있다. 예컨대, 상부 불순물 영역들(170)은 기판(100) 상에 몰드 개구부들(165)을 채우는 에피택시얼층을 형성하고, 몰드 절연막(160)의 상면이 노출될 때까지 평탄화 공정을 수행하여 형성될 수 있다. 에피택시얼층은 몰드 개구부들(165)에 의해 노출된 활성 필라들(AP)의 상면을 시드로 하는 선택적 에피택시얼 성장 공정을 이용하여 형성될 수 있다. 에피택시얼 성장 공정과 동시에 또는 에피택시얼 성장 공정 후 상부 불순물 영역들(170)에 제2 도전형의 불순물(예컨대, N형 불순물)이 도핑될 수 있다. 상부 불순물 영역들(170) 예컨대, 실리콘층을 포함할 수 있다.
상부 불순물 영역들(170)이 형성됨에 따라, 각각의 활성 필라들(AP)에 한 쌍의 채널 바디들(CB)과 바디 연결부(CP)가 정의될 수 있다. 채널 바디들(CB)은 수직적으로 하부 및 상부 분술물 영역들(120, 170) 사이에 위치하고, 수평적으로는 워드 라인들(WL)과 중첩될 수 있다. 바디 연결부(CP)는 채널 바디들(CB)과 접하는 제1 부분(P1)과 제1 부분(P1) 아래의 제2 부분(P2)을 포함할 수 있다. 바디 연결부(CP)의 제2 부분(P2)은 하부 불순물 영역들(120) 및 기판(100)의 웰 영역(102)과 접할 수 있다. 일 실시예에 따르면, 바디 연결부(CP)의 제2 부분(P2)은 기판(100)과 하부 불순물 영역들(120) 사이로 연장될 수 있다.
다시 도 3a 내지 도 3c를 참조하면, 상부 불순물 영역들(170)과 접하는 콘택 플러그들(180)이 형성될 수 있고, 콘택 플러그들(180) 상에 데이터 저장 요소들(190)이 각각 형성될 수 있다. 데이터 저장 요소들(190)의 각각은 하부 전극(192), 유전막(194) 및 상부 전극(196)을 포함할 수 있다. 이로써, 도 2 및 도 3a 내지 도 3c에 도시된 수직 채널 트랜지스터들 및 이를 포함하는 반도체 소자의 구현이 완성될 수 있다.
도 13는 본 발명의 실시예들에 따른 수직 채널 트랜지스터들을 도시하는 개략적인 사시도이다. 도 14a는 도 13의 수직 채널 트랜지스터들을 포함하는 반도체 소자를 설명하기 위한 평면도이다. 도 14b 및 도 14c는 각각 도 14a의 I-I' 및 II-II' 선에 따른 단면도들이다. 본 실시예에 따르면, 한 쌍의 채널 바디들(CB)은 바디 연결부(CP)에 공통으로 연결되되, 바디 연결부(CP)는 연결 콘택(BC)을 통해 기판(100)과 간접적으로 연결될 수 있다. 설명의 간소화를 위해 도 2 및 도 3a 내지 도 3c에 도시된 실시예와의 차이점을 위주로 설명한다.
도 13 및 도 14a 내지 도 14c를 참조하면, 기판(100)과 활성 필라들(AP) 사이에 활성 라인들(AL)이 배치될 수 있다. 활성 라인들(AL)은 제1 방향(D1)을 따라 연장되는 라인 형태를 가질 수 있으며, 제2 방향(D2)을 따라 배치될 수 있다. 활성 라인들(AL)은 활성 필라들(AP)의 양단부들과 중첩될 수 있다. 활성 라인들(AL)은 기판(100)처럼 실리콘을 포함할 수 있다. 활성 라인들(AL) 사이에 하부 분리막(106L)이 배치될 수 있다. 즉, 활성 라인들(AL)은 하부 분리막(106L)에 의해 서로 분리될 수 있다.
매립 비트라인들(BBL)은 활성 필라들(AP)의 양단부들과 활성 라인들(AL) 사이에 배치될 수 있다. 매립 비트라인들(BBL)은 활성 라인들(AL)을 따라 제1 방향(D1)으로 나란하게 연장될 수 있으며, 활성 라인들(AL)의 측벽들과 정렬되는 측벽들을 가질 수 있다. 매립 비트라인들(BBL)은 활성 필라들(AP)의 양단부들과 중첩될 수 있다. 매립 비트라인들(BBL)은 예컨대, 제2 도전형의 불순물이 도핑된 실리콘을 포함할 수 있다.
매립 비트라인들(BBL)과 중첩하는 활성 필라들(AP)의 양단부들에 하부 불순물 영역들(120)이 배치될 수 있다. 서로 대면하는 매립 비트라인들(BBL)의 상면과 하부 불순물 영역들(120)의 하면은 접할 수 있다. 매립 비트라인들(BBL)은 제2 방향(D2)을 따라 배치되고, 하나의 매립 비트라인(BBL)은 복수의 활성 필라들(AP)과 결합될 수 있다. 예컨대, 하나의 매립 비트라인(BBL)에 공통으로 접속되는 복수의 하부 불순물 영역들(120)은 제1 방향(D1)을 따라 일렬로 배치될 수 있다.
활성 필라들(AP)은 기판(100)과 이격될 수 있다. 즉, 바디 연결부(CP)의 제2 부분(P2)의 하면은 기판(100)으로부터 이격될 수 있다. 본 실시예에서, 기판(100)과 활성 필라들(AP) 사이에는, 그의 상면에 매립 비트라인들(BBL)을 구비한 활성 라인들(AL)과 하부 분리막(106L)이 개재될 수 있다. 활성 필라들(AP) 아래의 하부 분리막(106L) 내에는 연결 콘택들(BC)이 배치될 수 있다. 연결 콘택들(BC)은 하부 분리막(106L)을 관통하여 바디 연결부(CP)와 기판(100)의 웰 영역(102)을 연결할 수 있다. 즉, 활성 필라들(AP)은 연결 콘택들(BC)을 통해 기판(100)의 웰 영역(102)과 전기적으로 연결될 수 있다. 이에 따라, 기판(100)의 웰 영역(102)으로 인가되는 외부 전압(Vbb, 도 1 참조)이 연결 콘택들(BC) 및 바디 연결부(CP)를 통해 채널 바디들(CB)로 공급될 수 있어, 플로팅 바디 현상이 제거될 수 있다. 연결 콘택들(BC) 기판(100)처럼 실리콘을 포함할 수 있으며, 제1 도전형의 불순물(예컨대, P형 불순물)로 도핑될 수 있다.
활성 필라들(AP) 사이에 상부 분리막(106U)이 배치될 수 있다. 상부 분리막(106U)은 하부 분리막(106L)의 상면 및 매립 비트라인들(BBL)의 상면을 덮을 수 있다. 하부 및 상부 분리막들(106L, 106U)은 예컨대, 실리콘 산화막을 포함할 수 있으며, 소자 분리막(106)으로 정의될 수 있다.
상부 분리막(106U) 내에 워드 라인들(WL)이 배치될 수 있다. 워드 라인들(WL)은 게이트 절연 패턴(150)을 개재하여 채널 바디들(CB)에 결합될 수 있다. 워드 라인들(WL)의 각각은 채널 바디(CB)의 측벽을 감싸며 제2 방향(D2)으로 연장될 수 있다. 평면적 관점에서, 워드 라인들(WL)은 활성 필라(AP)와 중첩되지 않을 수 있다. 워드 라인들(WL)의 하면들은 매립 비트라인들(BBL)의 상면보다 높을 수 있고, 워드 라인들(WL)의 상면들은 활성 필라(AP)의 상면과 실질적으로 동일한 높이를 가질 수 있다. 워드 라인들(WL)은 제1 방향(D1)을 따라 배치되고, 하나의 워드 라인(WL)은 복수의 활성 필라들(AP)에 결합될 수 있다. 예컨대, 하나의 워드 라인(WL)과 결합되는 복수의 채널 바디들(CB)은 제2 방향(D2)을 따라 일렬로 배치될 수 있다.
게이트 절연 패턴(150)은 각각의 워드 라인들(WL)의 하면과 상부 분리막(106U) 사이 및 각각의 워드 라인들(WL)의 측벽과 상부 분리막(106U) 사이로 연장될 수 있다.
그 외 구성들은 도 2 및 도 3a 내지 도 3c에서 설명한 바와 동일, 유사하므로 상세한 설명은 생략한다.
이하, 도 13의 수직 채널 트랜지스터들을 포함하는 반도체 소자의 제조 방법에 대해 설명한다. 도 15a 내지 도 20a는 도 13의 수직 채널 트랜지스터들을 포함하는 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 15b 내지 도 20b는 각각 도 15a 내지 도 20a의 I-I' 선에 따른 단면도들이고, 도 15c내지 도 20c는 각각 도 15a 내지 도 20a의 II-II' 선에 따른 단면도들이다. 설명의 간소화를 위해 중복되는 구성의 성세한 설명은 생략한다.
도 15a 내지 도 15c를 참조하면, 기판(100)에 활성 라인들(AL)을 정의하는 하부 분리막(106L)이 형성될 수 있다. 하부 분리막(106L)은 제1 방향(D1)으로 나란하게 연장되는 복수 개의 라인 형태를 가질 수 있다. 하부 분리막(106L)은 기판(100)에 하부 트렌치(104L)를 형성하고, 하부 트렌치(104L) 내에 절연막을 채워 형성될 수 있다. 하부 분리막(106L)은 예컨대, 실리콘 산화막을 포함할 수 있다. 결과적으로, 활성 라인들(AL)은 제1 방향(D1)으로 연장되는 라인 형태를 가지며, 기판(100)으로부터 제3 방향(D3)으로 돌출될 수 있다.
도 16a 내지 도 16c를 참조하면, 활성 라인들(AL)의 상부에 불순물이 주입되어 매립 비트라인들(BBL)이 형성될 수 있다. 예컨대, 매립 비트라인들(BBL)은 이온 주입 공정 및 확산 공정을 이용하여 형성될 수 있으며, 제2 도전형의 불순물(예컨대, N형 불순물)로 도핑될 수 있다. 매립 비트라인들(BBL)은 활성 라인들(AL)을 따라 제1 방향(D1)으로 연장될 수 있다.
도 17a 내지 도 17c를 참조하면, 기판(100)의 전면 상에 상부 분리막(106U)이 형성될 수 있다. 상부 분리막(106U)은 예컨대, 실리콘 산화막을 포함할 수 있다. 하부 분리막(106L) 및 상부 분리막(106U)은 소자 분리막(106)으로 정의될 수 있다.
이어서, 상부 분리막(106U) 내에 상부 트렌치들(104U)이 형성될 수 있고, 하부 분리막(106L) 내에 연결 콘택홀들(104C)이 형성될 수 있다. 평면적 관점에서, 상부 트렌치들(104U)의 각각은 제1 및 제2 방향들(D1, D2)에 대해 사선 방향인 제4 방향(D4)으로 길다란 아일랜드 형태를 가질 수 있으며, 그의 단부들은 매립 비트라인들(BBL)과 중첩될 수 있다. 상부 트렌치들(104U)은 상부 분리막(106U)을 관통하여 하부 분리막(106L)의 상면 및 매립 비트라인들(BBL)의 상면들을 노출할 수 있다. 연결 콘택홀들(104C)은 상부 트렌치들(104U)에 의해 노출된 하부 분리막(106L)을 관통하여 기판(100)의 웰 영역(102)을 노출할 수 있다. 연결 콘택홀들(104C)의 각각은 그 위의 상부 트렌치(104U)와 연통될 수 있다.
도 18a 내지 도 18c를 참조하면, 연결 콘택홀들(104C) 내에 연결 콘택들(BC)이 형성되고, 상부 트렌치들(104U) 내에 활성 필라들(AP)이 형성될 수 있다. 예컨대, 연결 콘택들(BC) 및 활성 필라들(AP)은 연결 콘택홀들(104C) 및 상부 트렌치들(104U)을 채우는 에피택시얼층을 형성하고, 상부 분리막(106U)의 상면이 노출될 때까지 평탄화 공정을 수행하여 형성될 수 있다. 에피택시얼층은 연결 콘택홀들(104C)에 노출된 기판(100)이 상면을 시드로 하는 선택적 에피택시얼 성장 공정을 이용하여 형성될 수 있다. 에피택시얼 성장 공정과 동시에 또는 에피택시얼 성장 공정 후 연결 콘택들(BC) 및 활성 필라들(AP)에 제1 도전형의 불순물(예컨대, P형 불순물)이 도핑될 수 있다. 연결 콘택들(BC) 및 활성 필라들(AP)은 예컨대, 실리콘층을 포함할 수 있다.
각각의 활성 필라들(AP) 내에 매립 비트라인들(BBL)과 접하는 하부 불순물 영역들(120)이 형성될 수 있다. 예컨대, 하부 불순물 영역들(120)은 활성 필라들(AP)의 형성 후 열처리 공정을 진행하여 매립 비트라인들(BBL) 내에 도핑된 불순물들을 활성 필라들(AP)로 확산시킴으로써 형성될 수 있다. 이에 따라, 하부 불순물 영역들(120)은 제2 도전형을 가질 수 있다.
도 19a 내지 도 19c를 참조하면, 상부 분리막(106U)의 일부가 제거되어, 제3 트렌치들(140)이 형성될 수 있다. 제3 트렌치들(140)은 제2 방향(D2)으로 나란하게 연장되는 라인 형태로 형성될 수 있으며, 활성 필라들(AP)의 단부들의 측벽들을 노출할 수 있다. 제3 트렌치들(140)은 상부 분리막(106U)보다 얕은 깊이로 형성될 수 있다. 제3 트렌치들(140)의 하면들은 매립 비트라인들(BBL)의 상면과 이격될 수 있다. 예컨대, 제3 트렌치들(140)은 기판(100) 상에 마스크 패턴(미도시)을 형성하고, 이를 식각마스크로 이용하여 마스크 패턴(미도시)에 노출되는 상부 분리막(106U)을 식각하여 형성될 수 있다. 마스크 패턴(미도시)은 활성 필라들(AP)의 상면을 노출하지 않을 수 있다. 제3 트렌치들(140)의 형성 동안, 활성 필라들(AP)의 단부들은 제거되지 않을 수 있다.
도 20a 내지 도 20c를 참조하면, 각각의 제3 트렌치들(140) 내에 게이트 절연 패턴(150)과 워드 라인(WL)이 형성될 수 있다. 예컨대, 게이트 절연 패턴들(150) 및 워드 라인들(WL)은, 기판(100) 상에 제3 트렌치들(140)을 채우는 게이트 절연막 및 워드 라인막을 차례로 형성하고, 활성 필라들(AP)의 상면들이 노출될 때까지 평탄화 공정을 수행하여 형성될 수 있다.
다시 도 14a 내지 도 14c를 참조하면, 기판(100)의 전면 상에 몰드 절연막(160)이 형성될 수 있고, 몰드 절연막(160) 내에 상부 불순물 영역들(170)이 형성될 수 있다. 상부 불순물 영역들(170)은 활성 필라들(AP)의 양단부들 상에 위치될 수 있으며, 그 아래의 활성 필라들(AP)의 상면과 접할 수 있다. 몰드 절연막(160) 및 상부 불순물 영역들(170)은 도 12a 내지 도 12c에 설명한 바와 동일한 물질 및 동일한 방법으로 형성될 수 있다.
이어서, 상부 불순물 영역들(170)과 접하는 콘택 플러그들(180)이 형성될 수 있고, 콘택 플러그들(180) 상에 데이터 저장 요소들(190)이 형성될 수 있다. 데이터 저장 요소들(190)의 각각은 하부 전극(192), 유전막(194) 및 상부 전극(196)을 포함할 수 있다. 이로써, 도 13 및 도 14a 내지 도 14c에 도시된 수직 채널 트랜지스터들 및 이를 포함하는 반도체 소자의 구현이 완성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상으로 돌출되는 활성 필라, 상기 활성 필라는 채널 바디 및 상기 채널 바디 아래의 하부 불순물 영역을 각각 포함하는 한 쌍의 수직부들 및 상기 한 쌍의 수직부들 사이의 바디 연결부를 포함하고;
    상기 채널 바디들과 각각 결합하는 워드 라인들; 및
    상기 하부 불순물 영역들과 각각 접하는 매립 비트 라인들을 포함하되,
    상기 채널 바디들은 상기 바디 연결부를 통해 상기 기판과 연결되고,
    상기 바디 연결부는:
    상기 채널 바디들과 공통으로 연결되는 제1 부분; 및
    상기 제1 부분으로부터 아래로 연장되고 상기 하부 불순물 영역들과 접하는 제2 부분을 포함하고,
    상기 한 쌍의 수직부들은 상기 활성 필라의 양단부들에 각각 제공되고,
    각각의 상기 매립 비트라인들은 각각의 상기 하부 불순물 영역들의 측벽을 감싸며 제1 방향으로 연장되고,
    각각의 상기 워드 라인들은 각각의 상기 채널 바디들의 측벽을 감싸며, 상기 제1 방향과 교차하는 제2 방향으로 연장되고,
    상기 활성 필라는 상기 제1 및 제2 방향들에 대해 사선 방향으로 연장되는 아일랜드 형태를 갖는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 바디 연결부의 상기 제2 부분의 하면은 상기 기판과 접하는 반도체 소자.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 기판과 상기 활성 필라 사이의 하부 절연막; 및
    상기 하부 절연막 내의 연결 콘택을 더 포함하되,
    상기 바디 연결부는 상기 연결 콘택을 통해 상기 기판과 연결되는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 하부 절연막 양측에 배치되고, 상기 활성 필라의 양단부들과 중첩되는 활성 라인들을 더 포함하되,
    상기 매립 비트 라인들은 상기 활성 필라의 상기 양단부들과 상기 활성 라인들 사이에 각각 배치되는 반도체 소자.
  6. 기판 상으로 돌출되는 제1 수직 채널 트랜지스터 및 제2 수직 채널 트랜지스터; 및
    상기 제1 수직 채널 트랜지스터의 제1 채널 바디, 상기 제2 수직 채널 트랜지스터의 제2 채널 바디, 상기 제1 채널 바디와 상기 제2 채널 바디 사이의 바디 연결부, 상기 제1 채널 바디 아래에 제공되는 제1 하부 불순물 영역, 및 상기 제2 채널 바디 아래에 제공되는 제2 하부 불순물 영역을 포함하는 활성 필라;
    상기 제1 및 제2 채널 바디들과 각각 결합하는 제1 및 제2 워드 라인들; 및
    상기 제1 및 제2 하부 불순물 영역들과 각각 접하는 제1 및 제2 매립 비트 라인들을 포함하되,
    상기 바디 연결부는 상기 기판에 연결되어 상기 기판에 인가되는 외부 전압을 상기 제1 및 제2 채널 바디들로 전달하도록 구성되고,
    상기 바디 연결부는:
    상기 제1 및 제2 채널 바디들 사이의 제1 부분; 및
    상기 제1 부분으로부터 아래로 연장되고 상기 제1 및 제2 하부 불순물 영역들 사이의 제2 부분을 포함하고,
    상기 제1 및 제2 매립 비트 라인들은 상기 제1 및 제2 하부 불순물 영역들의 측벽들을 각각 감싸며 제1 방향으로 연장되고,
    상기 제1 및 제2 워드 라인들은 상기 제1 및 제2 채널 바디들의 측벽들을 각각 감싸며 상기 제1 방향에 교차하는 제2 방향으로 연장되고,
    상기 활성 필라는 상기 제1 및 제2 방향들에 대해 사선 방향으로 연장되는 아일랜드 형태를 갖는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 제1 및 제2 채널 바디들 및 상기 바디 연결부는 제1 도전형의 불순물로 도핑되고,
    상기 제1 및 제2 하부 불순물 영역들은 상기 제1 도전형과 다른 제2 도전형의 불순물로 도핑된 반도체 소자.
  8. 제 6 항에 있어서,
    평면적 관점에서, 상기 활성 필라는 상기 제1 및 제2 워드 라인들과 상기 제1 및 제2 매립 비트 라인들의 교차 부분들을 사선 방향으로 연결하도록 배치되는 반도체 소자.
  9. 제 6 항에 있어서,
    상기 바디 연결부의 상기 제2 부분의 하면은 상기 기판과 접하는 반도체 소자.
  10. 제 6 항에 있어서,
    상기 바디 연결부의 상기 제2 부분과 상기 기판을 연결하는 연결 콘택을 더 포함하는 반도체 소자.
KR1020160115817A 2016-09-08 2016-09-08 수직 채널 트랜지스터를 포함하는 반도체 소자 Active KR102549609B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160115817A KR102549609B1 (ko) 2016-09-08 2016-09-08 수직 채널 트랜지스터를 포함하는 반도체 소자
US15/672,767 US10199497B2 (en) 2016-09-08 2017-08-09 Semiconductor devices including vertical channel transistors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160115817A KR102549609B1 (ko) 2016-09-08 2016-09-08 수직 채널 트랜지스터를 포함하는 반도체 소자

Publications (2)

Publication Number Publication Date
KR20180028595A KR20180028595A (ko) 2018-03-19
KR102549609B1 true KR102549609B1 (ko) 2023-06-30

Family

ID=61281326

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160115817A Active KR102549609B1 (ko) 2016-09-08 2016-09-08 수직 채널 트랜지스터를 포함하는 반도체 소자

Country Status (2)

Country Link
US (1) US10199497B2 (ko)
KR (1) KR102549609B1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12317511B2 (en) * 2017-09-06 2025-05-27 Institute of Microelectronics, Chinese Academy of Sciences MRAM, method of manufacturing the same, and electronic device including the MRAM
USD912626S1 (en) 2019-01-15 2021-03-09 Delta Electronics (Shanghai) Co., Ltd Magnetic core
CN111435625B (zh) * 2019-01-15 2021-07-06 台达电子企业管理（上海）有限公司 磁性器件及其制造方法
CN111863814B (zh) * 2019-04-24 2025-05-13 王振志 动态随机存取存储器元件及其制造方法
TWI702599B (zh) * 2019-07-12 2020-08-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造方法
CN114914243B (zh) * 2020-05-08 2025-04-18 福建省晋华集成电路有限公司 存储器
TWI731687B (zh) * 2020-05-20 2021-06-21 華邦電子股份有限公司 半導體記憶體結構及其形成方法
CN113903740B (zh) * 2020-07-06 2025-05-09 华邦电子股份有限公司 半导体存储器结构及其形成方法
EP3985672B1 (en) * 2020-09-04 2024-01-24 Changxin Memory Technologies, Inc. Semiconductor structure, and fabrication method and control method therefor
KR20220043981A (ko) 2020-09-28 2022-04-06 삼성전자주식회사 반도체 메모리 장치
CN115172370A (zh) * 2021-04-07 2022-10-11 芯盟科技有限公司 半导体结构及其形成方法
KR20230036853A (ko) * 2021-09-08 2023-03-15 삼성전자주식회사 수직 채널 어레이 트랜지스터 구조체 및 이를 포함하는 dram 소자
CN116391261A (zh) * 2021-10-31 2023-07-04 长江存储科技有限责任公司 具有垂直晶体管的存储器器件及其形成方法
CN116568024A (zh) * 2022-01-27 2023-08-08 芯盟科技有限公司 半导体结构及其制造方法
US12219749B2 (en) 2022-03-04 2025-02-04 Nanya Technology Corporation Method of manufacturing semiconductor device structure having a channel layer with different roughness
US12363886B2 (en) 2022-03-04 2025-07-15 Nanya Technology Corporation Semiconductor device structure having a channel layer with different roughness
TWI825766B (zh) * 2022-03-04 2023-12-11 南亞科技股份有限公司 半導體元件結構的製備方法
WO2025054039A1 (en) * 2023-09-05 2025-03-13 Applied Materials, Inc. Gate all around 4f 2 dram
WO2025050310A1 (en) * 2023-09-06 2025-03-13 Yangtze Memory Technologies Co., Ltd. Managing vertical structures in three-dimensional semiconductive devices

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19617646C2 (de) * 1996-05-02 1998-07-09 Siemens Ag Speicherzellenanordnung und ein Verfahren zu deren Herstellung
DE10306281B4 (de) 2003-02-14 2007-02-15 Infineon Technologies Ag Anordnung und Verfahren zur Herstellung von vertikalen Transistorzellen und transistorgesteuerten Speicherzellen
US7247570B2 (en) 2004-08-19 2007-07-24 Micron Technology, Inc. Silicon pillars for vertical transistors
JP4369405B2 (ja) 2005-07-15 2009-11-18 株式会社ルネサステクノロジ 半導体装置
TWI368315B (en) 2008-08-27 2012-07-11 Nanya Technology Corp Transistor structure, dynamic random access memory containing the transistor structure, and method of making the same
KR101607265B1 (ko) * 2009-11-12 2016-03-30 삼성전자주식회사 수직 채널 트랜지스터의 제조방법
KR20120118785A (ko) 2011-04-19 2012-10-29 에스케이하이닉스 주식회사 플로팅 바디 효과를 제어하기 위한 컨트롤 비트라인을 갖는 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템
US9401363B2 (en) 2011-08-23 2016-07-26 Micron Technology, Inc. Vertical transistor devices, memory arrays, and methods of forming vertical transistor devices
KR20130027155A (ko) 2011-09-07 2013-03-15 삼성전자주식회사 반도체 기억 소자
KR20130042779A (ko) * 2011-10-19 2013-04-29 삼성전자주식회사 수직형 채널 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
KR101927991B1 (ko) * 2012-07-16 2018-12-12 에스케이하이닉스 주식회사 수직형 반도체 소자, 그 소자를 갖는 모듈과 시스템, 및 그 소자의 제조 방법

Also Published As

Publication number Publication date
KR20180028595A (ko) 2018-03-19
US20180069117A1 (en) 2018-03-08
US10199497B2 (en) 2019-02-05

Similar Documents

Publication Publication Date Title
KR102549609B1 (ko) 수직 채널 트랜지스터를 포함하는 반도체 소자
US9929177B2 (en) Semiconductor memory device and method for manufacturing same
US8716774B2 (en) Semiconductor device having a buried gate type MOS transistor and method of manufacturing same
US8759844B2 (en) Semiconductor device having elevated source and drain
US8048737B2 (en) Semiconductor device and method of fabricating the same
US8558306B2 (en) Semiconductor device and method of manufacturing the same
US7847322B2 (en) Semiconductor memory device and method of manufacturing the same
US8841722B2 (en) Semiconductor device and method of forming the same
US10546867B2 (en) Method for manufacturing semiconductor device and semiconductor device
KR20140112771A (ko) 반도체 소자 및 그 제조 방법
US20160336376A1 (en) Semiconductor integrated circuit device having vertical channel and method of manufacturing the same
KR20130068698A (ko) 반도체 소자 및 그 제조 방법
JP2013168569A (ja) 半導体装置及びその製造方法
US20190013317A1 (en) High-Density Volatile Random Access Memory Cell Array and Methods of Fabrication
US20190088643A1 (en) Three dimensional memory device and method for fabricating the same
US9590175B2 (en) Method for producing a semiconductor device
US20140021537A1 (en) Semiconductor device and method for manufacturing the same
KR100810414B1 (ko) 플래시 메모리 소자 및 그 제조 방법
US8338254B2 (en) Methods of manufacturing self aligned buried contact electrodes for vertical channel transistors
KR100735753B1 (ko) 공유된 비트라인을 갖는 플래쉬 메모리 소자 및 그의제조방법
CN111863727B (zh) 半导体存储器件的制作方法
KR100960475B1 (ko) 반도체 소자 및 그 제조 방법
US20170133230A1 (en) Semiconductor device having vertical silicon pillar transistor
US8143665B2 (en) Memory array and method for manufacturing and operating the same
KR101147523B1 (ko) 스플릿게이트 구조를 갖는 1ｔ 디램 소자 및 이를 이용한 디램 어레이

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20160908

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20210908

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20160908

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20221121

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20230530

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20230626

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20230627

End annual number: 3

Start annual number: 1

PG1601 Publication of registration