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CN1967845A - 半导体器件及其制造方法 - Google Patents

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CN1967845A
CN1967845A CNA2006101603529A CN200610160352A CN1967845A CN 1967845 A CN1967845 A CN 1967845A CN A2006101603529 A CNA2006101603529 A CN A2006101603529A CN 200610160352 A CN200610160352 A CN 200610160352A CN 1967845 A CN1967845 A CN 1967845A
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semiconductor device
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Dongbu Electronics Co Ltd
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Abstract

一种半导体器件包括：半导体衬底，其具有源区/漏区；栅电极，其形成于该半导体衬底上；第一金属间介电层，其形成于该半导体衬底上并具有第一镶嵌图案；第一阻挡层，其形成于第一镶嵌图案上；第一金属线，其形成于该第一阻挡层上；以及第一金属覆盖层，其形成于该第一镶嵌图案中。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
通常，通过使用包括铝、铝合金和铜的金属薄膜，半导体器件的金属互连使形成于半导体衬底中的电路通过位于多个半导体器件之间的电连接和焊盘连接而彼此连接。
为了将焊盘和电极(该焊盘和该电极通过诸如氧化层之类的绝缘层彼此绝缘)相连接，首先通过选择性地蚀刻绝缘层而形成接触孔，随后通过使用阻挡金属或钨形成用于填充该接触孔的金属塞。
这样，在所得到的结构上形成金属薄膜之后，将金属薄膜图案化，从而形成用于连接焊盘与电极的金属互连。
主要使用光刻处理来图案化该金属互连。然而，金属互连的关键尺寸(CD)随着半导体器件的微型制作而逐渐减小，因此难以通过光刻处理来形成金属互连的微型图案。
为此，提出了镶嵌处理(damascene process)以容易地形成具有微型图案的金属互连。
通过这种镶嵌处理形成的金属互连具有多层结构。对于包括铜的多层金属互连，在下部铜金属互连和下部金属间介电(IMD)层的整个表面上形成包含有氮化硅(SiN)和碳氮化硅(SiCN)的阻挡层，以防止下部铜金属互连扩散入包围上部铜金属互连的上部IMD层中。
同时，用于制造半导体器件的传统方法具有以下缺点。
当传统的阻挡层形成于下部铜金属互连和下部IMD层的整个表面上时，下部IMD层的有效介电常数(k)增加，从而导致RC延迟。因此，就可能降低半导体器件的可靠性。
发明内容
因此，本发明旨在解决在现有技术中所出现的上述问题。本发明的目的在于提供一种半导体器件及其制造方法，其能够通过防止由半导体器件的阻挡层导致的IMD层的有效介电常数增加而改善半导体器件的可靠性。
为了实现上述目的，本发明提供一种半导体器件，该半导体器件包括：半导体衬底，其具有源区/漏区；栅电极，其形成于该半导体衬底上；第一金属间介电层，其形成于该半导体衬底上并具有第一镶嵌图案(damascenepattern)；第一阻挡层，其形成于该镶嵌图案上；第一金属线，其形成于该第一阻挡层上；以及第一金属覆盖层(capping layer)，其形成于该第一镶嵌图案中。
根据本发明的另一方案，在此提供了一种半导体器件的制造方法，该方法包括以下步骤：在半导体衬底上形成第一金属间介电层；在该第一金属间介电层中形成第一镶嵌图案；在该第一镶嵌图案中形成第一阻挡层和第一金属线；在该第一镶嵌图案中的第一金属线上形成第一金属覆盖层；以及在该第一金属覆盖层上形成第二金属间介电层。
根据本发明的一个实施例，金属覆盖层仅设于金属互连之上，因此，可以防止金属互连中所包含的原子扩散入IMD中。
另外，通过金属覆盖层可以防止IMD的有效介电常数增加。
附图说明
通过阅读以下结合附图所进行的详细描述，将会更加清楚本发明的上述和其他目的、特征和优点其中：
图1为示出了根据本发明的实施例的半导体器件的结构的视图；以及
图2至图8为示出了根据本发明的实施例的半导体器件的制造方法的视图。
具体实施方式
下文中，将参考附图描述根据本发明的半导体器件及其制造方法。
图1为示出了根据本发明实施例的半导体衬底100的结构的视图。
参看图1，在形成绝缘层50和源区/漏区90(或高密度连接区)的半导体衬底100上依次形成门绝缘层60和栅电极70，并且在门绝缘层60和栅电极70的两侧分别形成多个隔离物(spacer)80。
此外，在该半导体衬底100上形成第一金属间介电(IMD)层110，并且在第一IMD层110中形成第一通孔115和第一沟槽120。
而且，在该第一通孔115和该第一沟槽120的内壁中形成第一阻挡层125，并且在该第一阻挡层125上形成第一金属互连130。
第一金属互连130上形成能够降低第一IMD层110的有效介电常数(有效k)的第一介电金属覆盖层140。第一金属覆盖层140包括诸如SiN、SiCN、Ti、TiN或Ru之类的介电材料。
换而言之，第一金属覆盖层140形成于第一沟槽120中的第一金属互连130上。
此外，第二IMD层145形成于第一IMD层110和第一金属覆盖层140上；第二通孔150和第二沟槽155形成于第二IMD层145中。第二阻挡层160形成于第二通孔150和第二沟槽155的内壁中；以及在第二阻挡层160上形成第二金属互连165。
此外，第二金属互连165上形成能够降低第二IMD层145的有效介电常数并防止金属互连165中包含的原子扩散的第二金属覆盖层170。并且第二金属覆盖层170包括诸如SiN、SiCN、Ti、TiN或Ru之类的介电材料。
具体而言，第一覆盖层140和第二覆盖层170与阻挡层125和160一起共同防止金属互连130和165扩散入IMD层110和145。
第一IMD层110和第二IMD层145包括有效介电常数低的磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、掺杂氟的硅玻璃(FSG)、以及未掺杂的硅玻璃(USG)。
图2至图8示出了根据本发明的实施例的半导体器件的制造方法的视图。
参考图2，在形成绝缘层50和源区/漏区90的半导体衬底100上依次形成门绝缘层60和栅电极70。
随后，在所述门绝缘层60和栅电极70的两侧形成隔离物80，并且在该半导体衬底100上形成第一IMD层110。
通过使用光阻膜，在第一IMD层110上形成通孔图案，并且通过使用该通孔图案作为掩膜对该第一IMD层110进行蚀刻，从而在半导体衬底100中形成第一通孔115。
随后，通过使用光阻膜，在第一IMD层110上形成沟槽图案，并且通过使用该沟槽图案作为掩膜而将该第一IMD层110的上部去除，从而形成第一沟槽120。
该第一通孔115和该第一沟槽120形成镶嵌图案。在以下描述中，与术语“通孔”和“沟槽”一起使用的术语“镶嵌图案”将用作包括该通孔和该沟槽。
换而言之，在该第一IMD层110中形成第一通孔115和第一沟槽120，从而形成用于在第一IMD层110中形成金属互连的镶嵌图案。
参考图3，在包括第一通孔115和第一沟槽120的镶嵌图案中形成第一阻挡层125，并且在该第一阻挡层125上形成第一金属层135。在此，第一金属层135包括Cu。
该第一阻挡层125可以通过化学汽相沉积(CVD)处理、物理汽相沉积处理、或原子层沉积(ALD)处理而形成。
参考图4，第一金属层135和第一阻挡层125通过化学机械研磨(CMP)处理进行抛光，从而在镶嵌图案中形成第一金属互连130。
当对第一金属层135和第一阻挡层125进行抛光时，使用对第一金属层135的蚀刻选择比高于对第一阻挡层125的蚀刻选择比的研磨浆溶液(slurrysolution)。因此，在执行CMP处理之后，第一IMD层110的上部的第一金属层135被去除，并且在包括第一通孔115和第一沟槽120的镶嵌图案中形成第一金属互连130。
在这种情况下，当抛光第一金属层135以形成第一金属互连130时，由于使用对第一金属层135的蚀刻选择比高于对第一阻挡层125的蚀刻选择比的研磨浆溶液，所以第一金属互连130的高度变得低于第一IMD层110的高度。
同时，为了形成高度低于第一IMD层110的高度的第一金属互连130，在执行CMP处理以便平整第一IMD层110和第一金属互连130之后，可以通过使用预定的掩膜图案而对第一金属互连130进行湿蚀刻处理。
参考图5，在第一金属互连130上形成第一金属覆盖层140，以使该第一金属覆盖层140的高度等于第一IMD层110的高度。换而言之，在第一IMD层110的镶嵌图案的第一沟槽120中形成第一金属覆盖层140。
同时，第一金属覆盖层140包括诸如Ti、SiN、SiCN、TiN或Ru之类的介电材料。
如上所述，在第一金属互连130上形成第一金属覆盖层140，从而可以防止有效介电常数(有效k)通过传统技术中存在于IMD层的整个表面上的阻挡层而增加。此外，可以防止第一金属互连130中所包含的铜(Cu)原子扩散。
参考图6，随后，在第一IMD层110和第一阻挡层140上形成第二IMD层145，并且在第二IMD层145中形成第二通孔150和第二沟槽155。用于形成第二通孔150和第二沟槽155的方法可以与用于形成第一通孔115和第一沟槽120的方法相同。
在这种情况下，当在第二IMD层145中形成第二通孔150和第二沟槽155时，就形成第二镶嵌图案。
随后，在第二镶嵌图案(即：第二通孔和第二沟槽)和第二IMD层145上形成第二阻挡层160和第二金属层175。此时，由于第一金属覆盖层140的一部分在形成第二通孔150的过程中露出，因此在去除第一金属覆盖层140的该部分之后能够形成第二金属层175。
参考图7，随后，通过CMP处理将形成于第二IMD层145上的第二金属层175和第二阻挡层160去除。
在这种情况下，第二金属层175就变成通过CMP处理而存在于第二镶嵌图案中的第二金属互连165。
尤其是，当执行CMP处理以形成第二金属互连165时，使用对金属层的蚀刻选择比高于对阻挡层的蚀刻选择比的研磨浆溶液，因而在CMP处理后第二金属互连165的高度就低于第二IMD层145的高度。
同时，高度低于第二IMD层145的高度的第二金属互连165可以通过如上所述的湿蚀刻处理而形成。
然后，参看图8，在第二金属互连165上形成第二金属覆盖层170。在这种情况下，第二金属覆盖层170包括诸如Ti、SiN、SiCN、TiN或Ru之类的介电材料。如上所述，根据本发明，仅在第一金属互连和第二金属互连上形成第一金属覆盖层和第二金属覆盖层。换而言之，第一金属覆盖层和第二金属覆盖层可以不存在于所述IMD层的表面上。
按照这种方式，在IMD层的表面上并不形成包括介电材料的金属覆盖层，因而可以防止IMD层的有效介电常数增加。另外，防止了RC延迟，因而能够改善半导体器件的可靠性。
尽管为了示例说明的目的而描述了本发明的优选实施例，但是本领域的技术人员应当理解，在不脱离如所附权利要求书所公开的本发明的范围和精神的情况下，可对本发明进行各种修改、添附和替换。

Claims (17)

1.一种半导体器件，包括：
半导体衬底，其具有源区/漏区；
栅电极，其形成于该半导体衬底上；
第一金属间介电层，其形成于该半导体衬底上并具有第一镶嵌图案；
第一阻挡层，其形成于该第一镶嵌图案上；
第一金属线，其形成于该第一阻挡层上；以及
第一金属覆盖层，其形成于该第一镶嵌图案中。
2.如权利要求1所述的半导体器件，其中，该第一金属覆盖层形成于该第一镶嵌图案中的该第一金属线上。
3.如权利要求1所述的半导体器件，其中，该第一镶嵌图案包括第一通孔和第一沟槽，并且该第一金属覆盖层形成于该第一沟槽中。
4.如权利要求1所述的半导体器件，其中，该第一金属覆盖层的两侧设有该第一阻挡层的一预定部分。
5.如权利要求1所述的半导体器件，其中，该第一金属覆盖层包括选自由Ti、SiN、SiCN、TiN和Ru组成的群组中的任意一种。
6.如权利要求1所述的半导体器件，其中，在该第一金属间介电层上形成具有第二镶嵌图案的第二金属间介电层；在该第二镶嵌图案中形成第二阻挡层和第二金属线；以及该第二阻挡层形成于该第一金属覆盖层上。
7.如权利要求6所述的半导体器件，其中，该半导体器件还包括：在该第二镶嵌图案中形成的第二金属覆盖层；其中，该第二金属覆盖层形成于该第二金属线上。
8.如权利要求7所述的半导体器件，其中，该第二镶嵌图案包括第二通孔和第二沟槽，并且该第二金属覆盖层形成于该第二沟槽中。
9.一种用于制造半导体器件的方法，包括以下步骤：
在半导体衬底上形成第一金属间介电层，并在该第一金属间介电层中形成第一镶嵌图案；
在该第一镶嵌图案中形成第一阻挡层和第一金属线；
在该第一镶嵌图案中的该第一金属线上形成第一金属覆盖层；以及
在该第一金属覆盖层上形成第二金属间介电层。
10.如权利要求9所述的方法，其中，所述形成第一阻挡层和第一金属线的步骤包括以下子步骤：
依次叠置该第一阻挡层和该第一金属线；以及
通过化学机械研磨去除该第一金属线和该第一阻挡层的预定部分。
11.如权利要求10所述的方法，其中，用于所述化学机械研磨处理的研磨浆包括对该第一金属线的蚀刻选择比高于对该第一阻挡层的蚀刻选择比的材料。
12.如权利要求9所述的方法，其中，该第一镶嵌图案具有该第一通孔和该第一沟槽，并且该第一金属覆盖层形成于该第一沟槽中。
13.如权利要求9所述的方法，其中，通过在该第一镶嵌图案中沉积选自由Ti、SiN、SiCN、TiN和Ru组成的群组中的任意一种而形成该第一金属覆盖层。
14.如权利要求9所述的方法，其中，所述形成第一阻挡层和第一金属线的步骤包括以下子步骤：
依次沉积该第一阻挡层和该第一金属线；
蚀刻该第一阻挡层和该第一金属线直到露出该第一金属间介电层的表面为止；以及
通过湿蚀刻处理部分地去除该第一金属线的上部。
15.如权利要求14所述的方法，其中，在所述形成第一金属覆盖层的步骤中，在该第一金属线的上部被部分去除处，将预定的介电材料沉积在该第一金属线的预定部分上。
16.如权利要求9所述的方法，其中，所述形成第二金属间介电层的步骤包括以下子步骤：
在该第二金属间介电层中形成包括第二通孔和第二沟槽的第二镶嵌图案；以及
在形成该第二镶嵌图案之后，在该第二镶嵌图案中形成第二阻挡层、第二金属线、以及第二金属覆盖层。
17.如权利要求16所述的方法，其中，在所述形成第二金属覆盖层的步骤中，该第二金属覆盖层形成于该第二镶嵌图案中的该第二金属线上。
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