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CN1897274A - 半导体装置 - Google Patents

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CN1897274A CNA2006101019551A CN200610101955A CN1897274A CN 1897274 A CN1897274 A CN 1897274A CN A2006101019551 A CNA2006101019551 A CN A2006101019551A CN 200610101955 A CN200610101955 A CN 200610101955A CN 1897274 A CN1897274 A CN 1897274A
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Seiko Epson Corp
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Abstract

本发明提供一种半导体装置，其中包括：半导体基板，其具有形成有孔部的第1面；绝缘部，其由填充到所述孔部的绝缘材料构成；和布线，其配置于所述绝缘部上并具有环绕图案。

Description

半导体装置
技术领域
本发明涉及具有环绕布线图案的半导体装置。
背景技术
近年，以便携式信息终端为首，各种便携式电子设备的普及显著。在这种电子设备中，由于具有强烈要求提高便携性或高功能化的技术倾向，从而安装于电子设备的半导体装置也被要求进一步的小型、轻量、薄型化。作为用于对应这种倾向、要求的半导体装置的封装结构(密封结构)，已知有可使封装的外形尺寸与形成有集成电路的半导体基板(半导体芯片)的尺寸几乎相等的芯片尺寸封装(Chip Size Package)。
这样，在电子设备的小型化的发展中，要求在半导体装置中集成化高性能的电容器及电感器。形成于半导体基板上的电感器大多构成为螺旋形状。而且，作为体现该电感器的特性的参数有Q值(电感与电阻值的比)。
若在半导体装置中使用多次环绕的例如螺旋状(spiral)的电感器，则Q值会降低，因此历来在各种结构上进行研究(例如，参照特开2000-323656号公报(专利文献1)，专利第3509362号公报(专利文献2))。该专利文献1中记载的半导体装置，在半导体基板上依次形成绝缘膜、螺旋状的电感器、绝缘层，在该绝缘层上形成有多层软磁性薄膜。通过该构成维持大的相对磁导率，获得高电感值。
专利文献2中记载的半导体装置，在形成于半导体基板上的由聚酰亚胺树脂构成的多个柱上形成螺旋状的电感器的金属布线。这样，由于半导体基板与螺旋电感器之间存在中空部分，因此介电常数变低，故电感器的特性提高。
但是，专利文献1中记载的半导体装置为了提高电感器的特性而使用磁性体薄膜，但担心该技术导致成本提高。而且，上述专利文献2中记载的半导体装置，为了提高电感器的特性而在由树脂构成的柱上形成有螺旋电感器，但该构成不稳定而且难以保持强度，且难以将该半导体装置安装到外部设备等。由于还难以确保长期的可靠性，因此在应用中产生限制。
发明内容
本发明的目的在于提供一种可实现低成本化，且强度、可靠性优异并可获得高Q值的半导体装置。
本发明的半导体装置，包括：半导体基板，其具有形成有孔部的第1面；绝缘部，其由填充到所述孔部的绝缘材料构成；和布线，其配置于所述绝缘部上并具有环绕图案(turning pattern)。
在该半导体装置中，若对布线供给电流，则在半导体基板的厚度方向产生磁场。在以往的半导体装置中，相对于该磁场而在垂直的平面内感应出感应电流(涡电流)。该感应电流，由于是产生在消除由流经布线的信号电流引起的磁通量的方向，因此引起电感成分的减少，Q值降低。对此，在本方式涉及的半导体装置中，通过绝缘部，在设置于绝缘部上的布线与半导体基板之间形成距离。通过绝缘材料的使用，可低成本化并抑制涡电流。也可抑制布线与形成于半导体基板的电路等的电磁耦合，还可提高布线的Q值。
在半导体基板上形成有绝缘膜的以往的半导体装置的其它问题在于，在将半导体装置安装到外部设备等时，对绝缘膜施加应力，其结果，绝缘膜会剥落。对此，在本方式涉及的半导体装置中，半导体基板与填充到半导体基板的孔部的绝缘材料密接。由此，在半导体基板与绝缘部之间可获得固着(anchor)效果，其结果，可提高接合强度，从而可获得可靠性优异的半导体装置。
所述布线优选为具有螺旋图案(spiral pattern)或环形图案(toroidalpattern)。通过使用具有螺旋图案的布线，可以较少的占有面积提高电感值(L值)。
该半导体装置，优选还包括形成于所述布线上的应力缓和层。在将该半导体装置安装到外部设备等时，可由应力缓和层吸收施加到布线及半导体基板的冲击。即使在半导体基板上配置有有源元件的情况下，也可防止施加到布线的冲击直接传到有源元件，并可缓和施加到有源元件的冲击。其结果，可抑制带给有源元件的负载，并可实现半导体装置的小型化。
所述孔部的深度优选在5μm以上。若布线靠近半导体基板，则布线的磁场会影响到形成于半导体基板的电路等。发明者们测定了布线与半导体基板间的距离的电磁耦合，结果发现布线与半导体基板的距离在5μm以内会产生电磁耦合。通过设布线与半导体基板的距离在5μm以上，即设孔部的深度在5μm以上，从而可尽量抑制布线对半导体基板的影响。
优选所述绝缘材料的相对介电常数在10以下。若在该半导体装置中使用相对介电常数高的绝缘材料，则布线中会产生介质损耗。本发明者们测定了绝缘材料的相对介电常数的介质损耗，发现绝缘材料的相对介电常数在10以上则布线的介质损耗会增高。通过设绝缘材料的相对介电常数在10以下，可降低布线的介质损耗，并可提高Q值。
所述孔部，优选形成于被所述布线的最外周包围的所有区域。即，所述孔部，优选形成于包围所述半导体基板的第1面上的布线的环绕图案的区域。
在该半导体装置包括贯通半导体基板的电极的情况下，所述第1面是与所述半导体基板的有源面相反侧的面，可成为所述布线与所述电极在所述第1面电连接的结构。通过采用这种结构，可在一个芯片内形成使用了所述布线的天线或电感器。由于加工与半导体基板的有源面相反侧并设置有所述孔部与所述布线，因此可不改变IC的安装面积而可在IC中内置高性能的电感器或天线等。
该半导体装置，可包括形成于所述有源面、在所述有源面与所述贯通电极电连接的外部连接端子。若采用这种结构，则由于可构成倒装片(flipchip)安装的半导体装置，因此可在与安装面相反侧的芯片上面配置电感器或天线，从而成为在收发功能方面有利的结构。
附图说明
图1是表示本发明的第1实施方式涉及的半导体装置的俯视图；
图2是图1的半导体装置的X-X剖面图；
图3是表示本发明的第2实施方式涉及的半导体装置的剖面图；
图4是表示本发明的第3实施方式涉及的半导体装置的剖面图；
图5是表示本发明的第3实施方式涉及的半导体装置的电感器的俯视图；
图6是表示本发明的各实施方式涉及的半导体装置的变形例的剖面图；
图7A及7B是表示本发明的第4实施方式涉及的半导体装置的图；
图8A、8B、8C及8D是表示半导体装置的制造方法的剖面工序图。
具体实施方式
(半导体装置的第1实施方式)
下面，参照图1及图2，对本发明的半导体装置1的第1实施方式进行说明。
如图1所示，本实施方式涉及的半导体装置1包括：硅基板(半导体基板)10；设置于硅基板10上的布线部20；和形成于硅基板10的周边部的电极30。
在硅基板10的一方的面10a(第1面)上，如图2所示，形成有在厚度方向上去除了一部分区域的去除区域11(孔部)。在去除区域11中填充有由绝缘材料构成的绝缘部12。
布线部20包括：形成于绝缘部12上的四角形的螺旋状的电感器(布线)21；和设置于电感器21上的绝缘层(应力缓和层)22。
去除区域11(孔部)形成在被电感器21包围的区域中的电感器21所对应的硅基板10的厚度方向。即，如图1所示，去除区域11形成于由电感器21的最外侧的布线21a包围的区域A中的硅基板10的厚度方向。优选去除区域11的深度L在5μm以上。例如，去除区域(孔部)11的深度L约为5、6、7、8、9、10、11、12、13、14、15、16、17、18或19μm。优选将绝缘部12与绝缘层22加在一起的厚度M在20μm以下。例如，加在一起的厚度M约为6、7、8、9、10、11、12、13、14、15、16、17、18、19或20μm。通过采用这种构成，可尽量抑制电感器21带给硅基板10的影响。
作为去除区域11的形成方法，在硅基板10的一方的面10a上配置作为掩模的光致抗蚀剂(photoresist)，并通过干蚀刻(dry etching)去除硅基板10的一部分(由电感器21的最外侧的布线21a包围的区域A的部分)。由此，从硅基板10的一方的面10a(第1面)向另一方的面10b(第2面)形成去除区域11(孔部)。
另外，将光致抗蚀剂作为掩模，但并非限定于此，例如作为硬质掩模(hard mask)也可使用SiO2膜，还可将光致抗蚀剂掩模及硬质掩模并用。作为蚀刻方法并非限定于干蚀刻，也可使用湿蚀刻(wet etching)、激光加工，或将这些并用。
作为将绝缘材料填充到去除区域11的方法，可使用液滴喷出法(喷墨法)、旋涂法(spin coating)等。
在本实施方式中，作为用于形成绝缘部12及绝缘层22的形成材料，可使用聚酰亚胺树脂、硅酮改性聚酰亚胺树脂、环氧树脂、硅酮改性环氧树脂、丙烯酸树脂、酚醛树脂、BCB(benzocyclobutene)、PBO(polybenzoxazole)等或硅氧化物的无机材料等，只要是具有绝缘性的材料即可。优选绝缘部12的绝缘材料的相对介电常数在10以下。通过这样设置，电感器21的介质损耗降低，可提高电感器21的Q值。
电感器21配置于绝缘部12上，具有多次环绕的形状。电感器21以规定的宽度、间隔及圈数而形成为螺旋状。作为电感器13的材料，可例举金(Au)、铜(Cu)、银(Ag)、钛(Ti)、钨(W)、钛钨(TiW)、氮化钛(TiN)、镍(Ni)、镍钒(NiV)、铬(Cr)、铝(Al)、钯(Pb)等。
下面，对电感器21详细地进行说明。如图1所示，电感器21的一端21b(第1端)与电极30电连接。电感器21具有从周边部朝向中央的螺旋状的图案。电感器21的另一端21c(第2端)位于螺旋状图案的中央O。绝缘层22上，如图2所示，在对应于电感器21的第2端21c的位置设置有贯通孔22a。电感器21的第2端21c通过贯通孔22a而露出。在电感器21上连接有引出线23。引出线23的一端23a与贯通孔22a内的电感器21的第2端21c电连接。在引出线23的另一端23b上设置有可与外部设备等连接的外部电极24。在外部电极24上形成有例如由无铅焊锡构成的凸起25。半导体装置1经由凸起25而与印刷布线板(省略图示)电连接。
而且，在电感器21及引出线23的形成中，例如可使用公知的溅射法(sputtering)、光刻法及电解电镀法或光刻法及蚀刻法。例如在绝缘部12上形成螺旋状的开口图案后，通过由液滴喷出法(喷墨法)将导电性的液体涂敷到该开口图案上，从而形成电感器21及引出线23。
下面，在以下对这样构成的本实施方式涉及的半导体装置1的作用进行说明。
首先，若对螺旋状的电感器21供给电流，则在硅基板10的厚度方向产生磁场。此时，如以往那样，在硅基板10上未形成绝缘部12的半导体装置，通过磁场的产生而在被电感器21包围的区域引起涡电流(eddycurrent)。在本实施方式的半导体装置1中，在硅基板10中设置去除区域11，由于该去除区域11中填充有绝缘材料从而可抑制磁场的产生。
根据本实施方式涉及的半导体装置1，由于去除区域11(对应于电感器21的硅基板10的厚度方向的区域)中填充有绝缘材料，而且在电感器21与硅基板10之间配置绝缘部12，因此可在电感器21与硅基板10之间形成实质性的距离。通过使用绝缘材料，可实现低成本化并可抑制涡电流。进而，可抑制电感器21与形成于硅基板10的电路等的电磁耦合，并可提高电感器21的Q值。而且，由于在电感器21上设置有绝缘层22，因此在将半导体装置1安装到外部设备时，即使在对电感器21施加外力的情况下，通过使绝缘层22作为应力缓和层而发挥作用，从而可缓和作用于电感器21的力。
(半导体装置的第2实施方式)
下面，参照图3对本发明涉及的第2实施方式进行说明。另外，在以下说明的各实施方式中，对与上述的第1实施方式涉及的半导体装置1通用结构的部分标注相同符号并省略说明。
相对于在第1实施方式中去除区域11形成于被电感器21包围的区域A，在第2实施方式涉及的半导体装置50中，沿着电感器21的图案形成有去除区域51(孔部)。例如，去除区域51(孔部)的形状具有环绕图案、环状图案及/或螺旋图案。
去除区域51只要是去除了硅基板10的第1面10a的厚度方向的至少一部分区域的区域即可。在本实施方式中，仅在对应于电感器21的图案的区域形成有去除区域51。与第1实施方式同样，在根据电感器21的图案形成去除区域51后，通过将绝缘材料填充到该去除区域51而形成绝缘部52。通过在绝缘部52上形成螺旋状的电感器21而获得图3所示的半导体装置50。
接着，以下说明这样构成的本实施方式涉及的半导体装置50的作用。
若对螺旋状的电感器21供给电流，则在硅基板10的厚度方向产生磁场。此时，由于仅在沿着电感器21的图案的区域形成有绝缘部52，因此由电感器21产生的磁场带给形成于硅基板10的电路等的影响较少。
这样，根据本实施方式涉及的半导体装置50，由于沿着电感器21的图案形成有绝缘部52，因此可抑制由形成于绝缘部52上的螺旋状的电感器21的磁场带给形成于硅基板10上的电路等的影响。因此，可防止Q值的降低。而且，由于硅基板10与填充到去除区域51的绝缘材料密接，因此在硅基板10与绝缘部52之间可获得固着效果，可进一步提高接合强度。
(半导体装置的第3实施方式)
下面，参照图4及图5对本发明涉及的第3实施方式进行说明。
在第1实施方式中作为布线使用了螺旋状的电感器21，但在第2实施方式涉及的半导体装置60中，作为布线使用了环形的电感器61，在该方面二者不同。
如图4及图5所示，电感器61沿同一方向卷绕于设置在绝缘部68上的环状的磁心(core)部件62(本实施方式中为右旋)。电感器61包括：下部电感器63，其形成于磁心部件62的底面62a；和上部电感器64，其在磁心部件62的上面62b从磁心部件62的中心开始形成为放射状。下部电感器63，如图5所示，以连接一个上部电感器64的一端64a与邻接的另一个上部电感器64的另一端64a的方式倾斜。即，下部电感器63的每一个，形成为从直径方向内侧朝向外侧并从直径方向向周边方向倾斜。而且，下部电感器63的每一个，连接一个电感器64的直径方向内侧的端部64a和与其邻接的另一个上部电感器64的直径方向外侧的端部64b。
在位于外侧的电感器61的一端61a上，设置有电连接电感器61与电极30的第1布线图案66。在位于内侧的电感器61的另一端61b上，设置有第2布线图案67。第2布线图案的一端67a与电感器61电连接。第2布线图案67的另一端67b，如图4所示，从贯通孔22a露出，并与引线23电连接。
去除区域65，如图5所示，在包含电感器61及磁心部件62的形成区域的区域B中，形成于硅基板10的厚度方向。在去除区域65中填充绝缘材料而形成有绝缘部68。
接着，以下对这样构成的本实施方式涉及的半导体装置60的作用进行说明。
若对环形的电感器61供给电流，则在硅基板10的厚度方向产生磁场。此时，由于绝缘部68形成于包含电感器61及磁心部件62的形成区域的区域B，因此由电感器61产生的磁场带给形成于硅基板10的电路等的影响较少。
这样，根据本实施方式涉及的半导体装置60，由于对应于环形的电感器61的去除区域65中填充有绝缘材料，因此可远离设置于绝缘部68上的电感器61与硅基板10之间的实质性的距离。由此，可抑制电感器61与形成于硅基板10的电路等的电磁耦合。而且，通过使用环形的电感器61，能够以较少的占有面积提高电感值(L值)。
(半导体装置的第4实施方式)
下面，参照图7A、7B及图8A～8D对本发明涉及的半导体装置的第4实施方式进行说明。
图7A及图7B是表示本实施方式的半导体装置的图，图7A是沿图7B所示的平面构成图中标注的Y-Y线的剖面构成图。图7A及图7B所示的本实施方式的半导体装置100，是晶片级(wafer level)CSP(W-CSP)结构的半导体装置。图8A～8D是表示图7A及图7B所示的半导体装置的制造方法的剖面工序图。
如图7A所示，半导体装置100包括：硅基板(半导体基板)110；布线部120，其设置于与作为硅基板110的有源面的第2面110a相反侧的第1面110b；和贯通硅基板110而设置的多个(图示为两个)的贯通电极112。在所述第2面110a上，形成有由晶体管或存储器元件等半导体元件构成的集成电路或无源元件。观察图7B所示的平面结构，在硅基板110的第1面110b的近似中央处形成有布线部120，夹着布线部120而排列形成有于图示左右的焊盘144。
如图7A所示，在硅基板110的第1面110b上，形成有去除区域111a，其由将该第1面110b在厚度方向去除一部分而形成的凹部构成。形成有在隔着形成于去除区域111a内的绝缘膜113的内侧填充绝缘材料的绝缘部115。绝缘部115的图示的上面平坦地形成，该平坦面上形成有所述布线部120。布线部120包括：形成于绝缘部115上的绝缘层116；和形成于绝缘层116上的平坦区域的螺旋状的电感器(布线)118。
电感器118具有：电感器部118a，其构成形成于绝缘层116的螺旋状的图案；第1端子布线部118b，其由绝缘层116的中央部116a而与电感器部118a的一端导电连接；和第2端子布线部118c，其与第1端子布线部118b相反侧的端部连接。上述第1端子布线部118b形成于绝缘层116与绝缘部115之间的布线层，并从作为与电感器部118a的连接部的所述中央部116a向图示左侧引出，与形成于贯通电极112上的焊盘144电连接。第2端子布线部118c从绝缘层116上向图示右侧引出，与形成于贯通电极112上的焊盘144电连接。
所述绝缘部115及绝缘层116，可使用与前面的第1实施方式涉及的绝缘部12及绝缘层22相同的绝缘材料形成。电感器118的形成材料也与第1实施方式涉及的电感器21相同。
在硅基板110的第2面110a上，分别对应于两个贯通电极112而形成有电极122。第2面110a由避开电极122而形成的钝化(passivation)膜(绝缘膜)121覆盖。避开从钝化膜121的开口部露出的电极122形成有由绝缘性的树脂材料构成的应力缓和层135。从电极122上开始延伸到所述应力缓和层135上而形成有重新配置布线134。覆盖重新配置布线134及应力缓和层135形成有阻焊膜(solder resist)133。在露出到设置于阻焊膜133的开口部内的重新配置布线134上形成有焊锡凸起137。
根据包括上述构成的本实施方式的本导体装置100，由于与有源面相反侧的第1面110b上形成有布线部120，因此可提供在一个芯片上内置有电感器或天线的半导体装置。而且，由于在与有源面相反侧设置去除区域111a，在形成于去除区域111a的绝缘部115上设置有布线部120，因此可不变更芯片安装面积而实现内置电感器或天线的半导体装置。
并且，在本实施方式中，将设置于第1面110b的布线部120的布线经由贯通电极112而引出到作为有源面的第2面110a侧，并经由形成于第2面110a上的重新配置布线134而与作为外部连接端子的焊锡凸起137电连接。由此，由于成为可倒装片安装的半导体装置，因此在将半导体装置100安装到基板上时作为天线等发挥作用的布线部120成为位于上面，从而成为有利于通过天线进行收发的结构。
而且，在本实施方式中，设置绝缘部115而产生的效果与前面的实施方式相同。即，由于在由填充于去除区域111a内的绝缘材料构成的绝缘部115上形成有螺旋状的电感器118，因此可抑制向电感器118供给电流时电感器部118a中的磁场的产生，并可抑制涡电流。进而，由于在形成于作为有源面的第2面110a的集成电路与电感器118之间存在绝缘部115，因此可抑制上述集成电路与电感器118的电磁耦合，并可提高电感器118的Q值。
(制造方法)
下面，参照图8A～8D对半导体装置100的制造方法进行说明。
本实施方式涉及的制造方法，实际上是在同一硅晶片(硅基板)上预先一并形成多个半导体装置100，然后通过由切割装置切割(切断)进行个片化，从而获得半导体装置100的方法，但在图8A～8D中为了说明上的方便而进行了简化，仅表示了一个半导体装置100的制造工序。
首先，如图8A所示，准备第2面110a上形成有集成电路D的硅基板110。硅基板110在其第1面110b侧，使用由紫外光(UV光)的照射而可剥离的粘接剂，贴附到玻璃板(支撑板)W上而被支撑。该玻璃板是称作WSS(Wafer Support System)的一部分，在贴附了玻璃板W的状态下，实施对硅基板110的研磨处理、干蚀刻处理或湿蚀刻处理等规定的处理。在已经薄板加工后的硅基板的流动处理中应用这种低剥离力的支撑系统，在确保工序的稳定性、可靠性方面非常有利。
在作为硅基板110的有源面(形成有集成电路D的面)的第2面110a上形成电极122。然后，覆盖电极122而在硅基板110上形成钝化膜121，通过利用公知的光刻法及蚀刻法对该钝化膜121进行图案形成，去除电极122上的钝化膜121，从而使电极122露出。进而，形成覆盖钝化膜121及电极122的树脂层(未图示)。
下面，通过公知的光刻法及蚀刻法对所述树脂层进行图案形成，在规定的形状即去除了包含电极122的正上方位置的区域的硅基板10上形成应力缓和层135。
然后，图案形成与电极122连接的重新配置布线134。对重新配置布线134的形成通过下述步骤完成，使在钝化膜121上露出的电极122导通，由溅射法依次成膜导电材料例如TiW、Cu，在图案形成为布线形状后在获得的图案上以电镀法层叠Cu等。
接着，覆盖所述重新配置布线134并形成阻焊膜133，进而，通过公知的光刻法及蚀刻法去除位于应力缓和层135上的重新配置布线134的一部分，在该开口部内使重新配置布线134露出。若以上的工序结束，则将硅基板10从玻璃板W剥离，此次如图8B所示，使硅基板110的第2面110a贴附到玻璃板W上并支撑。
继而，使用光致抗蚀剂在硅基板110的第1面110b上形成掩模(图示省略)，通过由干蚀刻将硅基板110从第1面110b侧去除，如图8B所示，在对应于集成电路D的背面侧的位置形成成为第1面110b上的凹部的去除区域111a，并且形成贯通硅基板110而到达电极122的贯通孔111b。
另外，在本工序中并非限定为将光致抗蚀剂作为掩模的图案形成方法，例如作为硬质掩模也可使用SiO2膜，还可将光致抗蚀剂及硬质掩模并用。而且，作为蚀刻方法并非限定于干蚀刻，也可使用湿蚀刻、激光加工，或将这些并用。
下面，如图8C所示，在硅基板110的第1面110b及去除区域111a以及贯通孔111b的内壁形成绝缘膜113。绝缘膜113，是为了防止产生电流漏泄(leak)、氧及水分等对硅基板110的侵蚀等而设置，可通过由各种CVD法成膜硅氧化物膜而形成。绝缘膜113，若具备规定的绝缘性则不限定为硅氧化物，还可以使用硅氮化物或树脂材料。对于设置于电极122的背面部分(面对贯通孔111b的部分)的绝缘膜113，为了使贯通电极112与电极122导通，通过干蚀刻或激光加工而去除，预先设为仅在贯通孔111b的内侧壁形成绝缘膜113的状态。
然后，使用电化学镀(Plating)(ECP)法，在贯通孔111b的内部实施电镀处理。通过电镀处理，在贯通孔111b的内侧配置用于形成贯通电极112的导电材料，并电连接露出到贯通孔111b底部的电极122与贯通电极112。作为用于形成贯通电极112的导电性材料，例如可使用铜(Cu)。实际的形成贯通电极112的工序中，包含：以溅射法层叠形成例如TiN膜(或TiW膜)和Cu膜的工序；和由电镀法形成上述Cu的工序。而且，作为贯通电极112的形成方法，不限于上述的电镀法，还可以是将导电膏、熔融金属、金属丝等埋入而形成的方法。
在本实施方式中，将导电材料填充到贯通孔111b内部并埋入贯通电极112，但即使不完全地埋入而至少沿着贯通孔111b的内壁在基板的厚度方向上形成贯通电极112，只要在第2面110a侧与电极122电连接即可。
形成贯通电极112后，在硅基板110的第1面110b的去除区域111a，使用液滴喷出法或旋涂法填充树脂材料等绝缘材料而形成绝缘部115。此时，绝缘部115的图示的上面预先平坦地形成。而且在形成绝缘部115时，预先适当去除附着于贯通电极122或其它端子等的绝缘材料。
然后，在形成有绝缘部115的第1面110b上，通过溅射法等形成Au、Cu、Ag、Ti等金属膜，并通过使用公知的光刻法及蚀刻法，图案形成为所希望的形状，从而形成图7A及图7B所示的焊盘144及第1端子布线部118b。
接着，使用旋涂法等将感光性树脂材料等绝缘材料涂敷到形成有第1端子布线部118b及焊盘144的第1面110b上，通过使用公知的光刻法及蚀刻法将该材料图案形成为所希望的形状，从而在硅基板110上选择性地形成图8C所示的绝缘层116。而且，此时，预先在绝缘层116上形成贯通孔，其用于电连接位于绝缘层116的下层的第1端子布线部118b、与在后面的工序中形成于绝缘层116上的电感器部118a。
继而，在绝缘层116上，形成图7B所示的平面形状的电感器部118a。作为电感器部118a的形成工序例如可具有：通过溅射法等在包含绝缘层116上的硅基板110上形成Cu膜的工序；在该Cu膜上图案形成具有对应于电感器部118a的平面形状的开口部的电镀抗蚀剂的工序；以电镀抗蚀剂为掩模，在Cu膜上选择性地形成Cu的电镀层的工序；和去除所述电镀抗蚀剂之后，通过干蚀刻等去除露出的Cu膜的工序。根据该形成方法，可获得具有Cu膜与电镀层的层叠结构的电感器部118a。或还可适用采用了液滴喷出法等的布线的选择形成方法。
下面，对露出到设置于硅基板110的第2面110a侧的阻焊膜133上的重新配置布线34，装载例如由无铅焊锡构成的焊锡凸起137。在设置焊锡凸起137时，可以是将焊锡球(ball)装载到重新配置布线134上的方式，还可以是将焊锡膏印刷到重新配置布线134上的方式。
然后，通过由切割装置进行切割而获得各半导体装置100。这样，在硅基板110上，几乎同时形成多个半导体装置100，然后，通过按每个半导体装置切断该硅基板110，从而可获得图7A及7B所示的半导体装置100。
如以上详细地说明的那样，根据本实施方式的制造方法，可高效地制造半导体装置100，并可实现半导体装置100的低成本化。
另外，本发明的技术范围并非限定于上述实施方式，在不脱离本发明的宗旨的范围内可施加各种变更。
例如，在上述各实施方式中，去除区域只要形成于至少与电感器21、61对应的硅基板10的厚度方向的至少一部分的区域即可。即，如图6所示，去除区域71，可以从半导体装置70的硅基板10的一方的面10a贯通到另一方的面10b。
在该构成中，通过形成去除区域71，由于对应于电感器21的硅基板10的厚度方向的区域全部由绝缘材料填充而成为绝缘部72，因此可最大限地抑制电感器21与形成于硅基板10的电路等的电磁耦合。
而且，作为电连接电感器21的另一端21c与引出线23的一端23a的方法，可以使用电化学镀法(ECP)在贯通孔22a的内部实施电镀处理，还可以埋入导电膏、熔融金属、金属丝(metal wire)等。

Claims (11)

1.一种半导体装置，包括：
半导体基板，其具有形成有孔部的第1面；
绝缘部，其由填充到所述孔部的绝缘材料构成；和
布线，其配置于所述绝缘部上并具有环绕图案。
2.根据权利要求1所述的半导体装置，其中，
所述布线具有螺旋图案。
3.根据权利要求1所述的半导体装置，其中，
所述布线具有环形图案。
4.根据权利要求1～3中任一项所述的半导体装置，其中，还包括形成于所述布线上的应力缓和层。
5.根据权利要求1～4中任一项所述的半导体装置，其中，所述孔部的深度在5μm以上。
6.根据权利要求1～5中任一项所述的半导体装置，其中，所述绝缘材料的相对介电常数在10以下。
7.根据权利要求1～6中任一项所述的半导体装置，其中，所述孔部形成于被所述布线的最外周包围的所有区域。
8.根据权利要求1～6中任一项所述的半导体装置，其中，所述孔部具有沿着所述布线的形状。
9.根据权利要求8所述的半导体装置，其中，
所述孔部的形状具有环绕图案或环状图案。
10.根据权利要求1～9中任一项所述的半导体装置，其中，还包括贯通所述半导体基板的电极，
所述第1面是与所述半导体基板的有源面相反侧的面，
所述布线与所述电极在所述第1面电连接。
11.根据权利要求10所述的半导体装置，其中，
还包括形成于所述有源面的在所述有源面与所述贯通电极电连接的外部连接端子。
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