JP5466096B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は半導体装置及びその製造方法に係り、さらに詳しくは、半導体基板のバンプ電極に多層構造の再配線が形成された半導体パッケージに適用できる半導体装置及びその製造方法に関する。

近年、マルチメディア機器などの高性能化に伴って、ＬＳＩと電子機器とのインターフェイスとなる実装技術の高密度化が進められている。

そのような要求に応じるＩＣパッケ−ジとして、チップサイズと略同等の大きさにパッケ−ジされたＣＳＰ（チップサイズパッケ−ジ）がある。さらには、ウェハ段階でＣＳＰ構造に係る成膜や加工などを行い、その後にダイシングして個別のＣＳＰを得るようにしたウェハレベルＣＳＰが知られている。

ウェハレベルＣＳＰでは、トランジスタなどが形成されたシリコンウェハの接続パッドに再配線が接続されて形成された後に、再配線にバンプ電極が形成される。

特許文献１及び２には、バンプ電極を備えた半導体基板の上にバンプ電極の上部が露出するようにして絶縁層を形成した後に、バンプ電極に接続される配線パターンを形成することが記載されている。

特許文献３には、内層配線板に絶縁樹脂層と銅箔を積層し、銅箔に開口を形成し、ブラスト処理により銅箔の開口から樹脂絶縁層に非貫通穴を形成した後に、めっきによって非貫通穴に導体回路パターンを形成することが記載されている。

特許第４１２１５４２号公報 特許第４４３１６２８号公報 特開２００２―４３７５３号公報

従来技術のウェハレベルＣＳＰでは、シリコンウェハに形成する再配線は単層で形成される場合が多く、多層配線構造を採用することに関しては何ら考慮されていない（例えば、特許文献１及び２）。特に、ＡＳＩＣやＬｏｇｉｃなどの半導体装置では多ピン化が要求されるため、多層構造の再配線を低コストで形成するための新規な方法が切望されている。

本発明は以上の課題を鑑みて創作されたものであり、多層構造の再配線が簡易な方法によって低コストで形成される半導体装置及びその製造方法を提供することを目的とする。

上記課題を解決するため、本発明は半導体装置の製造方法に係り、バンプ電極を備えた半導体ウェハの上に、第１絶縁層の上に第１金属層が積層された第１積層膜を形成することにより、前記バンプ電極を前記第１絶縁層に埋め込むと共に、前記第１金属層の下に前記バンプ電極を配置する工程と、前記バンプ電極上の第１金属層に開口部を形成して接続ホールを得る工程と、前記接続ホールに、導電性ペースト又ははんだからなる第１ビア導体を形成することにより、前記第１ビア導体によって前記バンプ電極と前記第１金属層とを接続する工程と、前記接続ホールを得る工程の後、又は前記第１ビア導体を形成する工程の後に行われ、前記第１金属層をパターニングすることにより第１配線層を形成する工程と、前記第１配線層の上に、第２絶縁層の上に第２金属層が積層された第２積層膜を形成する工程と、前記第２積層膜の上に、前記第１配線層の接続部に対応する部分に開口部が設けられたレジストを形成する工程と、前記レジストの開口部を通して前記第２金属層をエッチングして開口部を形成する工程と、ウェットブラスト法により、前記第２金属層の開口部を通して前記第２絶縁層をエッチングすることにより、前記第１配線層に到達するビアホールを形成する工程と、前記ビアホールに導電性ペースト又ははんだからなる第２ビア導体を形成することにより、前記第２ビア導体によって前記第１配線層と前記第２金属層とを接続する工程と、前記ビアホールを形成する工程の後、又は前記第２ビア導体を形成する工程の後に行われ、前記第２金属層をパターニングして第２配線層を形成する工程とを有することを特徴とする。

本発明の半導体装置の製造方法では、まず、バンプ電極を備えた半導体ウェハの上に第１絶縁層（樹脂フィルムなど）の上に第１金属層（銅箔など）が積層された第１積層膜を形成する。これにより、バンプ電極が第１絶縁層に埋め込まれると共に、第１金属層の下にバンプ電極が配置される。

次いで、バンプ電極の上の第１金属層に開口部を形成して接続ホールとし、バンプ電極の接続部を露出させる。このとき、ウェットブラスト法でバンプ電極の接続部をクリーニングすると同時に、バンプ電極の周りの第１絶縁層をエッチングして凹部を形成してもよい。

続いて、接続ホールに導電性ペースト又ははんだからなるビア導体を形成することにより、バンプ電極と第１金属層とを電気接続する。そして、第１金属層は所定の段階でパターニングされて第１配線層となる。

次いで、第１配線層の上に第２絶縁層（樹脂フィルムなど）の上に第２金属層（銅箔など）が積層された第２積層膜を形成する。さらに、第１配線層の接続部に対応する部分に開口部が設けられたレジストを第１金属層の上に形成し、その開口部を通して第１金属層をエッチングして開口部を形成する。

次いで、この状態で、ウェットブラスト法により、第２金属層の開口部から第２絶縁層をエッチングして第１配線層に到達するビアホールを形成する。

その後に、ビアホールに導電性ペースト又ははんだからなるビア導体を形成することにより、第１配線層と第２金属層とを電気接続する。そして、第２金属層は所定の段階でパターニングされて第２配線層となる。

このような製造方法を採用することにより、半導体ウェハのバンプ電極に接続される多層配線（再配線）を形成する際に、スパッタ法による金属層（シード層など）の成膜、レーザによるビアホールの形成、過マンガン酸系強アルカリ液によるビアホールのデスミア処理、湿式めっき（無電解Ｃｕめっき／電解Ｃｕめっき）など技術を使用する必要がない。

従って、製造に係る工程数を大幅に削減できるので、製造コストを低減することができる。また、デスミア処理や湿式めっきプロセスが不要となるため、有害廃液を削減することができ、環境負荷の低減を図ることができる。

また、上記課題を解決するため、本発明は半導体装置に係り、バンプ電極を備えた半導体基板と、前記半導体基板の上に形成され、前記バンプ電極の横方向に配置された第１絶縁層と、前記第１絶縁層の上に形成され、前記バンプ電極の上に接続ホールを備えた第１配線層と、前記接続ホールに形成されて前記バンプ電極と前記第１配線層とを接続すると共に、導電性ペースト又ははんだからなる第１ビア導体と、前記第１配線層の上に形成された第２絶縁層と、前記第２絶縁層に形成され、前記第１配線層に到達するビアホールと、前記第２絶縁層の上に形成され、前記ビアホールの外周から外側に延在する第２配線層と、前記ビアホールに形成されて前記第１配線層と前記第２配線層とを接続すると共に、導電性ペースト又ははんだからなる第２ビア導体とを有することを特徴とする。

本発明の半導体装置は上記した製造方法で製造され、バンプ電極と第１配線層とは第１配線層の接続ホールに形成されたビア導体（導電性ペースト又ははんだ）で接続され、第１配線層と第２配線層とは絶縁層のビアホールに形成されたビア導体（導電性ペースト又ははんだ）で接続されている。

バンプ電極と第１配線層とを接続するビア導体の上には第１配線層が配置されない構造となる。また同様に、第１配線層と第２配線層とを接続する第２ビアの上には第２配線層が配置されない構造となる。

本発明では、コスト化を図れる簡易な方法で半導体ウェハに多層構造の再配線を形成することがきる。従って、ＡＳＩＣやＬｏｇｉｃなどの多ピン化が要求される半導体装置の製造に容易に対応できるようになる。

以上説明したように、本発明の半導体装置では、多層配線が簡易な方法によって低コストで形成される。

図１は本発明の実施形態の半導体装置の製造方法を示す断面図（その１）である。 図２（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その２）である。 図３（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その３）である。 図４（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その４）である。 図５（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その５）である。 図６（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その６）である。 図７（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その７）である。 図８（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その８）である。 図９（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その９）である。 図１０（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その１０）である。 図１１は本発明の実施形態の半導体装置の製造方法を示す断面図（その１１）である。 図１２（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その１２）である。 図１３（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その１３）である。 図１４は本発明の実施形態の半導体装置を示す断面図である。

以下、本発明の実施の形態について、添付の図面を参照して説明する。

図１〜図１３は本発明の実施形態の半導体装置の製造方法を示す断面図、図１４は同じく実施形態の半導体装置を示す断面図である。

本発明の実施形態の半導体装置の製造方法では、まず、図１に示すようなシリコンウェハ１０を用意する。本実施形態では半導体ウェハとしてシリコンウェハ１０を例示する。

シリコンウェハ１０は、その最上に、接続パッド１２とそれを露出させる開口部１４ｘが設けられたパッシベーション層１４（保護絶縁層）とを備えている。

接続パッド１２はアルミニウム又はアルミニウム合金などから形成され、パッシベーション層１４はシリコン窒化層１４ａ及びポリイミド樹脂層１４ｂが下から順に形成されて構成される。なお、ポリイミド樹脂層１４ｂを省略してシリコン窒化層１４ａからパッシベーション層１４を構成してもよい。

シリコンウェハ１０には、トランジスタ（半導体素子）、キャパシタ及び抵抗などの回路素子が形成された複数の素子形成領域Ｔが設けられている。各素子形成領域Ｔの上には、各種回路素子を接続するための多層配線（不図示）が形成されており、多層配線は接続パッド１２に接続されている。

図１の平面図を加えて説明すると、シリコンウェハ１０には、素子形成領域Ｔを含むチップ領域Ａが多数設けられている。チップ領域Ａは格子状に配置されたダイシングラインＤで囲まれて画定されている。

図１の平面図の例では、接続パッド１２はエリアアレイ型で配置されており、各チップ領域Ａの全体にそれぞれ格子状に配置されている。あるいは、接続パッド１２がペリフェラル型で配置され、各チップ領域Ａの周縁部にそれぞれ配置されていてもよい。シリコンウェハ１０は、後に、各チップ領域Ａが得られるようにダイシングラインＤで切断されて個々の半導体チップ（半導体装置）となる。

以下の工程では、図１のシリコンウェハ１０の一つのチップ領域Ａを部分的に示しながら説明する。

図２（ａ）に示すように、図１で説明したシリコンウェハ１０を用意する。シリコンウェハ１０の厚みは６００〜８００μｍ程度である。

次いで、図２（ｂ）に示すように、シリコンウェハ１０の上に厚みが５０μｍ程度のドライフィルムレジスト１６を貼付し、フォトリソグラフィに基づいて露光・現像を行うことにより、ドライフィルムレジスト１６をパターニングする。これにより、各チップ領域Ａの上にドライフィルムレジスト１６が残され、ダイシングラインＤの上にドライフィルムレジスト１６の開口部１６ａが配置される。

続いて、図３（ａ）に示すように、ウェットブラスト法によりドライフィルムレジスト１６をマスクにしてその開口部１６ａを通してパッシベーション層１４の上面から厚み方向にエッチングする。これにより、シリコンウェハ１０のダイシングラインＤ（図１）に凹部Ｃが形成される。凹部Ｃは各チップ領域Ａを取り囲むように格子状に形成される。

後述するように、シリコンウェハ１０に形成される凹部Ｃは、シリコンウェハ１０上に形成される層間絶縁層の密着性を向上させるアンカーとして機能する。

その後に、図３（ｂ）に示すように、レジスト剥離液によってドライフィルムレジスト１６が除去される。なお、ドライフィルムレジスト１６の代わりに、液状のレジストを使用して同様なマスクを形成してもよい。

次いで、図４（ａ）に示すように、図３（ｂ）の構造体の上面側を酸素プラズマによってクリーニング処理する。これにより、パッシベーション層１４が表面改質（粗化）されると共に、接続パッド１２の表面が洗浄される。

続いて、図４（ｂ）に示すように、ワイヤボンディング法に基づいて、接続パッド１２の上に先端が尖った金（Ａｕ）ワイヤバンプ１８を形成する。バンプ電極として金ワイヤバンプ１８を例示するが、ワイヤボンディング法に基づいて、同様な形状の銅（Ｃｕ）ワイヤバンプを形成してもよい。あるいは、電解めっき法によって金（Ａｕ）バンプなどを形成してもよいし、無電解めっき法によってニッケル（Ｎｉ）／金（Ａｕ）バンプを順に形成してもよい。

次いで、図５（ａ）に示すように、Ｂステージ（半硬化状態）の樹脂フィルム２０ａの上に銅箔３０ａが貼付された構造の第１銅箔付き樹脂フィルムＣＦ１を用意する。

銅箔３０ａの厚みは５〜１８μｍであり、樹脂フィルム２０ａの厚みは３０μｍ程度である。樹脂フィルム２０ａとしては、エポキシ樹脂又はポリイミド樹脂などの熱硬化性樹脂が使用される。

そして、第１銅箔付き樹脂フィルムＣＦ１の樹脂フィルム２０ａの面を金ワイヤバンプ１８に押し込んで圧着する。これにより、金ワイヤバンプ１８は樹脂フィルム２０ａに埋め込まれると共に、金ワイヤバンプ１８の先端が銅箔３０ａに突き刺さった状態となる。

さらに、図５（ｂ）に示すように、第１銅箔付き樹脂フィルムＣＦ１を押圧治具（不図示）で下側に押圧して平坦化し、１８０℃程度の温度で加熱処理することにより、Ｂステージの樹脂フィルム２０ａを硬化させて第１層間絶縁層２０を得る。

このとき、平坦化処理によって金ワイヤバンプ１８の先端が潰されて接続部１８ａとなる。また、金ワイヤバンプ１８の接続部１８ａが銅箔３０ａの直下に配置された状態となる。このようにして、金ワイヤバンプ１８の接続部１８ａと第１層間絶縁層２０の上面とが同一面を構成するように平坦化される。

また、前述したように、シリコンウェハ１０のダイシングラインＤ（図１）に凹部Ｃが形成されているので、第１層間絶縁層２０がアンカー効果によってシリコンウェハ１０に密着性よく形成される。

なお、本実施形態では、シリコンウェハ１０の上に第１銅箔付き樹脂フィルムＣＦ１を貼付しているが、絶縁層の上に金属層が積層された各種の積層膜を使用することができる。

次いで、図６（ａ）に示すように、第１銅箔付き樹脂フィルムＣＦ１の上に、金ワイヤバンプ１８の上に開口部２１ａが設けられたドライフィルムレジスト２１を形成する。

次いで、図６（ｂ）に示すように、塩化第二銅水溶液などの銅のエッチャントにより、ドライフィルムレジスト２１の開口部２１ａを通して銅箔３０ａをエッチングして開口部３０ｘを形成する。銅箔３０ａの開口部３０ｘの径は例えば５０〜８０μｍに設定される。

このとき、金ワイヤバンプ１８の接続部１８ａの上面が極薄の樹脂皮膜で覆われている場合がある。つまり、金ワイヤバンプ１８に第１銅箔付き樹脂フィルムＣＦ１を圧着して平坦化する上記した工程において、金ワイヤバンプ１８の接続部１８ａ上に樹脂が回り込んで樹脂皮膜が形成されることがある。このため、金ワイヤバンプ１８の接続部１８ａ上の樹脂皮膜を除去してクリーンな接続部１８ａを露出させる必要がある。

そこで、図７（ａ）に示すように、ドライフィルムレジスト２１を残した状態(図６（ｂ）)で、ウェットブラスト法により、銅箔３０ａの開口部３０ｘを通して金ワイヤバンプ１８の接続部１８ａ上の樹脂皮膜をエッチングしてクリーニングする。

銅箔３０ａの開口部３０ｘは金ワイヤバンプ１８の接続部１８ａの面積より大きく設定されている。このため、ウェットブラスト処理によって金ワイヤバンプ１８の周囲の第１層間絶縁層２０が選択的にエッチングされて、金ワイヤバンプ１８の周りに凹部２０ｘが形成される。このとき、金ワイヤバンプ１８はウェットブラスト処理でほとんどエッチングされない。金ワイヤバンプ１８の周りに設けられる凹部２０ｘはその側面と底面との繋がり面が曲面となるＵ字状に形成される。

このようにして、銅箔３０ａの開口部３０ｘと第１層間絶縁層２０に設けられた凹部２０ｘとにより、金ワイヤバンプ１８の接続部１８ａを露出させる接続ホールＣＨが構成される。

また、ドライフィルムレジスト２１は、樹脂のエッチング途中で消失する膜厚に設定されており、ドライフィルムレジスト２１が消失した後は、銅箔３０ａがマスクとして機能する。これにより、後に第１配線層となる銅箔３０ａの表面がウェットブラスト処理によって粗化されてアンカーが同時に形成される。

また、ウェットブラスト法で樹脂皮膜をエッチングする際に、樹脂スミアが発生するおそれがなく、水洗することで金ワイヤバンプ１８の接続部１８ａがクリーンな状態で露出するため、デスミア処理を行う必要はない。

なお、金ワイヤバンプ１８の接続部１８ａ上に樹脂皮膜が形成されない場合は、上記したウェットブラスト処理を省略してもよい。この場合は、ギ酸系の薬液により銅箔３０ａの表面を処理して粗化することによってアンカーを形成する。ウェットブラスト処理を省略する場合は、銅箔３０ａの開口部３０ｘが接続ホールＣＨとなる。

この時点では、金ワイヤバンプ１８と第１配線層となる銅箔３０ａとは電気接続されていない状態である。

そこで、接続ホールＣＨ内にビア導体を形成して金ワイヤバンプ１８と銅箔３０ａとを電気的に接続する。本実施形態では、ビア導体の形成方法として、スパッタ法や電解又は無電解めっきなどのコスト高となる手法を採用しない。

つまり、図７（ｂ）に示すように、ディスペンス法によってディスペンサ装置（不図示）のノズル５から銀ペーストなどの導電性ペースト４０を接続ホールＣＨに塗布した後に、導電性ペースト４０を加熱処理して硬化させる。導電性ペースト４０は、熱硬化性樹脂をバインダーとし、その中に銀粒子などの導電性粒子を分散させたものである。

これにより、図８（ａ）に示すように、導電性ペースト４０によって金ワイヤバンプ１８と第１配線層となる銅箔３０ａとが電気接続される。導電性ペースト４０は、接続ホールＣＨ内に充填されると共に、接続ホールＣＨの近傍の銅箔３０ａを被覆して形成される。

導電性ペースト４０は接続ホールＣＨの底の凹部２０ｘに充填されるので、アンカー効果によって導電性ペースト４０が金ワイヤバンプ１８に密着性よく形成される。

また、金ワイヤバンプ１８の周囲に凹部２０ｘを形成することにより金ワイヤバンプ１８の上部側面が露出するので、導電性ペースト４０と金ワイヤバンプ１８との接触面積が大きくなり、コンタクト抵抗が低減される効果もある。

なお、導電性ペースト４０の代わりにはんだを接続ホールＣＨに充填してもよい。また、必ずしも導電性ペースト４０を接続ホールＣＨに充填する必要はなく、接続ホールＣＨの形状に沿って形成されるコンフォーマルビアとしてもよい。あるいは、感光性導電性ペーストを使用してもよい。詳しくは、後述するビアホールにビア導体を形成する工程（図１１、図１２）を参照されたい。

次いで、図８（ｂ）に示すように、銅箔３０ａの上に開口部が設けられたレジスト（不図示）をパターニングし、その開口部を通して銅箔３０ａをエッチングすることにより第１配線層３０を得る。

なお、銅箔３０ａをパターニングして第１配線層３０を形成する工程は、接続ホールＣＨに導電性ペースト４０を形成した後に行っているが、接続ホールＣＨを形成した後（図７（ａ）の工程の後）に行ってもよい。

次いで、図９（ａ）に示すように、Ｂステージ（半硬化状態）の樹脂フィルム２２ａの上に銅箔３２ａが貼付された構造の第２銅箔付き樹脂フィルムＣＦ２を用意する。銅箔３２ａの厚みは５〜１８μｍであり、樹脂フィルム２２ａの厚みは３０μｍ程度である。樹脂フィルム２２ａとしては、エポキシ樹脂又はポリイミド樹脂などの熱硬化性樹脂が使用される。

そして、第２銅箔付き樹脂フィルムＣＦ２の樹脂フィルム２２ａの面を第１配線層３０の上に圧着する。さらに、１８０℃程度の温度で加熱処理することにより、Ｂステージの樹脂フィルム２２ａを硬化させて第２層間絶縁層２２を得る。

第１配線層３０の表面は粗化されているので、第２層間絶縁層２２が第１配線層３０に密着性よく形成される。

本実施形態では、第１配線層３０の上に第２銅箔付き樹脂フィルムＣＦ２を貼付しているが、絶縁層の上に金属層が積層された各種の積層膜を使用することができる。

続いて、図９（ｂ）に示すように、第１配線層３０の接続部に対応する部分に開口部２３ａが設けられたドライフィルムレジスト２３を形成する。さらに、第二塩化銅水溶液などの銅のエッチャントにより、ドライフィルムレジスト２３をマスクにしてその開口部２３ａを通して銅箔３２ａをエッチングして開口部３２ｘを形成する。

さらに、図１０（ａ）に示すように、ドライフィルムレジスト２３を残した状態で（図９（ｂ））、銅箔３２ａの開口部３２ｘに露出する第２層間絶縁層２２をウェットブラスト法によりエッチングすることにより、第１配線層３０の接続部に到達するビアホールＶＨを形成する。ビアホールＶＨの径は例えば５０〜８０μｍに設定される。このとき、ウェットブラスト処理によってドライフィルムレジスト２３（図９（ｂ））が同時にエッチングされて除去される。

ウェットブラスト法は、アルミナ砥粒などの粒子と水などの液体とを混ぜて得られるスラリーを噴射ノズルから圧縮空気の力を使って高速に噴射させることにより、スラリー内の粒子で対象物を物理的にエッチングする加工方法である。

また、ウェットブラスト処理では、第１配線層３０（銅）のエッチングレートはかなり低いため、第１配線層３０は第２層間絶縁層２２をエッチングする際のストッパとなる。また、ドライフィルムレジスト２３（図９（ｂ））は、第２層間絶縁層２２のエッチング途中で全てが消失する厚みに設定され、ドライフィルムレジスト２３が消失した後は、銅箔３２ａがマスクとして機能する。

これにより、後に第２配線層となる銅箔３２ａの表面がウェットブラスト処理によって粗化されてアンカーが同時に形成される。

なお、本実施形態と違って、レーザで第２層間絶縁層２２にビアホールＶＨを形成する場合は、ビアホールＶＨ内に樹脂スミアが発生するため、過マンガン酸法などのウェット処理によってデスミア処理を行う必要がある。

しかしながら、ウェットブラスト法を使用する場合は、樹脂スミアは発生しにくく、第２層間絶縁層２２にビアホールＶＨを形成した後に、水洗することでクリーンなビアホールＶＨが容易に得られる。このように、本実施形態では、環境負荷となるデスミア処理を省略することができる。

次いで、図１０（ｂ）に示すように、銅箔３２ａの上にエッチングレジスト（不図示）をパターンニングし、それをマスクにして銅箔３２ａをエッチングすることにより、第２配線層３２を得る。

この時点では、ビアホールＶＨ内にはビア導体が形成されていないため、第１配線層３０と第２配線層３２とは電気的に接続されていない状態である。そこで、ビアホールＶＨ内にビア導体を形成して第１配線層３０と第２配線層３２とをビア導体を介して電気的に接続する。ビア導体の形成方法として、前述した接続ホールＣＨへのビア導体の形成方法（図７（ｂ）、図８（ａ））と同様に、スパッタ法や電解又は無電解めっきなどのコスト高となる手法を採用しない。

つまり、図１１に示すように、ディスペンス法によってディスペンサ装置（不図示）のノズル５から銀ペーストなどの導電性ペースト４０をビアホールＶＨ内に塗布した後に、導電性ペースト４０を加熱処理して硬化させることにより第１配線層３０と第２配線層３２とを電気接続する。

図１２（ａ）に示すように、ディスペンス法によって導電性ペースト４０を形成する場合は、導電性ペースト４０はビアホールＶＨ内に充填され、かつビアホールＶＨの近傍の第２配線層３２を被覆して形成される。

あるいは、ディスペンス法の代わりに、インクジェット法によって導電性ペースト４０をビアホールＶＨに形成してもよい。図１２（ｂ）に示すように、インクジェット法を使用する場合は、導電性ペースト４０はビアホールＶＨ内に埋め込まれず、ビアホールＶＨ内に凹部が残された状態となる。

つまり、ビアホールＶＨの底面及び側面に沿って導電性ペースト４０がいわゆるコンフォーマルビアとして形成される。インクジェット法を使用する場合も、導電性ペースト４０はビアホールＶＨの近傍の第２配線層３２を被覆して形成される。

また、ビア導体を形成する他の方法としては、感光剤を含有する感光性導電性ペーストを使用してもよい。この場合、感光性導電性ペーストをスピンコータなどでシリコンウェハ１０の上面全体に塗布し、フォトリソグラフィに基づいて露光・現像することにより、ビアホールＶＨに導電性ペースト４０を選択的に形成して第１配線層３０と第２配線層３２とを電気接続する。感光性導電性ペーストとしては、感光性の銀ペーストなどがある。感光性導電性ペーストを使用する場合は、インクジェット法で導電性ペースト４０を形成する場合と同様にコンフォーマルビアとして形成される。

あるいは、導電性ペースト４０以外では、ビアホールＶＨにはんだを充填して第１配線層３０と第２配線層３２とをはんだで電気接続してもよい。この場合は、ビアホールＶＨにはんだボールを搭載し、リフロー加熱してビアホールＶＨにはんだを充填する。又は、はんだペースト（クリームはんだ）をビアホールＶＨに選択的に塗布してもよい。

以上の手法により、コスト高を招くスパッタ法や環境負荷が大きく工程が煩雑なめっき法を使用することなく、ビアホールＶＨに導電性ペースト４０又ははんだを形成することにより、低コストで容易にビア導体を形成することができる。

このようにして、シリコンウェハ１０に設けられた金ワイヤバンプ１８に多層構造の再配線（第１、第２配線層３０，３２）が接続される。再配線（第１、第２配線層３０，３２）によって、シリコンウェハ１０の接続パッド１２のピッチが実装基板の接続電極のピッチに対応するようにピッチ変換される。

なお、銅箔３２ａをパターニングして第２配線層３２を形成する工程は、ウェットブラスト法でビアホールＶＨを形成した後に行っているが、ビアホールＶＨに導電性ペースト４０を形成した後（図１２（ａ）及び（ｂ）の工程の後）に行ってもよい。

その後に、図１３（ａ）に示すように、第２配線層３２の接続部上に開口部２４ａが設けられたソルダレジスト２４を形成する。第２配線層３２の表面は粗化されているため、ソルダレジスト２４は密着性よく第２配線層３２の上に形成される。その後に、ソルダレジスト２４の表面を酸素プラズマによってアッシング処理することにより、表面を親水性に改質して濡れ性を向上させる。

さらに、図１３（ｂ）に示すように、ソルダレジスト２４の開口部２４ａにはんだボールを搭載し、リフロー加熱することにより、第２配線層３２の接続部に接続される外部接続端子３４を形成する。はんだボールとして、樹脂ボールの外面にはんだ層が形成されたものを使用してもよい。

続いて、同じく図１３に示すように、必要に応じて、シリコンウェハ１０の背面をグラインダーで研削することにより、シリコンウェハ１０の厚みを５０〜３００μｍ程度に薄型化する。その後に、シリコンウェハ１０をダイシングラインＤ（図１）に沿って切断する。

これにより、図１４に示すように、シリコンウェハ１０が個々のシリコン基板１０ａ（半導体基板）に個片化されて個々のＣＳＰ構造を有する半導体装置１が得られる。

なお、本実施形態では、２層の多層配線（第１、第２配線層３０，３２）を例示するが、前述した工程を繰り返すことにより、任意の積層数の多層配線を形成することができる。

以上説明したように、本実施形態の半導体装置の製造方法では、まず、回路素子が形成されたシリコンウェハ１０の接続パッド１２に金ワイヤバンプ１８を形成し、第１銅箔付き樹脂フィルムＣＦ１を圧着し、平坦化処理を行った後に、樹脂フィルム２０ａを硬化させて第１層間絶縁層２０を得る。金ワイヤバンプ１８は第１層間絶縁層２０に埋め込まれ、銅箔３０ａの下に金ワイヤバンプ１８の接続部１８ａが配置される。

次いで、銅箔３０ａの上に、金ワイヤバンプ１８の上に開口部２１ａが設けられたレジスト２１を形成する。さらに、レジスト２１の開口部２１ａを通して銅箔３０ａに開口部３０ｘを形成して接続ホールＣＨとし、金ワイヤバンプ１８の接続部１８ａを露出させる。

金ワイヤバンプ１８の接続部１８ａ上に樹脂皮膜が形成されている場合は、ウェットブラスト処理によって樹脂皮膜がエッチングされて凹部２０ｘが設けられ、銅箔３０ａの開口部３０ｘとその下の凹部２０ｘとによって接続ホールＣＨが構成される。

続いて、接続ホールＣＨに導電性ペースト４０又ははんだからなるビア導体を形成することにより、金ワイヤバンプ１８と銅箔３０ａとを電気接続する。そして、接続ホールＣＨを形成した後、又は接続ホールＣＨに導電性ペースト４０を充填した後に、銅箔３０ａがパターニングされて第１配線層３０となる。

次いで、第１配線層３０の上に第２銅箔付き樹脂フィルムＣＦ２を圧着して樹脂フィルム２２ａを第２層間絶縁層２２として利用する。さらに、第１配線層３０の接続部に対応する部分に開口部２３ａが設けられたドライフィルムレジスト２３を銅箔３２ａの上に形成し、銅箔３２ａをエッチングして開口部３２ｘを形成する。

次いで、この状態で、ウェットブラスト法により、銅箔３２ａの開口部３２ｘから第２層間絶縁層２２をエッチングして第１配線層３０に到達するビアホールＶＨを形成する。

その後に、ビアホールＶＨに導電性ペースト４０又ははんだからなるビア導体を形成することにより、第１配線層３０と銅箔３２ａとを電気接続する。そして、ビアホールＶＨを形成した後、又はビアホールＶＨに導電性ペースト４０を充填した後に、銅箔３２ａがパターニングされて第２配線層３２となる。

このような手法を採用することにより、シリコンウェハ１０の上に多層配線を形成する際に、以下の技術を使用する必要がない。すなわち、１）感光性ポリイミドを用いるフォトビアの形成、２）スパッタ法による金属層（シード層など）の成膜、３）レーザによるビアホールの形成、４）過マンガン酸系強アルカリ液によるビアホールのデスミア処理、５）湿式めっき（無電解Ｃｕめっき／電解Ｃｕめっき）による配線形成に係る技術を使用する必要がない。

従って、製造に係る工程数を大幅に削減できるので、製造コストを低減することができる。また、デスミア処理や湿式めっきプロセスが不要となるため、有害廃液を削減することができ、環境負荷の低減を図ることができる。

このように、本実施形態では、低コスト化を図れる簡易な方法でシリコンウェハ１０に多層構造の再配線（第１、第２配線層３０，３２）を形成することがきる。従って、ＡＳＩＣやＬｏｇｉｃなどの多ピン化が要求される半導体装置の製造に容易に対応できるようになる。

図１４に示すように、本実施形態の半導体装置１では、シリコン基板１０ａ（半導体基板）には、トランジスタなどの回路素子が形成された素子形成領域Ｔ（図１）が設けられている。シリコン基板１０ａには接続パッド１２が設けられており、接続パッド１２は多層配線（不図示）を介して素子形成領域Ｔ（図１）に接続されている。

接続パッド１２には金ワイヤバンプ１８（バンプ電極）が形成されており、金ワイヤバンプ１８の横方向のシリコン基板１０ａの上に第１層間絶縁層２０が形成されている。第１層間絶縁層２０の上には、金ワイヤバンプ１８の上に開口部３０ｘが設けられた第１配線層３０が形成されている。第１配線層３０は銅箔３０ａがパターニングされて形成される。

第１配線層３０の開口部３０ｘは金ワイヤバンプ１８の接続部１８ａより大きな面積に設定されている。そして、金ワイヤバンプ１８と第１配線層３０の開口部３０ｘの側面との間の第１層間絶縁層２０が厚み方向にエッチングされて凹部２０ｘが構成されている。第１配線層３０の開口部３０ｘと凹部２０ｘとによって接続ホールＣＨが構成される。

接続ホールＣＨには導電性ペースト４０（ビア導体）が充填されており、導電性ペースト４０によって金ワイヤバンプ１８と第１配線層３０とが電気接続されている。導電性ペースト４０の代わりにはんだを使用することができる。

金ワイヤバンプ１８の周囲の凹部２０ｘに導電性ペース４０が充填されるので、凹部２０ｘによるアンカー効果によって導電性ペースト４０は金ワイヤバンプ１８の上に密着性よく形成される。

また、金ワイヤバンプ１８の周囲の凹部２０ｘによって金ワイヤバンプ１８の接続部１８ａの上部側面が露出することから、金ワイヤバンプ１８と導電性ペースト４０との接触面積を大きくすることができので、コンタクト抵抗を低減する効果もある。

なお、必ずしも接続ホールＣＨの下部に凹部２０ｘを設ける必要はなく、凹部２０ｘを省略して第１配線層３０の開口部３０ｘから接続ホールＣＨを構成してもよい。

第１配線層３０の上には第２層間絶縁層２２が形成されており、第２層間絶縁層２２には第１配線層３０の接続部に到達するビアホールＶＨが形成されている。

第２層間絶縁層２２の上には、ビアホールＶＨの外周から外側に延在する第２配線層３２が形成されている。第２配線層３２は銅箔３２ａがパターニングされて形成される。

さらに、ビアホールＶＨ内には導電性ペースト４０（ビア導体）が充填されている。導電性ペースト４０はビアホールＶＨ内からその外側近傍まで形成され、ビアホールＶＨの近傍の第２配線層３２を被覆して形成されている。

これにより、第１配線層３０が導電性ペースト４０（ビア導体）を介して第２配線層３２に電気的に接続されている。導電性ペースト４０の代わりにはんだを使用することができる。

前述したように、導電性ペースト４０は必ずしもビアホールＶＨを埋め込んで形成される必要はなく、ビアホールＶＨの底面及び側面に沿ってコンフォーマルビアとして形成されていてもよい。

本実施形態の半導体装置１では、前述した製造方法で製造されるので、金ワイヤバンプ１８と第１配線層３０は、接続ホールＣＨ（第１配線層３０の開口部３０ｘ）に充填された導電性ペースト４０で接続され、導電性ペースト４０（ビア導体）の上に第１配線層３０が配置されない構造となる。

また同様に、第１配線層３０と第２配線層３２とはビアホールＶＨに充填された導電性ペースト４０によって接続され、導電性ペースト４０（ビア導体）の上に第２配線層３２が配置されない構造となる。

さらに、第２配線層３２の接続部の上に開口部２４ａが設けられたソルダレジスト２４が形成されている。そして、ソルダレジスト２４の開口部２４ａに第２配線層３２に接続される外部接続端子３４が設けられている。

本実施形態の半導体装置１では、簡易な方法によって低コストで多層配線構造を構築できる。従って、ＡＳＩＣやＬｏｇｉｃなどの多ピンを有する半導体装置が容易に構成される。

再配線（第１、第２配線層３０，３２）によって、シリコン基板１０ａの接続パッド１２のピッチが実装基板の接続電極のピッチに対応するようにピッチ変換される。

特に図示しないが、半導体装置１の外部接続端子３４が実装基板（マザーボードなど）の接続電極に接続されて実装され、半導体装置１の下側の隙間にアンダーフィル樹脂が充填される。

１…半導体装置、５…ノズル、１０…シリコンウェハ（半導体ウェハ）、１０ａ…シリコン基板（半導体基板）、１２…接続パッド、１４…パッシベーション層、１４ａ…シリコン窒化層、１４ｂ…ポリイミド樹脂層、１４ｘ，１６ａ，２１ａ，２３ａ，２４ａ，３０ｘ，３２ｘ…開口部、１６，２１，２３…ドライフィルムレジスト、１８…金ワイヤバンプ（バンプ電極）、１８ａ…接続部、２０…第１層間絶縁層、２０ａ，２２ａ…樹脂フィルム、２２…第２層間絶縁層、２０ｘ，Ｃ…凹部、２４…ソルダレジスト、３０…第１配線層、３０ａ，３２ａ…銅箔、３２…第２配線層、３４…外部接続端子、４０…導電性ペースト（ビア導体）、Ａ…チップ領域、Ｔ…素子形成領域、ＣＦ１…第１銅箔付き樹脂フィルム、ＣＦ２…第２銅箔付き樹脂フィルム、Ｄ…ダイシングライン、ＣＨ…接続ホール、ＶＨ…ビアホール。

Claims (6)

1. 回路素子が形成された半導体基板と、
   前記半導体基板に配置され、前記回路素子に接続された接続パッドと、
   前記半導体基板の上に形成され、前記接続パッドを露出する開口部を備え、表面が粗化された保護絶縁層と、
   前記回路素子が配置された素子形成領域を取り囲んで配置され、前記保護絶縁層からその厚さ方向に貫通して前記半導体基板まで形成された第１凹部と、
   前記保護絶縁層の開口部に配置され、前記接続パッドに電気的に接続されたバンプ電極と、
   前記第１凹部を覆うと共に、前記保護絶縁層の上に形成され、前記バンプ電極の先端部の側面が露出するように前記バンプ電極の上に第２凹部が設けられた第１絶縁層と、
   前記第１絶縁層の上に形成され、前記第１絶縁層の第２凹部の上に開口部を備え、前記第２凹部と前記開口部とによって接続ホールが形成される第１配線層と、
   前記接続ホール内に前記バンプ電極の先端部の側面を覆って形成され、前記バンプ電極と前記第１配線層とを接続すると共に、導電性ペースト又ははんだからなる第１ビア導体と、
   前記第１配線層の上に形成された第２絶縁層と、
   前記第２絶縁層に形成され、前記第１配線層に到達するビアホールと、
   前記第２絶縁層の上に形成された第２配線層と、
   前記ビアホールに形成されて前記第１配線層と前記第２配線層とを接続すると共に、導電性ペースト又ははんだからなる第２ビア導体とを有することを特徴とする半導体装置。
2. 前記第１配線層及び前記第２配線層の表面は粗化されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第２絶縁層の上に形成され、前記第２配線層の接続部上に開口部が設けられたソルダレジストを有することを特徴とする請求項１又は２に記載の半導体装置。
4. 回路素子と、
   前記回路素子に接続された接続パッドと、
   前記接続パッドの上に開口部を備え、表面が粗化された保護絶縁層と
   を備えて、複数のチップ領域が画定された半導体ウェハを用意する工程と、
   前記半導体ウェハのチップ領域を取り囲む位置に、前記保護絶縁層からその厚さ方向に貫通して前記半導体基板まで第１凹部を形成する工程と、
   前記保護絶縁層の開口部内に、前記接続パッドに電気的に接続されるバンプ電極を形成する工程と、
   前記バンプ電極を備えた半導体ウェハの上に、第１絶縁層の上に第１金属層が積層された第１積層膜を形成することにより、前記バンプ電極を前記第１絶縁層に埋め込むと共に、前記第１金属層の下に前記バンプ電極を配置する工程と、
   前記バンプ電極上の第１金属層に開口部を形成する工程と、
   前記第１金属層の開口部を通して前記第１絶縁層に第２凹部を形成することにより、前記バンプ電極の先端部の側面を露出させる接続ホールを得る工程と、
   前記接続ホールに、前記バンプ電極の先端部の側面を覆うように導電性ペースト又ははんだからなる第１ビア導体を形成することにより、前記第１ビア導体によって前記バンプ電極と前記第１金属層とを接続する工程と、
   前記接続ホールを得る工程の後、又は前記第１ビア導体を形成する工程の後に行われ、前記第１金属層をパターニングすることにより第１配線層を形成する工程と、
   前記第１配線層の上に、第２絶縁層の上に第２金属層が積層された第２積層膜を形成する工程と、
   前記第１配線層の接続部に対応する部分の前記金属層に開口部を形成する工程と、
   ウェットブラスト法により、前記第２金属層の開口部を通して前記第２絶縁層をエッチングすることにより、前記第１配線層に到達するビアホールを形成する工程と、
   前記ビアホールに導電性ペースト又ははんだからなる第２ビア導体を形成することにより、前記第２ビア導体によって前記第１配線層と前記第２金属層とを接続する工程と、
   前記ビアホールを形成する工程の後、又は前記第２ビア導体を形成する工程の後に行われ、前記第２金属層をパターニングして第２配線層を形成する工程とを有することを特徴とする半導体装置の製造方法。
5. 前記第１配線層及び前記第２配線層を形成する工程は、前記第１配線層及び前記第２配線層の表面を粗化することを含むことを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記第２配線層を形成する工程の後に、
   前記第２絶縁層の上に、前記第２配線層の接続部上に開口部が設けられたソルダレジストを形成する工程を有することを特徴とする請求項４又は５に記載の電子装置の製造方法。

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