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CN1819202A - 绝缘栅极场效应晶体管及其制造方法 - Google Patents

绝缘栅极场效应晶体管及其制造方法 Download PDF

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CN1819202A CNA200610005740XA CN200610005740A CN1819202A CN 1819202 A CN1819202 A CN 1819202A CN A200610005740X A CNA200610005740X A CN A200610005740XA CN 200610005740 A CN200610005740 A CN 200610005740A CN 1819202 A CN1819202 A CN 1819202A
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Abstract

本发明的目的在于使相对于衬底表面的有效结深度足够小，该衬底表面具有构造稳定的陡峭PN结并具有形成在其中的与延伸部分有关的沟道。通过各个栅极绝缘膜在P型阱和N型阱上形成栅电极。由两个第一外延生长层形成两个延伸部分，两个第一外延生长层分别与将形成沟道的P型阱和N型阱的区域接触并且彼此相距一定距离。在彼此分开的方向上、在所述第一外延生长层之上与两个延伸部分的相对端进一步相距一定距离的位置上形成两个第二外延生长层。由此，在PMOS侧和NMOS侧中每一侧都形成了两个源极/漏极区。在这种结构的情况下，没有采用将杂质引入到较深部分中的离子注入。因此延伸部分中的杂质不会通过激活退火热扩散到衬底一侧中。

Description

绝缘栅极场效应晶体管及其制造方法
技术领域
本发明涉及一种在两个源极/漏极区中的每一个中具有延伸部分的绝缘栅极场效应晶体管及其制造方法，通过所述延伸部分，电流被供应到通过栅极绝缘膜面对栅电极并且其中形成有沟道的半导体衬底区域。
背景技术
在半导体国际技术发展蓝图(ITRS)中，对于绝缘栅极场效应晶体管(下文中称为“MIS晶体管”)的按比例缩小(scaling)而言，技术节点(technology node)hp32的晶体管栅极长度Lg预计将变成等于或小于20nm。
为了实现这样细微的MIS晶体管，需要进行成为栅极绝缘膜的氧化物膜的有效氧化物厚度(EOT)和源极/漏极区的结深度Xj的按比例缩小同时进行栅极长度Lg的按比例缩小。需要所述氧化物膜的EOT的按比例缩小，以确保用于确定晶体管驱动能力的漏极电流Ids。此外，需要源极/漏极区的结深度Xj的按比例缩小，从而抑制短沟道效应(SCE)。为了抑制短沟道效应，特别地，需要减弱漏极端的电场。为了实现这些，提供了被称为所谓的轻掺杂漏极(LDD)或延伸体的浅结区域，所述延伸体从重掺杂源极/漏极区延伸到沟道侧。
通常，通过将离子注入到其中将形成沟道的半导体衬底(或阱)中来形成MIS晶体管的延伸部分。
然而，用于形成适用于上述细微MIS晶体管的超浅结的离子注入技术和激活退火技术尚未确立。此外，即使能够利用离子注入方法来形成超浅结，由于很薄，超浅结的电阻值变大并且源极和漏极的串联电阻值增大，从而降低了MIS晶体管的驱动能力。此外，与栅电极彼此交叠的连接到沟道的延伸部分的一部分由于载流子累积在其中而具有小的电阻值。然而，除了该部分之外的延伸部分的区域由于耗尽层中载流子的耗尽而容易具有大的电阻值。为了避免这种情况，必须增大延伸部分的浓度，或者必须深深地形成所述延伸部分。然而，这与抑制短沟道效应相矛盾。
已经提出了槽型栅晶体管(Groove Gate transistor)，作为具有适于解决这种矛盾的结构的晶体管(参照非专利文件1：Nishimatsu等人的GrooveGate MOSFET，8th Conf.On Solid State Device，pp.179-183，1976)。
该晶体管结构的基本构思在于使源极/漏极区的形成表面相对于其中形成有沟道的衬底表面在位置上向上从而减小相对于源极/漏极区的沟道的有效结深度，并且深深地形成源极/漏极区以减小其电阻值从而彼此相容。
已知应用了该基本构思的一种MIS晶体管，在该MIS晶体管中，在栅极两侧的衬底区域中生长外延生长层而不是在其上将形成栅极的衬底部分中形成凹槽，并且在所述外延生长层上形成源极/漏极区域(参照例如专利文件1：日本专利公开No.2000-82813(第一实施方式和图9))。这种源极/漏极结构被称为加高(或升高)的源极/漏极(S/D)。
根据专利文件1的描述，在外延生长层的倾斜端部中形成第一源极/漏极区域，并且在距栅极一定距离的部分外延生长层中形成比第一源极/漏极区更深的第二源极/漏极区。所述第一源极/漏极区被认为是对应于所谓的延伸部分。
另一方面，还已知一种MIS晶体管，在该MIS晶体管中，从生长在衬底表面上的外延生长层形成延伸部分，并且将离子从该延伸部分上方的位置注入到距栅极端一定距离的一部分延伸部分以及在该部分之下的衬底表面部分中，由此形成源极/漏极区(参照例如非专利文件2：Uchino等人的A Raised Source/Drain Technology Using In-situ P-doped SiGe and B-doped Sifor 0.1μm CMOS ULSIs，IEDM 1997，pp.479-482(1977))。
在专利文件1中描述的技术中，在形成外延生长层之后，在包括外延生长层的倾斜端部的整个表面上形成绝缘膜。之后，通过利用离子注入方法同时形成第一源极/漏极区和第二源极/漏极区。尽管在专利文件1中没有特别描述，但在这种情况下，由于形成在倾斜端部上以及栅极侧壁上的绝缘膜部分进一步接近栅极，所以离子注入易于被阻碍。由此可以推定，当形成第二源极/漏极区时，形成了比第二源极/漏极区相对浅的第一源极/漏极区(对应于延伸部分)，从而与第二源极/漏极区共存。
然而，在利用注入的离子能够穿透的绝缘膜的厚度来形成延伸部分的情况下，当接触绝缘膜的外延生长层的倾斜端面的倾斜度等改变时，延伸部分的构造也必定改变。这是不稳定的。此外，由于没有离子注入到绝缘膜之下的栅极侧壁的部分中，所以没有杂质被引入到其中。因此，遇到了一个问题，即在延伸部分(第一源极/漏极区)与沟道层之间界定了空间，在某些情况下，该空间部分具有大的电阻值。为了避免这一问题，需要充分进行退火从而使注入的杂质热扩散，或者在所述外延生长层的倾斜端部上部分地堆叠栅电极。因此，专利文件1公开了在倾斜端部上精确地堆叠栅电极的技术。
然而，在专利文件1中所公开的技术的情况下，尽管所述倾斜端部与栅电极之间的堆叠宽度变成几乎是常数，但存在延伸部分在位置上相对于倾斜端部分散的可能性。这导致了延伸部分与栅电极之间的堆叠宽度易于分散。此外，由于利用了离子注入方法，还存在注入的杂质通过激活退火被过度热扩散并且堆叠宽度变得大于所需宽度的可能性。由于这一原因，在专利文件1中所公开的技术的情况下，短沟道效应增大，由此无法有效避免晶体管特性的变差。
此外，在专利文件1的情况下，由于通过向外延生长层中注入离子来形成所述延伸部分，所以不能获得陡峭的PN结(steep PN junction)并且耗尽层容易扩展。换言之，利用离子注入方法得到的杂质浓度分布在表面附近或者在距表面侧较深的部分中具有浓度尖峰。然而，由于杂质分布的尾部位于PN结附近，所以耗尽层易于扩展，并且浓度在所述尾部中减小。由于这个原因，在利用离子注入方法形成的延伸部分的连接于沟道的部分中，由于耗尽层而引起载流子的耗尽。因此，该部分容易具有高的电阻值。
另一方面，在非专利文件2中所公开的技术的情况下，通过利用外延生长方法来形成延伸部分。由于外延生长层通常较薄，为了防止由于硅化物层的形成所致的结泄漏电流，需要在形成源极/漏极区时，增大离子注入能量并且使杂质被深深地引入到衬底中。由于这个原因，为了充分地增大杂质的激活率，需要在高温下执行激活退火方法。因而，遇到一个问题，即此时杂质从延伸部分热扩散到衬底中，并且相对于其中形成有沟道的衬底表面的延伸部分的有效结深度Xj在该部分中变得比所需的要深。
发明内容
根据以上所述，需要提供一种绝缘栅极场效应晶体管及其制造方法，其中在具有延伸部分的源极/漏极区之下形成具有稳定构造的陡峭PN结，并且相对于其中形成有沟道的衬底表面能够将有效结深度精确制造得足够小。
为了实现以上所希望的，根据本发明的一实施例，提供了一种绝缘栅极场效应晶体管，所述晶体管具有其中形成有沟道且使沟道通过栅极绝缘膜面对栅电极的半导体衬底区域，与所述区域接触并且形成为彼此相距一定距离的两个延伸部分，以及在彼此分开的方向上距所述两个延伸部分的相对端一定距离而进一步形成的两个源极/漏极区，其中所述两个延伸部分中的每一个从所述半导体衬底上的第一外延生长层形成，并且所述两个源极/漏极区中的每一个包括在所述第一外延生长层上的第二外延生长层。
根据本发明的另一实施例，提供了一种绝缘栅极场效应晶体管的制造方法，该绝缘栅极场效应晶体管具有其中形成有沟道且使沟道通过栅极绝缘膜面对栅电极的半导体衬底区域，与所述区域接触并且形成为彼此相距一定距离的两个延伸部分，以及在彼此分开的方向上距所述两个延伸部分的相对端一定距离而进一步形成的两个源极/漏极区。所述方法包括以下步骤：在所述半导体衬底上形成具有预定宽度的第一间隔体；通过外延生长在所述半导体衬底上形成所述两个延伸部分，其中将所述第一间隔体用作分隔层；分别在与所述两个延伸部分上的所述第一间隔体的两个侧面接触的两个部分中形成每一个均具有预定宽度的第二间隔体；以及，通过外延生长在所述两个延伸部分上形成所述两个源极/漏极区，其中将分别形成在所述两个部分中的所述两个第二间隔体用作分隔层。
根据本发明，提供了以下优点：具有稳定构造的陡峭PN结形成在具有延伸部分的源极/漏极区之下并且相对于其中形成有沟道的衬底表面而能够使有效结深度被精确制造得足够小，以及其制造方法。
附图说明
图1是根据本发明一实施例的沟道方向上的CMOS器件的剖面图；
图2A和2B分别是通过应用根据本发明一实施例的方法制造的CMOS器件的沟道方向上的剖面图，示出了在形成阱时的离子注入中所使用的形成SiO2膜的工艺；
图3A和3B分别是在图2B所示工艺之后的剖面图，示出了形成N型阱时的离子注入工艺；
图4A和4B分别是在图3B所示工艺之后的剖面图，示出了形成多晶硅膜的工艺，从该多晶硅膜形成伪栅极(dummy gate)；
图5A和5B分别是在图4B所示工艺之后的剖面图，示出了形成其上将转印伪栅极图案的光致抗蚀剂膜以及抗反射膜的工艺；
图6A和6B分别是在图5B所示工艺之后的剖面图，示出了通过构图形成伪栅极的工艺；
图7A和7B分别是在图6B所示工艺之后的剖面图，示出了形成用于保护PMOS晶体管侧的光致抗蚀剂膜的工艺；
图8A和8B分别是在图7B所示工艺之后的剖面图，示出了去除光致抗蚀剂膜的工艺；
图9A和9B分别是在图8B所示工艺之后的剖面图，示出了形成SiO2膜的工艺；
图10A和10B分别是在图9B所示工艺之后的剖面图，示出了形成用于保护NMOS晶体管侧的光致抗蚀剂膜的工艺；
图11A和11B分别是在图10B所示工艺之后的剖面图，示出了去除光致抗蚀剂膜的工艺；
图12A和12B分别是在图11B所示工艺之后的剖面图，示出了去除SiO2膜的工艺；
图13A和13B分别是在图12B所示工艺之后的剖面图，示出了形成作为侧壁绝缘膜的SiO2膜的工艺；
图14A和14B分别是在图13B所示工艺之后的剖面图，示出了形成作为侧壁绝缘膜的SiN膜的工艺；
图15A和15B分别是在图14B所示工艺之后的剖面图，示出了形成第二外延生长层的工艺；
图16A和16B分别是在图15B所示工艺之后的剖面图，示出了在所述第二外延生长层上形成硅化物层的工艺；
图17A和17B分别是在图16B所示工艺之后的剖面图，示出了蚀刻层间绝缘膜的上部的工艺；
图18A和18B分别是在图17B所示工艺之后的剖面图，示出了去除伪栅极的工艺；
图19A和19B分别是在图18B所示工艺之后的剖面图，示出了形成栅极金属层的工艺；以及
图20A和20B分别是在图19B所示工艺之后的剖面图，示出了在栅电极上形成硅化物层的工艺。
具体实施方式
以下参照附图，通过给出其中在相同的衬底上形成NMOS晶体管和PMOS晶体管的CMOS器件作为实例来描述本发明的优选实施例。
图1是沟道方向上的CMOS器件的剖面图。
在图中所示的CMOS器件中，在由例如硅晶片形成的衬底1的表面部分中形成隔离绝缘层，比如浅沟槽隔离(STI)2。除了Si之外，可以将锗(Ge)、Ge和硅(Si)的化合物或者应变硅用作衬底1的材料。
在其中没有形成STI 2的区域(有源区)中形成P型区(例如P型阱3n)和N型区(例如N型阱3p)，在所述P型区和N型区中分别形成有沟道的反型层。P型阱3n是其中形成NMOS晶体管的衬底区域，而N型阱3p是其中形成PMOS晶体管的衬底区域。
在P型阱3n上形成两个延伸部分12n，两个延伸部分12n分别由在位置上彼此相距预定距离的两个第一外延生长层制成。同样，在N型阱3p上形成两个延伸部分12p，两个延伸部分12p分别由在位置上彼此相距预定距离的两个外延生长层制成。每个延伸部分12n用作NMOS晶体管的源极或漏极的一部分，并且包含引入到其中的N型杂质。每个延伸部分12p用作PMOS晶体管的源极或漏极的一部分，并且包含引入到其中的P型杂质。
两个延伸部分12n的相对侧具有倾斜的端面，其间的距离随着高度的向上而增大。在部分这些倾斜端面中以及在这些倾斜端面之间的P型阱3n上形成栅极绝缘膜4n，并且在栅极绝缘膜4n上形成栅电极5n。
同样，两个延伸部分12p的相对侧分别具有倾斜的端面。在部分这些倾斜端面中以及在这些倾斜端面之间的N型阱3p上形成栅极绝缘膜4p。在栅极绝缘膜4p上形成栅电极5p。
NMOS晶体管侧的栅电极5n以及PMOS晶体管侧的栅电极5p的侧面分别被延伸部分12n和12p上的侧壁间隔体13所覆盖。
通过侧壁间隔体13决定第二外延生长层的形成位置，从而使选择性地形成第二外延生长层。在没有被侧壁间隔体13覆盖的延伸部分12n和12p的部分上，由第二外延生长层分别形成源极/漏极区10n和10p。源极/漏极区10n用作NMOS晶体管的源极或漏极的一部分，并且包含引入到其中的N型杂质。源极/漏极区10p用作PMOS晶体管的源极或漏极的一部分，并且包含引入到其中的P型杂质。
此外，通过自对准硅化物(自对准多晶硅化物)工艺，分别在栅电极5n和5p以及源极/漏极区10n和10p上形成作为合金层的硅化物层14n、14p以及15n、15p，其中侧壁间隔体13和STI 2用作分隔层。
用层间绝缘膜20覆盖晶体管的整个表面。尽管没有特别示出，但在层间绝缘膜20中埋入了连接到源极/漏极区10n或10p的连接层，并且在层间绝缘膜20上形成了线路。
在该实施例中，通过延伸部分12n和12p的浓度和厚度以及侧壁间隔体13的宽度优化了栅电极5n(或5p)与源极/漏极区10n(或10p)之间的距离。此外，这种优化实现了源极电阻和漏极电阻的减小，抑制了流过源极/漏极区的泄漏电流，并且减小了寄生电容。为了减小寄生电容，延伸部分12n和12p的栅极侧端部设置有倾斜端面。所述倾斜端面分别由侧壁间隔体13所覆盖，由此减小了栅极和源极区或者栅极和漏极区中的寄生电容。
延伸部分12n和12p是用于分别向阱3n和3p在栅极正下方的部分(有效沟道区)提供电流的层。如果没有延伸部分12n和12p，必须将源极/漏极区10n和10p制成靠近各自的有效沟道区。特别是在这种情况下，电场集中在漏极区侧，从而使短沟道效应变得显著，并且泄漏电流增大。此外，耗尽层大量延伸到沟道电流通路中，从而使载流子耗尽并且在载流子耗尽的部分中增大了沟道电阻。此外，当沟道移动载流子(channel travelingcarriers)的速度在该部分中达到饱和速度时，限制了开启电流值。
在该实施例中，延伸部分12n和12p的存在能够将源极/漏极区10n和10p与各自的有效沟道区分开。每个延伸部分12n和12p由包含引入到其中的N型或P型杂质的外延层形成，并具有所谓的加高的延伸结构。在本实施例中，每个延伸部分12n和12p具有比源极/漏极区10n或10p的杂质浓度更低的杂质浓度。然而，从减小电阻值的角度看，每个延伸部分12n和12p可以具有等于或高于源极/漏极区10n或10p的杂质浓度的杂质浓度。
顺便提及，当利用离子注入方法来形成所述延伸部分时，杂质浓度分布在深度方向上具有斜率，由此在延伸部分与衬底之间的边界中几乎不形成陡峭的PN结。
另一方面，在本实施例的情况下，正如以下将描述的，通过例如在外延生长的中间进行杂质掺杂(原位掺杂)而在延伸部分12n或12p与衬底(P型阱3n或N型阱3p)之间的界面中形成陡峭的PN结。结果，抑制了耗尽层从延伸部分12n或12p延伸。
此外，延伸部分12n和12p相对于衬底表面而向上升高，由此能够使自阱表面的PN结的深度变浅而在施加工作偏压期间不增大延伸部分12n和12p的串联电阻。结果，能够抑制从延伸部分12n和12p延伸的耗尽层施加在有效沟道区上的影响以及电场的强度。
并且，在本实施例中，还由外延生长层形成每个源极/漏极区10n和10p。因此，在需要陡峭PN结的延伸部分12n和12p的形成之后，无需在离子注入期间在例如高达1000℃的温度下执行用于激活引入杂质的退火。因此，能够保持陡峭的PN结。应注意的是，尽管在第二次外延生长期间加热衬底，但由于该加热温度例如等于或低于700至800℃并且不像在激活退火中那么高，所以基本保持PN结的陡峭度。
将第二外延生长层(源极/漏极区10n和10p)的厚度设定到一数值，该数值需要满足即使该数值在最小值时也能够使硅化物层15n或15p的下表面位于相对于第一外延生长层(延伸部分12n或12p)与衬底之间的界面的上部。将所述厚度设定为这样的值是为了防止结泄漏电流增大的目的。
作为以上的结果，在本实施例中，抑制了短沟道效应，并且防止了泄漏电流的增大以及沟道电阻的局部增大。
接下来，将参照附图详细描述根据本发明一实施例的CMOS器件的制造方法。
图2A至20B分别是通过应用本实施例的方法制造的CMOS器件的沟道方向上的剖面图。
如图2A所示，利用已知的方法在衬底1中形成用于隔离的STI 2。
如图2B所示，利用热氧化法等在硅衬底1上形成作为保护膜的二氧化硅(SiO2)膜31，该膜用于防止在将杂质离子注入到硅衬底1中时的沟道效应(channeling)。
如图3A所示，形成用于保护PMOS晶体管侧的光致抗蚀剂膜R1。然后，执行用于在衬底1中形成P型阱3n(参照图1)的离子注入(阱II)，如果需要，执行用于调整阈值电压的离子注入(沟道II)。
在去除光致抗蚀剂膜R1之后，如图3B所示，形成用于保护NMOS晶体管侧的光致抗蚀剂膜R2，并且类似地，执行离子注入(阱II，沟道II)。
当在去除光致抗蚀剂膜R2之后执行激活退火时，如图4A所示，分别在NMOS晶体管侧和PMOS晶体管侧形成了P型阱3n和N型阱3p。在例如快速热退火(RTA)方法的情况下，在1010℃下执行激活退火10秒。
然后，在去除离子注入期间作为保护膜的SiO2膜31以暴露阱表面之后，利用热氧化法形成SiO2膜32a，该膜具有约0.1nm至约5nm的厚度并且成为金属镶嵌(damascene)栅极的伪栅极氧化物膜。
如图4B所示，利用CVD方法在SiO2膜32a上形成多晶硅(Poly-Si)膜33a，该膜成为金属镶嵌栅极的伪栅极。多晶硅膜33a的厚度在约100nm至约200nm的范围内。也可以形成非晶Si膜或掺杂有杂质的掺杂非晶Si膜来代替形成多晶硅膜33a。
利用CVD方法在多晶硅膜33a上形成氮化硅(SiN)膜34a(参照图5A)，该膜在后续通过蚀刻工艺来处理伪栅极时成为硬掩模。在30至100nm的范围内选取SiN膜34a的厚度。
在于SiN膜34a上形成抗反射膜和光致抗蚀剂膜之后，通过光刻工艺(利用比如KrF、ArF和F2的各种类型的准分子激光中适用的一种)或电子束(EB)光刻工艺来构图光致抗蚀剂膜。由此，利用这样构图的光致抗蚀剂膜作为掩模来执行干法蚀刻。结果，如图5B所示，将对应于NMOS和PMOS晶体管的栅电极的光致抗蚀剂膜R3的图案转印(transferred)到抗反射膜35上。
然后，利用光致抗蚀剂膜R3和抗反射膜35两者作为掩模，干法蚀刻SiN膜34a。
结果，如图6A所示，在多晶硅膜33a上形成了具有对应于NMOS和PMOS晶体管的栅电极的图案的硬掩模34。此时通过调整过蚀刻量，硬掩模34可以变细或被修整从而比光致抗蚀剂膜R3的初始图案的线宽(图5B所示的光致抗蚀剂膜R3的线宽)要细。执行这一工艺是为了使晶体管的栅极长度细于掩模图案所决定的栅极线宽。
在去除光致抗蚀剂膜R3之后，利用硬掩模34作为掩模来干法蚀刻多晶硅膜33a。图6B示出了在完成干法蚀刻之后所形成的伪栅极33和硬掩模34。此时伪栅极33的线宽最小在几纳米至超过10纳米的范围内。
图7A至13A所示的工艺涉及通过选择性外延来形成延伸部分12n和12p。
通常，通过选择性外延生长Si不发生在绝缘膜的表面上，但是发生在Si的暴露表面上。由于这个原因，本实施例提出了一种方法，其中在用绝缘膜保护PMOS晶体管侧和NMOS晶体管侧中一侧的状态下执行选择性外延，然后在用绝缘膜保护另一侧的状态下执行选择性外延。
首先，去除围绕伪栅极33的SiO2膜32a。结果，如图7A所示，形成了伪叠层6，该叠层包括伪栅极氧化物膜32、伪栅极33和硬掩模34。
之后，利用CVD方法形成绝缘膜(本实施例中的SiN膜7a)，用于保护不希望其经受选择性外延的位置。SiN膜7a的厚度在1至10nm的范围内。用SiN膜7a完全涂敷伪叠层6。需要将其湿法蚀刻速率比例如通过自然氧化衬底表面形成的SiO2膜(在Ge衬底的情况下是Ge氧化物膜)的膜层的湿法蚀刻速率更低的膜用作该保护膜的材料。
如图7B所示，在SiN膜7a上形成用于保护PMOS晶体管侧的光致抗蚀剂膜R4。
当利用该光致抗蚀剂膜R4作为掩模来进行各向异性蚀刻时，如图8A所示，在伪叠层6的侧面上留下SiN膜7a，由此形成隔离绝缘膜7，并去除壁上的SiN膜7a。然而，用光致抗蚀剂膜R4保护的PMOS晶体管侧覆盖有SiN膜7a。
此时，如图8A中的局部放大图的形态所示，在某些情况下通过各向异性蚀刻工艺在P型阱3n的表面上形成挖掘部分(dug portion)。优选将该挖掘部分的深度设计成等于或小于3nm。如果挖掘部分的深度大于该值，则在下一工艺中与下一工艺之后通过外延得到的杂质分布区域与P型阱之间所形成的PN结的深度相对于沟道形成表面(栅极正下方的阱表面)变大。这成为短沟道效应增大的一个原因。由于这一事实和通过外延的生长与挖掘部分的深度并非无关，所以优选控制挖掘量，尤其是在同样对于倾斜端面的控制方面。
如图8B所示，去除光致抗蚀剂膜R4。在去除光致抗蚀剂膜R4之后，需要将P型阱3n的表面的挖掘量抑制到3nm或更小。此时，如图8B中的部分放大图的形态所示，在STI 2上的SiN膜7a的边缘之外，形成了STI 2表面的台阶部分2A，以作为适当利用使用保护膜(SiN膜7a)的选择性外延工艺时的特征构造。
如图9A所示，通过选择性外延工艺在去除了SiN膜7a而暴露的NMOS晶体管侧的P型阱3n的表面上，形成混合有比如砷As或磷P的N型杂质的硅层(第一外延生长层)。第一外延生长层的材料是Si单晶、或者硅Si和锗Ge、碳C或者其混合晶体。此时的杂质浓度在1E18至1E20/cm3的范围内。含有该杂质的硅层是NMOS晶体管的N型外延部分12n并且是对晶体管特性施加重要影响的部分。由于通过800℃或更低的低温工艺来进行外延，所以在硅层生长期间被引入到硅层中的杂质几乎不扩散到硅衬底(P型阱3n)中。结果，能够形成具有浓度差异的结表面，该浓度差异在外延部分12n与P型阱3n之间具有陡峭的梯度。并且，由于杂质被激活，在后续工艺中无需进行用于激活的热处理，由此能够抑制杂质扩散到衬底中。
结果，能够抑制晶体管的短沟道效应，同时形成每一个均具有低电阻值的延伸部分。
由于通过选择性外延工艺来形成延伸部分12n，所以其构造上具有特征。
即，如图9A中的局部放大图的形态所示，由于在伪栅极33的侧端部、与其中轻微造成挖掘的暴露的衬底表面中的分隔壁绝缘膜7相接触的侧面上没有形成外延生长层，所以取决于外延生长层的生长条件(但是，挖掘量也对其施加轻微影响)，在延伸端部12中形成了倾斜端面12A。倾斜端面12A与衬底表面之间的角度(FASET)在20至70°的范围内取一定值。当该角度过小时，延伸部分12n的寄生电阻增大。另一方面，当该角度过大时，形成在栅极与延伸部分之间的寄生电容增大，或者如以下将描述的，栅电极叠置在该倾斜端面上时的裕量变小。由于这一原因，优选控制该角度使其落在所述范围内。
接下来，为了在PMOS晶体管侧形成延伸部分，如图9B所示，形成用于保护PMOS晶体管侧的膜，例如SiO2膜8a。该膜层压在PMOS晶体管侧的SiN膜7a上。需要将具有不同于该膜之下的SiN膜7a的湿法蚀刻速率的湿法蚀刻速率的膜、例如SiO2膜8a用作该膜。
在图10A至12A的工艺中，在用光致抗蚀剂膜保护的一侧与其上执行选择性外延的一侧之间的关系与上述情况相反的状态下，以几乎相同的方式重复图7B至9B的工艺。
也就是说，首先，形成用于保护NMOS晶体管侧的光致抗蚀剂膜R5(参照图10A)，去除PMOS晶体管侧的SiO2膜8a(参照图10B)，利用各向异性干法蚀刻方法蚀刻SiN膜7a从而在PMOS晶体管上的伪叠层6的两个侧面上形成分隔壁绝缘膜7(参照图11A)，并且去除光致抗蚀剂膜R5(参照图11B)。此时，类似于NMOS晶体管侧的情况，优选将硅衬底的挖掘量抑制到3nm或更小。接着，通过选择性外延工艺在PMOS晶体管侧的硅衬底的暴露表面上生长第一外延生长层，该第一外延生长层中包含有P型杂质，比如B(或者在Ge衬底的情况下为铟In)，由此形成PMOS晶体管的延伸部分12p(参照图12A)。此时，由于NMOS晶体管侧被SiO2膜8a所覆盖，所以在NMOS晶体管侧没有形成第一外延生长层。类似于NMOS晶体管侧的情况，在P型第一外延生长层(延伸部分12p)中形成每个均具有20至70°的倾角(FASET)的倾斜端面12A。
此处，本实施例的制造方法中的另一特征是在NMOS晶体管侧的延伸部分12n形成之后形成PMOS晶体管侧的延伸部分12p。即使在应用低温外延工艺的情况下，也是将约700℃至约800℃的温度施加到衬底上。因此，如果将外延工艺先应用于PMOS晶体管侧，则存在这样的可能性，即，在之后将外延工艺应用于NMOS晶体管侧时，比如硼B的轻原子从先前形成的PMOS晶体管侧的第一外延生长层(延伸部分12p)扩散到硅衬底(N型阱3p)中。在相反的情况下，尽管不是不存在n型杂质扩散到P型阱3n中的可能性，但由于比如硼B的P型杂质具有比比如砷As或磷P的N型杂质更大的扩散系数，所以，特别是硼B的扩散必须被有效地抑制。由于这个原因，优选在形成NMOS晶体管侧的延伸部分12n之后形成PMOS晶体管侧的延伸部分12p。
之后，如图12B所示，通过蚀刻去除SiO2膜8a。此时，PMOS晶体管侧上的STI 2的暴露表面也被轻微地蚀刻。
因此，当采用这样的工序时，即，当分别各向异性蚀刻PMOS晶体管侧的SiN膜7a和NMOS晶体管侧的SiN膜7a，并且用与STI 2的材料相同的材料制成的绝缘膜来保护先形成的晶体管侧(在本实施例中为NMOS晶体管侧)时，在STI 2的上表面上遗留了突出部分2B，该突出部分2B具有对应于光致抗蚀剂膜R4与R5之间边缘位置的差异的宽度(在没有对准偏移时，对应于彼此相反的方向上两个光致抗蚀剂膜R4和R5的内缩(retrocession)的总量)。并且，在突出部分2B两侧的台阶部分中出现了对应于SiO2膜8a的膜厚度及其过蚀刻量的差异(在本实施例中，所述差异在PMOS晶体管侧变得更深)。突出部分2B的形成是利用这一方法形成NMOS和PMOS晶体管时的构造特征之一。
如图13A所示，利用一种方法来去除曾分别保护着NMOS和PMOS晶体管侧中每一侧的伪叠层6的两个侧面的分隔壁绝缘膜7，在所述方法中，将衬底1浸入比如热磷酸的溶液中，该溶液提供了对于SiO2膜的高蚀刻选择性。
在图13B至15A所示的后续工艺中，分别在伪叠层的两个侧面上形成侧壁绝缘膜，所述侧壁绝缘膜的每一个都具有至少两层(在本实施例中为三层)，从而达到将之后将要形成的金属镶嵌栅极堆叠在各个延伸部分的倾斜端面上的目的，以及在堆叠之前形成源极/漏极区域时，使所述侧壁绝缘膜成为用于第二外延生长层的分隔层的目的。
首先，如图13B所示，形成由对硬掩模34具有大得多的蚀刻选择性的材料制成的膜、例如SiO2膜41，从而用该SiO2膜41完全覆盖伪掩模6。该SiO2膜41必须制造得比在图13A所示的工艺中去除的分隔壁绝缘膜7更厚，因为SiO2膜41的厚度控制着栅电极5n和5p(参照图1)分别堆叠在延伸部分12n和12p的倾斜表面12A上的宽度。在实现这一目的条件下，SiO2膜41的厚度预先设定在例如2至15nm的范围内。
应注意的是，在工艺需要被改变时，也可以在分隔壁绝缘膜7上附加地形成SiO2膜41，而在图13A所示的工艺中不去除分隔壁绝缘膜7。在这种情况下，无需将SiO2膜41制造得厚于分隔壁绝缘膜7。
利用各向异性干法蚀刻方法，对SiO2膜41执行全表面蚀刻(回蚀刻)。结果，如图14A所示，分别在伪叠层6的两个侧面上留下了SiO2膜41。如图14A中的局部放大图的形态所示，通过回蚀刻期间的过蚀刻(这也应用于NMOS晶体管侧)，在PMOS晶体管侧的延伸部分12p的倾斜端面12A中造成了挖掘。由于这减小了延伸部分的厚度从而增大了延伸部分的电阻值，所以优选使挖掘量(台阶部分深度)等于或小于3nm。所述挖掘是利用这种方法来形成NMOS晶体管和PMOS晶体管时的构造特征之一。
接着，如图14B所示，形成其蚀刻选择性比分别形成在伪叠层6两侧的SiO2膜41的蚀刻选择性高得多的膜，例如SiN膜13A。然后，形成像在SiN膜13A中那样具有非常高的蚀刻选择性的膜，例如SiO2膜13B。此处，考虑到膜13A用作用于控制延伸部分上栅电极堆叠宽度的SiO2膜41的蚀刻停止物并且膜13A抵抗在形成第二外延生长层期间的预处理中所使用的氢氟酸从而保护第二外延生长层的表面使其不内缩，将氮化硅(SiN)用作SiN膜13A的材料。然而，只要满足所述条件，在侧壁绝缘膜7之下的层也可以由任何其他适合的材料制成。
而且，可以省略作为上覆层的SiO2膜13B。然而，在该实施例中，由于因上述原因将SiN膜13A用作下层，因此形成SiO2膜13B。也就是说，当在源极/漏极区形成期间用作分隔层的侧壁间隔体13(参照图1)由SiN制成时，因为SiN的介电常数较大，会增大栅极与源极或漏极区之间所形成的寄生电容(边缘电容)。为了防止这一现象，在本实施例中，以最小的所需厚度形成相对薄的SiN膜，并且为了即使在栅电极与源极/漏极区之间的差异减小时也能防止所述电容增大的目的，在SiN膜13A上设置具有相对低的介电常数的SiO2膜13B。
当利用各向异性蚀刻方法相继回蚀刻作为上覆层的SiO2膜13B和作为下层的SiN膜13A时，如图15A所示，形成了三层的侧壁间隔体13a，所述三层包括先前形成的内侧SiO2膜41。应注意的是，如图1所示，由于去除了内侧SiO2膜41，所以最终的侧壁间隔体13具有两层。
当使回蚀刻期间的各向异性较高时，侧壁间隔体13a的宽度被基本确定为初始沉积膜的厚度，由此变为常数。结果，提高了其可控性。
接着，执行用于形成第二外延生长层的选择性外延，所述第二外延生长层成为源极/漏极区10(参照图1)。第二外延生长层的材料是Si单晶、或者硅Si和锗Ge、碳C或者其混合晶体。图15B示出了在完成选择性外延之后的截面图。
在通过离子注入赋予这样形成的第二外延生长层10a导电特性的情况下，将所形成的第二外延生长层10a的厚度预先设定到这样的数值，该值即使在杂质浓度分布相对于硅衬底表面位于上方或者相对于硅衬底表面位于下方时也能够防止短沟道效应由于自硅衬底表面的结深度Xj而变得显著。此时，当离子注入分布的深度过浅时，源极和漏极区的串联电阻值增大。因此，考虑到离子注入分布的深度来确定第二外延生长层10a厚度的最佳值。
此外，通过以下将形成的硅化物层15n和15p形成的程度来限制第二外延生长层10a的厚度。也就是说，当离子注入分布的下表面没有到达硅衬底时，有必要使硅化物层15n和15p的下表面相对于硅衬底表面位于上方，以防止结泄漏电流增大。此外，即使当离子注入分布的下表面形成在硅衬底之内时，也有必要使所述硅化物层的下表面相对于离子注入分布的下表面位于上方。从这一角度来确定第二外延层10a的厚度的下限。
顺便提及，利用光致抗蚀剂膜作为掩模通过执行两次离子注入来选择性地注入P型和N型杂质、从而赋予第二外延生长层10a导电特性的方法是不优选的，因为这需要在高达1000℃的温度下的激活退火。
尽管工艺数目增大到某种程度，但通过在各个选择性外延中的原位掺杂可以实现更为优选的方法，该方法类似于分别形成NMOS晶体管侧的延伸部分以及PMOS晶体管侧的延伸部分的方法(参照图7A至12B)。这种方法的优点在于得到极佳的晶体管特性，因为与利用上述离子注入的方法相比，几乎不发生从预先形成的延伸部分12n和12p的热扩散。
图16A示出了通过赋予第二外延层10a导电特性而得到的N型源极/漏极区10n和P型源极/漏极区10p。
在图16B所示的工艺中，在源极/漏极区10n上形成硅化物层15n，同时在源极/漏极区10p上形成硅化物层15p。硅化物层15n和15p中的每一个例如由CoSi2或NiSi2制成。形成这些硅化物层15n和15p，使得在形成由钴Co或镍Ni制成的金属膜之后，进行热处理从而使接触半导体材料的一部分金属膜合金化，并且通过执行化学流体处理来去除未合金化的部分(接触绝缘材料的部分)。
沉积层间绝缘膜20(参照图1)的部分20a(图17A)，并且回蚀刻其表面部分直至暴露硬掩模34。层间绝缘膜20a是利用等离子体CVD方法形成的SiO2膜。图17B示出了在完成有关的回蚀刻之后的器件剖面图。此时，形成在侧壁间隔体13a内侧和外侧的两层SiO2膜的上部被轻微地蚀刻掉。
此时，几乎不被蚀刻掉的SiN膜(硬掩模34和SiN膜13a)的上部从层间绝缘膜20a的表面突出。通过CMP工艺平坦化SiN膜从而去除其突出的上部。图18A示出了在完成平坦化工艺之后的器件剖面图。
通过执行蚀刻来去除暴露于表面的伪栅极33。更具体而言，通过使用利用了比如氢氧化四甲铵(TMAH)水溶液的碱性溶液的湿法蚀刻方法或者利用了CF4气体和氧气O2的混合气体的化学干法蚀刻方法，来去除伪栅极33。图18B示出了通过进行这样的蚀刻形成的栅极开口部分21。
接着，通过执行使用了包含氢氟酸的溶液的蚀刻，来去除栅极开口部分21之内的SiO2膜41和栅极氧化物膜32。结果，如图19A所示，阱(P型阱3n或N型阱3p)的表面暴露于栅极开口部分21的底表面。延伸部分12n或12p的倾斜端面12A通过这种蚀刻工艺暴露于栅极开口部分21的底表面。此时，SiN膜13A用作蚀刻停止物，由此将每个倾斜端面的暴露宽度控制在恒定值。
如图19B所示，在阱以及栅极开口部分21之内所暴露的延伸部分的倾斜端面12A上分别同时形成栅极绝缘膜4n和4p。每个栅极绝缘膜4n和4p是通过热氧化形成的SiO2膜、或者通过使SiO2膜经受等离子体氮化所形成的SiON膜、或者通过利用原子层沉积(ALD)方法形成的HfO2膜等等。
当通过氧化来形成每个栅极绝缘膜4n和4p时，氧化速度在其中包含有大量杂质的硅层中增大。通常，每个延伸部分12n和12p的杂质浓度高于每个P型阱3n和N型阱3p的杂质浓度。因此，分别在延伸部分中形成了更厚的栅极氧化物膜。在这种情况下，栅极与延伸部分之间的耦合电容变小。而且，当需要通过增大耦合电容来加速积累层的形成时，需要选择任何其他适合的膜沉积方法。
然后，如图19B所示，形成厚的栅极金属层5A使其填充在栅极开口部分21中。可以仅利用PVD方法，或者利用用于Cu种子层(seed layer)的PVD方法和后续的Cu无电镀敷来形成栅极金属层5A。
利用CMP方法来去除栅极金属层5A的过剩部分，从而仅在栅极开口部分21内留下栅极金属层5A。结果，如图20A所示，形成了层间绝缘膜20a以及分别被侧壁间隔体13所包围的栅电极5n和5p。
利用与图16B所示工艺中所使用的方法相同的方法，分别在栅电极5n和5p上同时形成硅化物层14n和14p(图20B)。然后，沉积附加的层间绝缘膜20a，由此形成图1中所示的层间绝缘膜20。结果，完成了CMOS器件的基本结构。
之后，尽管没有特别示出，但形成连接层，该层与每个硅化物层15n和15p接触并且填充在层间膜20内，在必要时，形成作为上覆层的线路(未示出)等，由此完成相关的CMOS器件。
根据本实施例，获得了以下益处。
在其中实现了20nm或更小的栅极长度的超微细晶体管中，从经由仿真的评估发现，相对于自其中形成沟道的延伸部分的衬底表面的结深度，对于耗尽层的上表面(即，源极或漏极区侧的空间电荷中性区与在衬底中没有引起挖掘并且在栅极角部中没有引起载流子密度降低的理想情况下的耗尽层之间的边界面)需要约4nm至约5nm的范围。然而，在实际情况中，引起了衬底的挖掘以及栅极角部中载流子密度的降低，并且存在延伸部分的各种构造以及延伸部分的各种浓度。由于这些，发现即使在其中引入了这些误差因素的情况下，最大值约10nm的结深度也是足够的。
然而，在常规方法的情况下，杂质从延伸部分热扩散从而超过了必要的结深度。其原因在于源极/漏极区是利用离子注入和激活退火来形成的。
在常规情况下，从实现足够低的内部电阻和接触电阻以及防止硅化物层所致的结泄漏电流增大等的角度来看，需要将具有高浓度的源极/漏极区形成至衬底的较深水平面。为了使通过这样的深离子注入(高能注入)的杂质的激活率足够，更加需要高温下的充分退火。结果，无法抑制延伸部分中的热扩散。
根据本实施例，由于由外延生长层来形成源极/漏极区，即使在利用离子注入方法来赋予源极/漏极区导电特性时，也能够减小注入能量，并且无需使退火条件苛刻。此外，当使用作为赋予源极/漏极区导电特性的优选方法的原位掺杂时，激活退火变得不必要，由此进一步提高了抑制热扩散的效果。并且，通过控制外延生长层的厚度，能够自由改变防止结泄漏电流所需的硅化物层的形成表面的高度。
由以上所述，在本实施例中，能够实现超微细MIS晶体管，其中以必要且最小量的扩散杂质充分抑制了短沟道效应。
此外，在本实施例中，能够将栅电极精确堆叠在延伸部分的倾斜端面上。也就是说，分别在伪叠层6的两个侧面精确地形成通过其厚度来控制堆叠量的绝缘膜(在本实施例中为SiO2膜41)。然后，将所述绝缘膜蚀刻掉以便通过金属镶嵌工艺形成栅极开口部分，由此使所述开口延伸。结果，其中将填充栅电极的空间也相对于延伸部分的倾斜端面而向上形成。这导致能够精确地控制栅电极与延伸部分之间的堆叠量。
而且，将在利用氢氟酸等的湿法蚀刻或者比如氢氟酸烘烤的干法蚀刻中具有相对低的蚀刻速率的材料(在本实施例中为SiN膜13A)用于侧壁绝缘膜中从而使其在此时用作蚀刻停止物。此外，在所述侧壁绝缘膜外部形成的侧壁绝缘膜(在本实施例中为SiO2膜13B)由具有低介电常数的材料制成，由此实现寄生电容的降低。
这些侧壁绝缘膜还用作成为源极/漏极区的第二外延生长层的分隔层。
这些侧壁绝缘膜是所谓的侧壁间隔体并且其厚度的可控性较高。这对于抑制寄生电容的电阻值的离散以及延伸部分的电阻值的离散是有用的。
此外，根据本实施例中所示的制造方法，可以分别在PMOS晶体管侧和NMOS晶体管侧选择性地执行外延生长。此时，尽管需要仅保护各自一侧的两种类型的保护膜，但这些膜由相对彼此具有高蚀刻选择性的材料(本实施例中为SiN膜7a和SiO2膜8a)制成。结果，实现了其中在去除这些膜时过蚀刻量较小的方法。这导致了衬底的挖掘量被抑制，并且尽可能抑制了延伸部分的结深度Xj的增大。
本发明通常可应用于具有MIS型场效应晶体管的半导体产品及其制造方法。
尽管已经利用特定的术语描述了本发明的优选实施例，但这种描述仅用于说明的目的，应理解的是，在不偏离权利要求的主旨和范围的前提下可以进行修改和变化。
本发明包含与2005年1月6日在日本专利局提交的日本专利申请P2005-001608相关的主题内容，其全部内容在此引入作为参考。

Claims (9)

1.一种绝缘栅极场效应晶体管，所述晶体管具有：其中形成有沟道且使该沟道通过栅极绝缘膜面对栅电极的半导体衬底区域；与所述区域接触并且形成为彼此相距一定距离的两个延伸部分；以及，在彼此分开的方向上距所述两个延伸部分的相对端一定距离而进一步形成的两个源极/漏极区，
其中所述两个延伸部分中的每一个由所述半导体衬底上的第一外延生长层形成，并且
所述两个源极/漏极区中的每一个包括在所述第一外延生长层上的第二外延生长层。
2.根据权利要求1所述的绝缘栅极场效应晶体管，其中在所述第二外延生长层上形成有由半导体和金属的合金制成的合金层，并且确定所述第二外延生长层的厚度使得所述合金层的底表面位于相对于所述第一外延生长层的底表面的上方。
3.根据权利要求1所述的绝缘栅极场效应晶体管，其中通过形成在所述第一外延生长层上并与栅极的侧面接触的侧壁间隔体的宽度来确定所述第一外延生长层的栅极侧端与所述第二外延生长层的栅极侧端之间的距离。
4.根据权利要求1所述的绝缘栅极场效应晶体管，其中所述第一外延生长层的栅极侧端部设置有倾斜端面，所述倾斜端面距所述栅电极的距离随着高度向上增大而变长，并且所述栅电极通过所述栅极绝缘膜而部分地堆叠在所述倾斜端面上。
5.一种绝缘栅极场效应晶体管的制造方法，该绝缘栅极场效应晶体管具有：其中形成有沟道且使该沟道通过栅极绝缘膜面对栅电极的半导体衬底区域；与所述区域接触并且形成为彼此相距一定距离的两个延伸部分；以及，在彼此分开的方向上距所述两个延伸部分的相对端一定距离而进一步形成的两个源极/漏极区，所述方法包括以下步骤：
在所述半导体衬底上形成具有预定宽度的第一间隔体；
通过其中将所述第一间隔体用作分隔层的外延生长在所述半导体衬底上形成所述两个延伸部分；
分别在与所述两个延伸部分上的所述第一间隔体的两个侧面接触的两个部分中形成每一个均具有预定宽度的第二间隔体；以及
通过其中将分别形成在所述两个部分中的所述两个第二间隔体用作分隔层的外延生长在所述两个延伸部分上形成所述两个源极/漏极区。
6.根据权利要求5所述的绝缘栅极场效应晶体管的制造方法，其中在进行两次外延生长从而形成所述两个延伸部分和所述两个源极/漏极区时，向正在生长的层中引入杂质，该杂质的导电类型与其中将形成所述沟道的所述半导体衬底的所述区域的导电类型相反。
7.根据权利要求5所述的绝缘栅极场效应晶体管的制造方法，其中所述两个第二间隔体中的每一个包括侧面绝缘膜，所述侧面绝缘膜由蚀刻速率与其他部分的材料不同的材料制成并且与所述第一间隔体的两个侧面接触，且在所述层压体形成步骤中，去除所述第一间隔体，去除所述两个第二间隔体的所述侧面绝缘膜，在凹陷部分内所暴露的区域上以及所述两个延伸部分的所述倾斜端面上形成所述栅极绝缘膜，所述凹陷部分由于去除所述侧面绝缘膜而形成并且其中将形成所述沟道，并且形成所述栅电极从而使其填充在所述凹陷部分中。
8.根据权利要求5所述的绝缘栅极场效应晶体管的制造方法，其中所述绝缘栅极场效应晶体管包括P沟道MIS晶体管和N沟道MIS晶体管，并且
所述形成所述两个延伸部分的步骤包括：
第一步骤：形成用于保护所述P沟道MIS晶体管形成区域和所述N沟道MIS晶体管形成区域中的一个形成区域的第一保护膜，以及，利用所述第一间隔体作为分隔层在所述另一形成区域侧执行外延生长；
第二步骤：形成用于保护所述另一形成区域的第二保护膜，以及，暴露所述一个形成区域上的所述第一间隔体两侧的半导体衬底，从而利用所述第一间隔体作为分隔层来执行外延生长。
9.根据权利要求8所述的绝缘栅极场效应晶体管的制造方法，其中在形成所述第一保护膜并且所述一个形成区域中的所述第一保护膜被保护的状态下，在所述另一形成区域中，对所述第一保护膜执行各向异性蚀刻从而形成由绝缘材料制成的侧壁绝缘膜，所述绝缘材料以比制成所述第二间隔体的绝缘材料的蚀刻速率高得多的蚀刻速率被蚀刻，并且利用所述侧壁绝缘膜和所述第一间隔体作为分隔层执行所述第一步骤中的外延生长，以及
在形成了由在所述第一保护膜几乎不被蚀刻的条件下可去除的绝缘材料制成的所述保护膜并且所述另一形成区域中的所述第二保护膜被保护的状态下，在所述一个形成区域中，去除所述第二保护膜，对所述暴露的第一保护膜执行各向异性干法蚀刻从而在所述第一间隔体的侧面上形成所述侧壁绝缘膜，并且利用所述侧壁绝缘膜和所述第一间隔体作为分隔层执行所述第二步骤中的外延生长。
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