CN1663025A - 间隙结构制造方法 - Google Patents
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Abstract
本发明涉及一种用以制造间隙结构的方法，其包含步骤：形成一具有一栅极沉积抑制层(2A)的栅极绝缘层(2)、一栅极层(3)与一覆盖沉积抑制层(4)于一半导体基板(1)上，并图形化该栅极层(3)与该覆盖沉积抑制层(4)，以形成栅极堆栈(G)；利用该等沉积抑制层(2A，4)而选择性地沉积一绝缘层(6)以便高度准确地形成一间隙结构。
Description
技术领域
本发明系关于一种间隙结构之制造方法，特别是关于一种用以制造次百纳米范围之场效晶体管间隙结构之方法。
背景技术
习知该项技艺者都知道在制造场效晶体管时，例如用于MOS晶体管以及非易失性记忆晶体管，间隙结构或侧壁隔离体都是用来与栅极堆栈间呈有效隔离，以及用于源极/漏极区域之自排列形成(self-aligning formation)。
图1A与1B系为简化之截面图，用以说明根据习知技艺之间隙结构制造方法的详细制造步骤。根据图1A，在此过程中，首先于一支撑基板100上形成一具有一栅极绝缘层200与在栅极绝缘层200上的一控制或栅极层300之栅极堆栈G，该支撑基板100通常包含了一半导体材料；接着，沉积一绝缘层400在该支撑基板100以及该栅极堆栈G的表面上，该绝缘层400在本质上具有一固定一致之厚度。
根据图1B，接下来的步骤是执行一等向性蚀刻处理，例如反应离子蚀刻(Reactive Ion Etching，RIE)，其产生了最后的间隙结构S400，提供了栅极堆栈G之有效绝缘或有效保护，并进一步使该支撑基板100中的源极/漏极区域S与D得以藉由例如离子注入而自排列形成(图中未示)。
然而，关于此类型之用以制造间隙结构的传统方式所具有的缺点在于难以适当控制间隙结构S400的尺寸；更具体而言，栅极堆栈G个别的一致沉积造成了不同间隙结构S400厚度上的明显扰动，且使用反应离子蚀刻(RIE)时亦必须承担破坏栅极绝缘层或栅极氧化物之风险；此外，在某些情形中，蚀刻速率的扰动亦必须加以考量，其系与晶圆的特定位置以及栅极的空间密度有关，这将依序产生具有不同厚度的间隙结构。
特别是关于在次百纳米(sub-100 nanometre)范围中的场效晶体管之制造，在不久的将来其将成为一新标准；然而，所使用之间隙结构的此类型扰动是不被允许的，这是因为邻近栅极堆栈G之间的最小距离亦将会降低，导致在沉积绝缘层以及蚀刻清除支撑基板时将产生需要加以考量的种种问题。由于这些间隙结构将因此而在注入源极/漏极区域尺寸时作为自排列掩模(aligning masks)，因此用于制造间隙结构之此类传统制造方法便无法用来制造特别是具有特征尺寸为30纳米之结构。基于此一原因，在蚀刻栅极堆栈与实际的间隙体时，必须特别注意光显影(lithography)上的困难度。
因此，基于以上目的，本发明提供了一种用以制造间隙结构的方法，其具有较佳的准确性。
根据本发明，此一目的可藉由权利要求1所描述的方法而达成。
发明内容
首先，即使是在次百纳米的范围中，本发明仍能够以一个容易控制并具有高度准确性的方法来形成间隙结构，特别是在一半导体基板上形成一栅极绝缘层、一栅极层与一覆盖沉积抑制层；该栅极绝缘层具有一栅极沉积抑制层，藉由依次地图形化该栅极层与该覆盖沉积抑制层，以形成栅极堆栈；最后选择性地沉积一关于沉积抑制层之绝缘层于该栅极绝缘层内以及该栅极层上。习惯上所使用之反应离子蚀刻系于本发明中被省略，这进一步表示敏感的栅极绝缘层不会遭受到被破坏的风险。
在进一步的步骤中，最好是实施一注入步骤，来稍微在该半导体基板中掺杂入一掺杂区域，以利用该等间隙结构而于一自排列方式中很准确地设定一信道长度。
在进一步的步骤中，最好是选择性地关于该等沉积抑制层而产生一个进一步的绝缘层，以形成一加宽的间隙结构，并实施一进一步之注入，以于该半导体基板中形成源极/漏极区域，产生具有较佳绝缘性质的一间隙结构；该间隙结构适于在一自排列方式中形成个别场校晶体管的连接区域。
该等沉积抑制层最好是包含一氮化物层，及/或具有高氮含量之一氮氧化物层，其中臭氧增强(ozone-enhanced)之TEOS沉积系于选择性形成该绝缘层时发生。在此一情形中，并非只获得特定的高品质栅极介电质，亦可于使用标准材料之沉积过程中达成特别高的选择性。
在选择性沉积中，形成在该等沉积抑制层上的薄残余层能够选择性地藉由湿式蚀刻而移除，而源极/漏极区域所需之接触开口与栅极层则可以一个特别简单的方式形成。
为进一步增进间隙结构的电性性质，选择性沉积之该等绝缘层能够被热退火(annealed)处理，并藉而变得致密(densified)。
在进一步的步骤中，最好是移除该等沉积抑制层，以移去在半导体基板中的该栅极层与该源极/漏极区域上的覆盖物，而为一能够被硅化而沉积在整体表面上的材料，以及使得未被覆盖的半导体基板与栅极层上之一表面层能够藉由可被硅化之该材料而转化形成高传导性之连接区域。
进一步的权利要求附属项进而载明了本发明中的优越配置之特征。
附图说明
本发明系以下述实施例为基础，并配合下列图式而加以详细说明，其中：
图1A与1B显示了简化之截面图，以说明在习知技艺中间隙结构制造方法的重要制造步骤；以及
图2A至图2F显示了简化之截面图，以说明在本发明中间隙结构制造方法的重要制造步骤，其系参考CMOS晶体管的标准制造程序为参考说明。
具体实施方式
因此，首先可利用例如浅沟渠隔离技术(Shallow TrenchIsolation，STI)之方式，而于一支撑基板1中形成主动区域(图中未示)，该支撑基板1最好是包含一硅半导体基板。接着，利用一沉积制程而形成一氮化物层(例如Si3N4)，及/或一含有高氮含量之氮氧化物层(SiON)于该支撑基板1上，以产生一具有至少一栅极沉积抑制层2A之栅极绝缘层2；根据图2A，该栅极绝缘层2亦可包含一多重膜层，其包含了如上所述之栅极沉积抑制层2A(氮化物层及/或含高氮含量之氮氧化物层)以及一氧化物层2B(例如SiO2)，在此一方式中，能够产生改善之电荷保持性质，特别是在非易失性半导体存储元件的区域中。
如图2A所示，接着形成一控制或栅极层3，这最好是包含了厚度约为100至150纳米之半导体材料(多晶硅或多晶SiGe)的沉积。
此外，亦利用与该栅极沉积抑制层2A(包含氮化物层及/或含高氮含量之氮氧化物层)的沉积方式相同的方式来形成一覆盖沉积抑制层4于该栅极层3的表面上。
利用一低压化学气相沉积(Low Pressure Chemical VaporDeposition，LPCVD)制程而沉积在该栅极层3表面上的氮化硅层4最好是具有约为5至10纳米之厚度；举例而言，为了图形化包含有膜层3与4之该膜层序列，可于该覆盖沉积抑制层4的表面上，形成一硬掩模层5，例如沉积一厚度约为50纳米的TEOS层来作为一氧化物硬掩模。
实际的图形化系利用例如传统之光显影制程而实施，在此不再加以赘述，其包含了使用一阻质材料、曝光与图形化此一材料，并接着先利用图形化之阻质来将该硬掩模5图形化；接着，移除该阻质或是将其分为细段，而该等膜层3与4之实际图形化系利用已图形化之硬掩模5而实施，以形成栅极堆栈G；该栅极沉积抑制层2A亦作为一蚀刻终止层。在此一情形中，通常会使用一非等向性蚀刻制程，其中硬掩模5最后系被移除，而产生如图2B所描述之截面图。
接着，根据图2C，关于该栅极堆栈G与该覆盖沉积抑制层4之间的该栅极沉积抑制层2A而选择性地沉积一绝缘层6于该栅极堆栈G上，特别是在使用氮化物及/或氮氧化物层的情形中，一氧化物沉积可产生的选择性范围约为5至10种，因此而再该等沉积抑制层2A与4之水平表面上观察到轻微的氧化物成长时，便于该栅极堆栈G的侧壁处建立了高氧化物之成长。利用此类型之选择性氧化物沉积方式，能够使间隙结构具有例如约12至15纳米的厚度，以于一简单的控制方法中产生高度准确性，使得即使是具有次百纳米范围的场效晶体管，都能够在一个简单又精确的方式中产生。然而，特别是在此一制作方法中并不需要使用任何额外的非等向性蚀刻制程(例如反应离子蚀刻RIE)，因此能够避免敏感的栅极绝缘层在蚀刻过程中被破坏。
接着，根据图2C，在一个可选择的注入步骤中，可于一自排列方式中，利用半导体基板1中选择性沉积之绝缘层6而形成一轻微掺杂之连接掺杂区域LDD，使得有效信道长度能够被高度准确地设定，特别是在特征尺寸小于100纳米的情形中。
可使用一臭氧增强之TEOS沉积制程来形成绝缘层6的选择性沉积，其可于一传统的化学气相沉积设备中实施，亦可利用一臭氧活化之TEOS(Tetraethyl Orthosilicate)而执行。在此情形中，绝缘层6或是TEOS之成长皆与未被覆盖的硅表面高度相关；因此在该等沉积抑制层2A与4处，所发生的TEOS成长显然较少，其中氮化物层在该等沉积抑制层2A与4上的沉积数量大概是在纯硅上的五分之一。
其产生的较佳结果为，TEOS与臭氧之间的气体流量比例在气相沉积初期相当高，而接着将会有所变化，直到平衡状态产生，TEOS与臭氧之间的气体流量比例亦将降低，藉此方式可以形成具有高度均匀性而无计量上之偏差的一硅氧化物层。
举例而言，当一开始TEOS与含有臭氧之气体间的气体流量比例为10的时候，在经过了约一分钟后，达到稳定状态时，此一比例便降至0.4左右；为了能够决定正确的参数，系参考文献“N.ELBEL，Z.GABRICet al.：A new STI process spaced on selective oxide deposition，reported at the 1998 symposium on VLSI technology，Honolulu，Hawaii”而决定，该文献中对于此类型之SELOX沉积制程具有详细说明。
本发明之方法的优势亦在于减少了沉积抑制层2A与4之厚度，因此而更容易在后续的步骤中移除该等膜层。由于此类型之方法同样于摄氏350度至600度之间实施，因此能够将半导体电路上所产生的热负载保持于低等级，特别是在较低温度范围中。
根据图2C，可选择实施一习知之致密化退火或是一额外的氧化步骤，以使选择性沉积之绝缘层6更为致密；且在此方式中，绝缘层6的电性性质，特别是绝缘性质，都能够进一步被改善。
因此，当基板1与栅极层3的结晶方向彼此高度相关时，即使是具有次百纳米范围之间隙结构，亦能够被高度准确的调整设定，其沿着侧壁方向之厚度变化范围仅为5％～7％。
除了图2C所描述的已符合所需之间隙结构外，此结构亦可被修饰或推广；举例而言，藉由传统的湿式蚀刻方式，能够将选择性沉积之绝缘层进行部分蚀刻，使得形成在沉积抑制层2A与4上的非常薄之残余层能够完全被移除，亦移除了该栅极沉积抑制层2A与覆盖沉积抑制层4上之覆盖物。
根据图2D，另外可再次关于该等沉积抑制层2A与4而选择性沉积一或进一步之绝缘层7与一较厚的氧化物层(最好是一厚度约为30至50纳米的氧化物层)于该栅极堆栈G之侧壁处；图2D所再次描述的选择性沉积制程本质上系对应于图2C所示之选择性蚀刻制程，因此关于此一制程之说明便不再加以赘述。
根据图2D，在接下来的步骤中，可随意移除该栅极沉积抑制层2A与该覆盖沉积抑制层4上之该等残余层，并可再一次实施一进一步之注入I2，以于该半导体基板中形成实际的源极/漏极区域S/D，使得该等源极/漏极区域的电阻值降低，并改善了包含有绝缘层6与7之间隙结构的电性性质；同样的，再次实施一热退火处理，以增进该间隙结构的电性性能，使得沉积之氧化物能够致密化，且在注入时产生于该基板1中的破坏能够被退火而去除。
根据图2E，举例而言，接下来的步骤为实施一湿式蚀刻，使得该沉积抑制层2A与4能够被移除，且去除该半导体基板1与该栅极层3上之覆盖物；若使用氮化物层及/或氮氧化物层作为沉积抑制层2A与4时，最好是实施一氮化物湿式蚀刻制程。
根据图2F，为了更进一步增进该栅极层3与该源极/漏极区域S/D的电传导性，及/或为了产生高传导性连接区域，首先可随意沉积一能够被硅化之材料、或是一能被硅化之金属层(例如钴、镍或铂)于整体表面上；接着，该半导体基板1的结晶表面层或是该栅极层3的多晶表面系藉由能够被硅化之该等材料而被转化，以形成高传导性连接区域8，在这些表面上未形成硅化物之该等材料并不与半导体材料(硅)接触，而是已沉积之材料(金属)系基于沉积层的选择性回蚀(back-etching)之理由，而能够藉由较佳的湿式化学蚀刻方式残余在适当的地方；因此而能够只使用一单一蚀刻腔室，来产生重复的图形化步骤，以形成该等间隙结构与该等连接区域，这表示能够进一步降低制造上的成本。
若使用钴、镍或是铂，所产生之高传导性的连接区域8则为硅化钴层、硅化镍层或是硅化铂层，其系藉由本发明新颖方式所形成之间隙结构而于一自排列方式中形成。
晶体管结构则以一般的方式完成，因此其所需要的步骤便不在此加以赘述。
以上所叙述之本发明系以CMOS晶体管为基础加以说明，但并不能将本发明限制于此一特殊应用中，同样的方式亦可用以完成具有间隙结构之场效晶体管的其它半导体组件，例如非易失性半导体存储元件。
此外，本发明亦不受限于仅使用上述之氮化物及/或氮氧化物来作为结合于SELOX制程中之沉积抑制层，而同样的方式亦可以用来完成其它可取代之沉积抑制层以及与其相关的选择性沉积制程。
【组件代表符号说明】
1，100 半导体基板
2，200 栅极绝缘层
3，300 栅极层
2A 栅极沉积抑制层
2B 氧化物层
4 覆盖沉积抑制层
400 绝缘层
S400 传统间隙结构
5 硬掩模层
6，7 选择性沉积之绝缘层
S6，S7 间隙结构
8 连接区域
I1，I2 离子注入
G 栅极堆栈
S 源极区域
D 漏极区域
LDD 连接掺杂区域
Claims (10)
1.一种用以制造一间隙结构的方法，其包含步骤为：
a)形成一具有一栅极沉积抑制层(2A)的栅极绝缘层(2)、一栅极层(3)与一覆盖沉积抑制层(4)于一半导体基板(1)上；
b)图形化该栅极层(3)与该覆盖沉积抑制层(4)，以形成栅极堆栈(G)；以及
c)选择性地沉积一关于该等沉积抑制层(2A，4)的绝缘层(6)，以形成该间隙结构。
2.如权利要求1之方法，其特征在于该方法更具有下列步骤：
d)实施一注入(I1)，以于该半导体基板(1)中形成连接掺杂区域(LDD)。
3.如权利要求1或2中任一项之方法，其特征在于该方法更具有下列步骤：
e)选择性地沉积一另一关于该等沉积抑制层(2A，4)的绝缘层(7)，以形成一增宽的间隙结构。
4.如权利要求3之方法，其特征在于该方法更具有下列步骤：
f)实施另一注入(I2)，以于该半导体基板(1)中形成源极/漏极区域(S/D)。
5.如权利要求1至4中任一项之方法，其特征在于该等沉积抑制层(2A，4)包含氮化物层及/或含有高氮含量之氮氧化物层，且于步骤c)及/或步骤e)中实施一臭氧增强TEOS沉积。
6.如权利要求1至5中任一项之方法，其特征在于在该栅极堆栈G之侧壁处所选择性沉积的该等绝缘层(6，7)具有间隙层(S6，S7)，且于该等沉积抑制层(2A，4)处具有薄残余层，该等薄残余层乃于另一步骤中以湿式蚀刻来移除。
7.如权利要求1至6中任一项之方法，其特征在于该方法更具有致密化该选择性沉积之绝缘层(6，7)的步骤c1)及/或步骤e1)。
8.如权利要求1至7中任一项之方法，其特征在于该方法更具有下列步骤：
g)移除该等沉积抑制层(2A，4)，以显露该栅极层3与该半导体基板(1)；
h)沉积一可被硅化的材料；以及
i)利用该可被硅化的材料转化未被覆盖的该半导体基板(1)的一表面与该栅极层(3)，以形成该源极/漏极区域(S/D)与该栅极层(3)的高传导性连接区域(8)。
9.如权利要求1至8中任一项之方法，其特征在于该栅极层(3)包含了多晶硅，而该半导体基板(1)包含了结晶硅。
10.如权利要求1至9中任一项之方法，其特征在于该方法被用以制造次百纳米范围中的场效晶体管。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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