[go: up one dir, main page]

CN1333919A - 集成电路芯片的保护方法 - Google Patents

集成电路芯片的保护方法 Download PDF

Info

Publication number
CN1333919A
CN1333919A CN99815562A CN99815562A CN1333919A CN 1333919 A CN1333919 A CN 1333919A CN 99815562 A CN99815562 A CN 99815562A CN 99815562 A CN99815562 A CN 99815562A CN 1333919 A CN1333919 A CN 1333919A
Authority
CN
China
Prior art keywords
chip
integrated circuit
insulating material
guard method
press
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN99815562A
Other languages
English (en)
Inventor
O·布鲁尼特
D·埃尔巴茨
B·卡尔瓦斯
P·帕特里斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Gemplus SA
Original Assignee
Gemplus SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Gemplus SA filed Critical Gemplus SA
Publication of CN1333919A publication Critical patent/CN1333919A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3171Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3185Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83191Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01058Cerium [Ce]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明涉及一种用于保护一个硅晶片(10)上的集成电路芯片(100),包括一下步骤:切割硅晶片(10),把集成电路芯片(100)分开;晶片的背面(104)上加流体绝缘材料(150)以用薄的绝缘层覆盖每个集成电路芯片(100)的侧面(106)。绝缘材料可以用喷涂、丝网印刷、浸涂,浇注或其他方式来施加。本发明还涉及一种集成电路芯片,其侧面通过一种绝缘材料来防止由于导电材料接触芯片的侧面引起的电故障。

Description

集成电路芯片的保护方法
本发明涉及集成电路芯片领域。
本发明更具体涉及集成电路芯片的保护方法,以在芯片与接线排连接时使其侧边绝缘。
用例如传统的布线或用导电聚合物与芯片上的输出焊盘接触的方法使集成电路芯片与卡上的接线板有效连接。
用于芯片连接的传统的布线方法对构成集成电路的元件没有特殊的性能要求。但是,这种方法复杂而且价格昂贵。这是因为引线丝通常用铜、镍或金制造,而且,用焊接法把芯片上的输出焊盘连接的印刷电路板的连接线路。此外,该布线方法要要高精度设备来进行连接。这就使制造速度变慢。
为了克服该传统方法的缺点,越来越多地采用导电聚合化合物来构成芯片的输出焊盘与接线板的连接线路之间的接点。
图1示出用导电聚合化合物把芯片连接到连接线路的第1种方法。
这种情况下,连接线路12接近设置芯片100的位置,后者的北面104用绝缘胶15粘接到接线板的连接线路12。该绝缘胶例如是在紫外线的辐射作用下能交联的粘接剂。
之后,用覆盖在芯片100上的输出焊盘120和卡上的连接线路12上的分散导电树脂40构成芯片100上的输出焊盘120与连接线路12之间的电连接。这种导电树脂40例如是含诸如银颗粒的导电颗粒的能聚合的胶。
图2示了用导电聚合物化合物把芯片连接到连接线路的第2种方法。该方法在于按公知的“芯片倒装”型安装连接芯片。
“芯片倒装”型安装中,芯片100用有输出焊盘120的工作面向下翻转。之后,把焊盘120放到设置芯片处印刷的连接线路12上使芯片连接。
图示的例中,用公知的和无源元件表面贴装常用的均质导电胶35把芯片100连接到连接线路12。
这些用导电聚合物连接芯片的方法非常有效而且性能好。与传统的布线方法比它们有很多优点,而且,在集成电路的组装中会变得越来越普遍。其原因是,这些方法用导电聚合物,使它有可能减少生产操作数据,相应地降低了集成电路材料的造价。
但是,发明人发现了用不导电的衬底时有关这些连接方法所存在的实际问题。
从图1中能清楚地看到,导电树脂40覆盖芯片100的侧面106。但是,某些情况下,芯片100的侧面106上已经建立起来的导电率会使集成电路的电气故障增加。其原因是,芯片侧面是绝缘的或者是导电的主要由所用衬底的类型确定。若侧面是绝缘的,有与边缘接触的导电树脂40则没有问题。
但是,用于制造集成电路的衬底有导电侧面时就不能用该方法。
同样,从图2能清楚看到,导电胶35使芯片100的边缘稍微升高,并引起集成电路的电气故障。
目前用的简单的克服该缺陷的方法是,有导电侧边的衬底不用该连接方法。这种解决方法不能令人满意,因为它大大限制了组装者的希望,迫使他们用带某些组装技术的某些产品。
实际上,硅的导电率与晶片的制造工艺直接相关,不同的生产者和生产线制出的晶片的导电率不同。用户希望规范衬底的实际电导率,并把这些规范一起提供给供应商,甚至提供供应产品的范围,这就必然增加了附加费,并限制了可用的产品。
本发明的目的是克服上述的缺点。
本发明的目的是消除用导电聚合物方法连接集成电路的相关缺点。
为此,本发明提出了保护集成电路芯片侧面的方法,使它们与连接芯片的输出焊盘与接线板的连接线路用的导电聚合化合物绝缘。
特别是,本发明提出了保护硅晶片上的集成电路芯片的方法,晶片的正面上和与它相反的背面上有集成电路芯片,其特征是,方法包括以下步骤:
-切割硅晶片,以切开集成电路芯片;
-晶片背面加流体绝缘材料,用绝缘薄层覆盖每个集成电路芯片的侧面。
按本发明的集成电路芯片的保护方法的特征是,它还包括输送切割晶片的步骤,使晶片的背面向上,输送到支架上,以保证在加绝缘材料的过程中选择芯片。
按一个特征,用涂覆法在芯片的背面上加绝缘材料。
按另一个特征,用刮板和丝网进行丝网印刷在芯片背面上加绝缘材料。
按另一个特征,把芯片浸入装有绝缘材料的料槽中加绝缘材料。
按另一个特征,把芯片放在旋转盘上旋转,使绝缘材料分散在芯片的背面上,由此加绝缘材料。
按一个特征,绝缘材料的粘度低,使它能沿芯片侧面流动。
按另一个特征,用高硬度的对硅的粘接性好的环氧型树脂组成绝缘材料。
按另一特征,绝缘材料用有低的干萃取物的绝缘天然漆构成,以便能得到薄的绝缘涂层。
按另一特征,绝缘材料用彩色树脂构成,以允许选择被绝缘材料覆盖的面积。
按另一特征,用计算机辅助观察(CAV)检查用绝缘材料覆盖的面积。
按本发明的集成电路的保护方法还有的特征是包括以下步骤:
-硅晶片的背面上淀积保护层;
-切割硅晶片,分开每个集成电路芯片;
-使分开的集成电路芯片的背面朝上输送到支架上;
-去掉背面上的保护层;
-在芯片的背面和侧面上加绝缘材料;
-从支架上取下芯片;
-连接芯片。
按一个特征,用在紫外线下能降解的粘接剂构成硅晶片背面的保护层,所述的粘接剂在晶征切割步骤之后降解并剥离除去。
按另一特征,加绝缘材料后,支架是暴露在紫外线辐射下可降解的粘接剂。
按另一特征,破开沉积在芯片之间的绝缘材料,取出芯片。
按另一特征,切割支架取下芯片。
按另一特征,绝缘材料由通过对准芯片背面和侧面处的掩模而聚合的光敏树脂组成。
按该特征,把晶片经掩模露在紫外线辐射下使芯片断开,因而能容易地取下芯片。
本发明还涉及集成电路芯片,其特征是,它包括加在芯片侧面上的绝缘材料,在侧面上构成保护层。
按另一特征,覆盖芯片侧面的绝缘材料片环氧型树脂和/或绝缘天然漆和/或聚合的光敏树脂和/或彩色树脂构成。
按本发明的方向的优点是允许系统使用用任何芯片都能用的导电胶直接连接芯片的输出焊盘和接线板的连接线路的方法。
本发明方法的优点是能使用采用任何衬底的任何尺寸和任何形状的芯片,和无论有或没有凸点的芯片。
容易实施本发明方法。尽管它要求上述的芯片连接的附加步骤,本发明的保护方法不会增大任何明显的额外费用也不会增加制造工时。
通过以下参见附图以举例的方式说明非限制性的实例的说明将清楚本发明的其它特性和优点。其中:
图1,已说明了,是用分散导电树脂进行芯片连接的截面图;
图2,已经说明了,是按用导电胶的“芯片倒装”技术进行的芯片连接的截面图;
图3是切割硅晶片的截面示意图;
图4展示出按本发明第1不同实施例的芯片的背面和侧面上加绝缘材料的步骤;
图5展示出按本发明第2不同实施例的芯片的背面和侧面上加绝缘材料的步骤;
图6展示出按本发明第3不同实施例的芯片的背面和侧面上加绝缘材料的步骤;
图7展示出按本发明第4不同实施例的芯片的背面和侧面上加绝缘材料的步骤。
按本发明的方法包括几个步骤。
第1步骤是切割其上设有集成电路芯片100的硅晶片10,将它们断开。
到此为止,晶片的背面104和与它相对的晶片的正面上设有的芯片放置在紫外线下能降解的粘接剂115,之后,用已知的常规方法切割硅晶片,把分开的芯片100用粘接剂115固定在一起。
之后,能降解的粘接剂115放在紫外线下辐射,使粘接强度降低。
第2步,如图3所示,把电路芯片100,工作面朝下放在支架110上。支架的作用主要是把电路芯片100保持在粘接状态中,使它们能进行以下的保护步骤操作。
剥离背面上的已由此外线辐射降解的粘接剂,使芯片100条的北面104保留。
按优选实施例,支架110由另外的能降解的粘接剂构成。
支架110的另一功能是在加绝缘材料时保护芯片100的工作面。
按本发明的方法的第3步骤是给放在支架110上的芯片100的背面104上加绝缘材料150。
绝缘材料150最好用低粘度树脂构成,使绝缘材料沿芯片100的侧面1601流动、以覆盖和保护侧面。
也能用其它方法加该绝缘材料150。
图4所示的第1方法是用喷咀500喷涂绝缘材料150。喷出的绝缘材料最好分布在芯片100的背面104和侧边106上,形成绝缘膜。
图5所示的第2方法是用刮板200和丝网进地绝缘材料150丝网印刷。丝网印刷能按丝网250界定的几何图形淀积绝缘材料150。
图6所示的第3方法是把芯片100浸入装有绝缘材料150的料槽中,加绝缘材料150。
没有画示的另一方法是用平板离心机加绝缘材料、芯片100放在旋转板上,并分布绝缘材料,用离心力把天然漆加在芯片上和填充芯片之间的间隙。
图7所示的另一方法是,加光敏绝缘材料150。把上述的任一方法把该光敏绝缘树脂150淀积在硅晶片的背面上。之后,掩模400放在晶片10的背面上,使掩模与芯片100之间隔开。该方法的优点是简化了取出芯片的步骤。
也可组合使用上述的各种方法加绝缘材料。
保护芯片100的侧面106用的绝缘材料150最好用高硬度的和对硅有好的粘接性的环氧类树脂构成。因此,树脂150粘到芯片100的侧面、在取下芯片时清除树脂。
绝缘材料可用稀释的树脂构成,构成有少的干萃取物的天然漆,形成均匀的薄绝缘层。
绝缘材料最好是彩色树脂,使其有可能用诸如计算机辅助观察(CAV)的适当工具来检查已涂覆的面积。
按另一不同的方法,如已参见图7说明了的,绝缘材料用能聚合的光敏树脂构成。
加了材料150后,芯片100从硅晶片10取下,以便在它的位置中连接。
切割芯片100之间的支架110,和/或用机械取出,升高芯片100,和破碎芯片100之间的树脂等方法取出芯片100。
对绝缘材料的特征选择是,芯片之间要能完全破碎或切割,要能留下有保护树脂150覆盖的芯片100的侧边106。
按优选实施例,用于操作芯片100的支架110用可降解的粘接剂构成。这种情况下,加绝缘材料后,晶片10露在紫外线辐射中,使支架110降解,使它的粘接强度降低。
已用了光敏树脂的地方,露在紫外线下的聚合作用也会有降解的支架110。此外,该方法中,可洗去芯片之间还没聚合的树脂。因而,芯片106容易从支架110脱离机取下,使其在它的模块中连接,简化了芯片100的取出步骤。
因而集成电路芯片100从晶片10脱离和用使何电子安装方法连接,或者,用导电聚合物材料进行组装,使芯片连接到各个连接点,或连接到与电线的连通接口或接点,用绝缘材料150保护芯片100的侧面106。
淀积在芯片侧面上的绝缘材料薄层的厚度例如在5至10μm之间。所得到的保护层是覆盖芯片的背面和侧面的相同膜层构成的连续均匀膜层,但它不填充芯片之间的切割路径,随芯片的外表面并再生膜层。

Claims (23)

1.硅晶片(10)上的集成电路芯片(100)的保护方法,晶片有其上设有集成电路芯片的正面和相对的背面,其特征是,方法包括以下步骤:
切割硅晶片(10),把集成电路芯片(100)分开;
晶片的背面(104)上加流体绝缘材料(150),用薄的绝缘层覆盖每个集成电路芯片(100)的侧面(106)。
2.按权利要求1的集成电路芯片(100)的保护方法,其特征是,它还包括传输切割晶片(10)的步骤,使晶片(10)的背面(104)朝上,把晶片(10)输送到支架(110)上,保证在加绝缘材料(150)的过程中选择芯片(100)。
3.按权利要求1或2的集成电路芯片(100)的保护方法,其特征是,通过用喷涂法在芯片(100)的背面(104)上来施加绝缘材料(150)。
4.按权利要求1或2的集成电路芯片(100)的保护方法,其特征是,通过用刮板(200)和丝网(200)的丝网印刷法在芯片(100)的背面(104)上来施加绝缘材料(150)。
5.按权利要求1或2的集成电路芯片(100)的保护方法,其特征是,通过用浇注法在芯片(100)的背面(104)上来施加绝缘材料(150)。
6.按权利要求1或2的集成电路芯片(100)的保护方法,其特征是,通过把芯片(100)浸入装有绝缘材料(150)的料槽(300)中来施加绝缘材料(150)。
7.按权利要求1或2的集成电路芯片(100)的保护方法,其特征是,通过将所述芯片(100)放在旋转盘上来把绝缘材料(150)分布在芯片(100)的背面(104)上,来施加绝缘材料(150)。
8.按权利要求1至7中任一权利要求的集成电路芯片(100)的保护方法,其特征是,绝缘材料(150)有低粘度,使绝缘材料(150)能沿芯片(100)的侧面(104)流动。
9.按权利要求1至8中任一权利要求的集成电路芯片(100)的保护方法,其特征是,绝缘材料(150)由有高硬度的和对硅有好粘接性的氧类树脂构成。
10.按权利要求1至9中任一权利要求的集成电路芯片(100)的保护方法,其特征是,绝缘材料(150)由有低干萃取物的绝缘天然漆构成,形成薄的绝缘涂层。
11.按权利要求1至10中任一权利要求的集成电路芯片(100)的保护方法,其特征是,绝缘材料(150)用彩色树脂构成,以允许选择用绝缘材料(150)覆盖的面积。
12.按权利要求11的集成电路芯片(100)的保护方法,其特征是,用计算和辅助观察(CAV)检查用绝缘材料(150)覆盖的面积。
13.按前述任一权利要求的集成电路芯片(100)的保护方法,其特征是,它包括以下步骤:
-硅晶片(10)的背面(104)上淀积保护层(115);
-切割硅晶片(10),分开每个集成电路芯片(100);
-使分开的集成电路芯片(100)的背面(104)朝上,把芯片(100)输送到支架(110)上;
-除去背面(104)上的保护层(115);
-芯片(100)的背面(104)和侧面上加绝缘材料;
-从支架(110)上取下芯片(100);
-连接芯片(100)。
14.按权利要求13的集成电路芯片(100)的保护方法,其特征是,硅晶片(10)的背面保护层(115)包括在紫外线下能降解的粘接剂,所述粘接剂在晶片(10)切割步骤之后降解并被剥离除去。
15.按权利要求13的集成电路芯片(100)的保护方法,其特征是,支架(110)在加了绝缘材料(150)后在紫外线辐射下能降解的粘接剂。
16.按权利要求13的集成电路芯片(100)的保护方法,其特征是,破碎位于支架(110)上的芯片(100)之间的绝缘材料(150),取出芯片(100)。
17.按权利要求13的集成电路芯片(100)的保护方法,其特征是,切割支架(110)取出芯片(100)。
18.按权利要求1至15中任一权利要求的集成电路芯片(100)的保护方法,其特征是,绝缘材料(150)由经过放在芯片(100)的背面(104)和侧面(106)处的掩模(400)聚合的光敏树脂组成。
19.按权利要求18的集成电路芯片(100)的保护方法,其特征是,芯片(100)经掩模(400)晶片(10)在紫外线下辐射而分开,简化了芯片(100)的取出步骤。
20.集成电路芯片(100),其特征是,它包括加在它的侧面(106)和背面(104)上的由连续的薄绝缘材料层构成的保护层。
21.按权利要求20的集成电路芯片(100),其特征是,覆盖它的侧面的绝缘材料由环氧类树脂和/或绝缘天然漆,和/或聚合的光敏树脂和/或彩色树脂构成。
22.按权利要求20或21的集成电路芯片(100),其特征是,膜层的厚度在5至10μm。
23.包括按权利要求20至22之一的集成电路芯片的电子电路,所述芯片用导电聚合材料连接。
CN99815562A 1999-01-11 1999-12-23 集成电路芯片的保护方法 Pending CN1333919A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9900196A FR2788375B1 (fr) 1999-01-11 1999-01-11 Procede de protection de puce de circuit integre
FR9900196 1999-01-11

Publications (1)

Publication Number Publication Date
CN1333919A true CN1333919A (zh) 2002-01-30

Family

ID=9540751

Family Applications (1)

Application Number Title Priority Date Filing Date
CN99815562A Pending CN1333919A (zh) 1999-01-11 1999-12-23 集成电路芯片的保护方法

Country Status (6)

Country Link
US (1) US6420211B1 (zh)
EP (1) EP1151471A1 (zh)
CN (1) CN1333919A (zh)
AU (1) AU1986800A (zh)
FR (1) FR2788375B1 (zh)
WO (1) WO2000042653A1 (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1296981C (zh) * 2002-10-30 2007-01-24 三洋电机株式会社 半导体器件的制造方法
CN1911780B (zh) * 2005-08-09 2010-05-05 探微科技股份有限公司 保护晶片正面图案的方法与进行双面工艺的方法
US7967915B2 (en) 2005-07-01 2011-06-28 Rec Scanwafer As Reduction of attraction forces between silicon wafers
CN104425291A (zh) * 2013-08-30 2015-03-18 吴勇军 微米级半导体器件的封装方法及形成的封装结构
CN105304585A (zh) * 2015-10-23 2016-02-03 宁波芯健半导体有限公司 侧壁及背面带有绝缘保护的芯片封装结构及方法
CN106024648A (zh) * 2016-06-15 2016-10-12 中航(重庆)微电子有限公司 一种分立器件芯片正面及侧壁钝化方法
CN106560916A (zh) * 2015-10-01 2017-04-12 松下知识产权经营株式会社 元件芯片的制造方法以及元件芯片
CN108535628A (zh) * 2018-03-20 2018-09-14 力特半导体(无锡)有限公司 一种避免烧伤的功率半导体芯片失效定位方法
CN113725169A (zh) * 2021-04-22 2021-11-30 成都芯源系统有限公司 倒装芯片封装单元及相关封装方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4403631B2 (ja) * 2000-04-24 2010-01-27 ソニー株式会社 チップ状電子部品の製造方法、並びにその製造に用いる擬似ウエーハの製造方法
JP2001313350A (ja) * 2000-04-28 2001-11-09 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
US6875640B1 (en) * 2000-06-08 2005-04-05 Micron Technology, Inc. Stereolithographic methods for forming a protective layer on a semiconductor device substrate and substrates including protective layers so formed
JP2002043251A (ja) * 2000-07-25 2002-02-08 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
US6589809B1 (en) * 2001-07-16 2003-07-08 Micron Technology, Inc. Method for attaching semiconductor components to a substrate using local UV curing of dicing tape
TWI232560B (en) * 2002-04-23 2005-05-11 Sanyo Electric Co Semiconductor device and its manufacture
TWI229435B (en) * 2002-06-18 2005-03-11 Sanyo Electric Co Manufacture of semiconductor device
JP4401181B2 (ja) 2003-08-06 2010-01-20 三洋電機株式会社 半導体装置及びその製造方法
TWI324800B (en) * 2005-12-28 2010-05-11 Sanyo Electric Co Method for manufacturing semiconductor device
US7879652B2 (en) * 2007-07-26 2011-02-01 Infineon Technologies Ag Semiconductor module
DE102007035902A1 (de) * 2007-07-31 2009-02-05 Siemens Ag Verfahren zum Herstellen eines elektronischen Bausteins und elektronischer Baustein
TWM411099U (en) * 2011-04-18 2011-09-01 Chi Mei Comm Systems Inc Electromagnetic shielding
US8635467B2 (en) 2011-10-27 2014-01-21 Certicom Corp. Integrated circuit with logic circuitry and multiple concealing circuits
US8334705B1 (en) 2011-10-27 2012-12-18 Certicom Corp. Analog circuitry to conceal activity of logic circuitry
CN108364875A (zh) * 2017-12-29 2018-08-03 合肥通富微电子有限公司 Qfn封装体底部防镀处理方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1315479A (en) * 1970-06-24 1973-05-02 Licentia Gmbh Method for manufacturing diodes
US5032543A (en) * 1988-06-17 1991-07-16 Massachusetts Institute Of Technology Coplanar packaging techniques for multichip circuits
AU2554192A (en) 1992-09-14 1994-04-12 Pierre Badehi Methods and apparatus for producing integrated circuit devices
US5682065A (en) * 1996-03-12 1997-10-28 Micron Technology, Inc. Hermetic chip and method of manufacture
FR2750250B1 (fr) * 1996-06-20 1998-08-21 Solaic Sa Procede de protection d'une galette de circuits integres, et galette de circuits integres obtenue

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1296981C (zh) * 2002-10-30 2007-01-24 三洋电机株式会社 半导体器件的制造方法
US7967915B2 (en) 2005-07-01 2011-06-28 Rec Scanwafer As Reduction of attraction forces between silicon wafers
CN101213058B (zh) * 2005-07-01 2012-04-25 Rec斯坎沃佛股份有限公司 用于减小硅晶片之间吸引力的方法和试剂
CN1911780B (zh) * 2005-08-09 2010-05-05 探微科技股份有限公司 保护晶片正面图案的方法与进行双面工艺的方法
CN104425291A (zh) * 2013-08-30 2015-03-18 吴勇军 微米级半导体器件的封装方法及形成的封装结构
CN106560916A (zh) * 2015-10-01 2017-04-12 松下知识产权经营株式会社 元件芯片的制造方法以及元件芯片
CN105304585A (zh) * 2015-10-23 2016-02-03 宁波芯健半导体有限公司 侧壁及背面带有绝缘保护的芯片封装结构及方法
CN106024648A (zh) * 2016-06-15 2016-10-12 中航(重庆)微电子有限公司 一种分立器件芯片正面及侧壁钝化方法
CN106024648B (zh) * 2016-06-15 2020-02-07 华润微电子(重庆)有限公司 一种分立器件芯片正面及侧壁钝化方法
CN108535628A (zh) * 2018-03-20 2018-09-14 力特半导体(无锡)有限公司 一种避免烧伤的功率半导体芯片失效定位方法
CN113725169A (zh) * 2021-04-22 2021-11-30 成都芯源系统有限公司 倒装芯片封装单元及相关封装方法

Also Published As

Publication number Publication date
AU1986800A (en) 2000-08-01
US6420211B1 (en) 2002-07-16
WO2000042653A1 (fr) 2000-07-20
FR2788375A1 (fr) 2000-07-13
FR2788375B1 (fr) 2003-07-18
EP1151471A1 (fr) 2001-11-07

Similar Documents

Publication Publication Date Title
CN1333919A (zh) 集成电路芯片的保护方法
KR20230034994A (ko) 반도체 장치 및 그 제조 방법
CN100341127C (zh) 半导体器件
US7825517B2 (en) Method for packaging semiconductor dies having through-silicon vias
CN106997870B (zh) 嵌入式封装
CN1265451C (zh) 半导体装置及其制造方法
CN1148795C (zh) 半导体器件的制造方法
CN1146985C (zh) 半导体装置和用于半导体装置的布线带
JP5615936B2 (ja) パネルベースのリードフレームパッケージング方法及び装置
CN1235275C (zh) 半导体模块及制造半导体模块的方法
CN1674277A (zh) 电路装置
CN1855463A (zh) 半导体装置及其制造方法
KR20000029261A (ko) 반도체장치, 반도체 웨이퍼, 반도체 모듈 및 반도체장치의제조방법
CN1497717A (zh) 电路装置及其制造方法
CN1155067C (zh) 半导体器件的生产方法
CN1266765C (zh) 半导体装置及其制造方法
CN1630070A (zh) 半导体装置制造用粘结膜
TW202031117A (zh) 電磁波遮蔽片以及電子零件搭載基板
CN1489202A (zh) 电子器件模块
CN1993021A (zh) 用于制造配线基板的方法
US20130215583A1 (en) Embedded Electrical Component Surface Interconnect
US11264334B2 (en) Package device and method of manufacturing the same
CN1356368A (zh) 连接材料
CN1670910A (zh) 电路装置及其制造方法
CN1510746A (zh) 电路装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication