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CN1303659C - 半导体装置和层叠型半导体装置及其制造方法 - Google Patents

半导体装置和层叠型半导体装置及其制造方法 Download PDF

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CN1303659C CNB2004100385299A CN200410038529A CN1303659C CN 1303659 C CN1303659 C CN 1303659C CN B2004100385299 A CNB2004100385299 A CN B2004100385299A CN 200410038529 A CN200410038529 A CN 200410038529A CN 1303659 C CN1303659 C CN 1303659C
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Abstract

一种半导体装置的制造方法，用于制造设有依次层叠具有多层配线结构的电路部和与该电路部导电连接的电极的基板(10)，和贯通上述基板并与上述电极导电连接的连接端子(24)的半导体装置，该制造方法包括：上述基板上形成绝缘膜的绝缘膜形成工序；对上述绝缘膜，在与连接端子预形成部相对应的位置上，形成多个连接孔，在含有上述连接孔形成区域的区域内，在上述绝缘膜上形成凹部的开口工序；在上述基板面内，在与上述连接端子预形成部不同的位置上，形成配线用沟的沟形成工序；和在上述连接孔、凹部、沟内形成导电构件的导电构件形成工序，重复进行上述各工序，依次层叠形成上述电路部分配线层和连接端子。

Description

半导体装置和层叠型半导体装置及其制造方法
技术领域
本发明是关于适用于三维安装技术的半导体装置和层叠型半导体装置，及其制造方法。
背景技术
当前，以便携式电话机、笔记本型计算机、PDA(Personal dataassistance)等为主的，具有携带性的电子仪器，为了小型轻量化，也谋求内部设置的半导体芯片等各种电子部件小型化，进而也对安装该电子部件的空间极受限制。为此，例如，对于半导体芯片，着眼于其封装方法，目前提出了所谓CSP(Chip Scale Package)的超小型封装件。
使用这种CSP技术制造的半导体芯片，由于安装面积与半导体芯片的面积最好一致，所以可高密度进行安装。
然而，预测今后对上述电子仪器要求更加小型化和多功能化，所以也就进一步要求提高半导体芯片的安装密度。
在这样的背景下，例如，特开2002-50738号公报中公开的，提出了三维安装技术。这种三维安装技术是将具有同样功能的半导体芯片，彼此形成层叠，或者具有不同功能的半导体芯片彼此形成层叠，各半导体芯片之间进行配线连接的方法，是提高安装密度的技术。
因此，上述三维安装技术中使用的半导体芯片具有贯通基板正反两面的连接端子，通过该连接端子将各芯片形成层叠，成为电连接。以往，这种连接端子都是在芯片加工(多层配线工序—钝化膜的形成工序)结束后，作为后续工序进行加工成为主流。然而，这种方法对于任何装置都可进行附加加工，就此点具有广泛适用性，但是就需要这种附加工序而言，导致成本费用增高。
发明内容
本发明的目的，就是鉴于这些问题，而提供一种半导体装置的制造方法，既简化导电部件的形成工序，又能降低制造成本。
为了解决上述课题，本发明半导体装置的制造方法，是制造设有具有多层配线结构的电路部和与该电路部形成导电连接电极依次形成层叠的基板，和贯通上述基板及电路部并与上述电极形成导电连接的连接端子的半导体装置的方法，这种半导体装置的制造方法，包括以下工序：在上述基板上形成绝缘膜的绝缘膜形成工序；对上述绝缘膜，在对应于形成连接端子的预定部位上形成多个连接开孔，在包括形成上述连接孔区的区域内，在上述绝缘膜上形成凹部的开口工序；在上述基板面内，在与形成上述连接端子的预定部位上形成配线用沟的沟形成工序；和在上述连接孔、凹部、沟内形成导电构件的导电构件形成工序。通过反复进行上述绝缘膜形成工序；开口工序；沟形成工序；导电构件形成工序，在上述基板的厚度方向上依次层叠形成上述电路部的配线层与连接端子。
根据本制造方法，首先，进行绝缘膜形成工序；开口工序；沟形成工序的一连串工序，在基板上形成连接端子的预定部位形成多个连接孔、形成与该孔连通的凹部，同时在与上述连接孔不同的位置上形成配线用沟。随后，通过导电构件形成工序，在上述凹部、多个连接孔、沟内形成导电构件，形成导电层、连接层，和配线。上述导电层是由形成到凹部内的导电构件形成。另外，连接层是由形成到多个连接孔内的导电构件形成，所以导电层与连接层是相互导通的。这样，该导电层和连接层构成部分连接端子。即，通过从上述绝缘膜形成工序到导电构件形成工序的一连串工序，在基板的厚度方向上同时形成部连接端子和电路部的配线。反复进行上述一连串的工序，与形成各层配线的同时，以各层互连的形式形成导电层和连接层。这样，相邻的导电层彼此间通过其间配置连接层的多个连接孔形成导电连接，层状设置的多个导电层，通过连接层构成贯通基板的连接端子。
因此，根据本制造方法，在形成电路部的同时，就形成了连接端子，与以前在形成电路部后，以后续工序形成连接端子工序的方法相比，简化了工序，并有利于成本降低。与以前的方法比较，该方法可缩短在上述绝缘膜内配置导电构件的形成时间，所以增大了电路部的层数(即，在基板上形成上述绝缘膜的厚度)，缩短了工序时间，也降低了制造成本。本方法中，由于构成连接端子的各导电层，通过多个连接孔形成导电连接，所以能提高上下连接的机械稳定性和通电稳定性。
另外，在重复进行上述开口工序中，上述多个连接孔，最好在通过导电构件与下层侧邻接配置的多个连接孔，以俯视看不重叠的位置上形成。这样可进一步提高导电层间连接的机械稳定性。
在重复进行上述开口工序中，最好沿着与多个连接孔连接的导电构件外周位置形成多个上述连接孔。上述导电构件形成工序，通过电镀法或蒸镀法等，在凹部、连接孔、沟内形成导电构件后，使用CMP(化学机械研磨)法等方法，进行研磨除去多余的导电构件。这时，由于连接端子，即导电层，形成数十μm的直径，所以研磨这样直径的导电层时，通过使导电层外周部的选择比与导电层中央部分的选择比不同，研磨后的导电层，其中央部分会形成若干个凹形形状。在这样的导电层中央部分上形成上述连接孔时，该部分很容易受外部应力等原因而剥离掉，存在损害上下连接机械稳定性和电稳定性的危险。为此，如上述，在导电层的中央部分最好作成不配置连接孔，这样可以提高半导体装置的可靠度。
另外，在沿着导电构件外周位置配置连接孔的上述构成中，在重复进行上述开口工序中最好是形成直径比邻接下层配置的凹部大的凹部。这种情况下，配置在一个连接层内的多个连接孔，必然与邻接该连接层的连接层内设置的多个连接孔，以平面状配置在不同的位置上。由此，既能保持装置的可靠度，又能提高一个连接层内配置的各个连接孔尺寸和间距的设计自由度。
在上述沟形成工序中，为连接上述配线层的配线和下层配线层的配线，还需形成配线连接孔，所以上述导电构件形成工序中，最好将导电构件可以形成在上述连接孔、凹部、沟、配线连接孔内。由此，对应各配线层，形成配线、导电层及连接层的同时，进一步形成该配线与其下层侧配置配线层的配线进行连接的连接塞柱，这样可获得更高的效率。
将通过上述方法制造的多个半导体装置，通过其连接端子进行层叠，可以制造出小型的，而且具有很好可靠度的三维安装型半导体装置。
在上述制造方法中，也可以预先进行开口工序和沟形成工序中的任何一道工序。在开口工序中，也可以预先进行形成连接孔和形成凹部的任何一个。
本发明的半导体装置，具有设置电极的基板，和贯通上述基板并与上述电极形成导电连接的连接端子；上述连接端子，具有在基板的厚度方向上以层状所配置的多个导电层，和通过多个连接孔将相互邻接的导电层彼此间形成导电连接的连接层，上述多个导电层，从俯视看，下层侧的导电层，配置在上层导电层的内部。
根据本构成，由于通过多个连接孔，将构成连接端子的各个导电层形成导电连接，所以实现了上下连接的机械稳定性和电稳定性高的、可靠性高的半导体装置。
上述构成中，配置在一个连接层内的多个连接孔位置，最好不要以从俯视看与邻接上述连接层的连接层内配置的多个连接孔位置形成重叠。由此可以进一步提高上下连接的机械稳定性。
上述的多个导电层，以层状设置，其形态是从俯视看时，下层侧的导电层配置在上层侧导电层的内部，配置在同一连接层内的多个连接孔，最好沿着与其连接的下层导电层外周进行配置。这时，配置在一个连接层内的多个连接孔，必然以从俯视看，配置在与设在该连接层邻接连接层内的多个连接孔不同的位置上。由此，既能保持装置的可靠度，又能提高配置在一个连接层内各连接孔的设计自由度。
另外，上述连接端子的最上层的导电层，最好以上述电极构成。这样，与在未形成电极的基板上的区域形成连接端子的情况比较，可以使基板节省空间，从而能实现该半导体装置的高功能化和小型化。
上述连接端子，最好将其一部分设置成，从与上述电极相反侧的基板面上形成突出状，这样，在该突出部分，可更容易与外部进行电连接。具体讲，通过上述连接端子，将这种半导体装置进行多个层叠，可实现三维安装型(叠加型)的半导体装置。
附图说明
图1是本发明第1实施方式的半导体装置简要断面图。
图2A～2C是表示图1半导体装置之一制造工序的断面模式图。
图3A～3B是表示继图2C的半导体装置之一制造工序的断面模式图。
图4A～4B是表示继图3B的半导体装置之一制造工序的断面模式图。
图5是表示继图4B的半导体装置制造之一工序的断面模式图。
图6A～6C是表示继图5的半导体装置之一制造工序的断面模式图。
图7A～7B是表示继图6C的半导体装置之一制造工序的断面模式图。
图8A～8B是表示继图7B的半导体装置之一制造工序的断面模式图。
图9A～9B是表示继图8B的半导体装置之一制造工序的断面模式图。
图10A～10B是表示继图9B的半导体装置之一制造工序的断面模式图。
图11A～11B是表示继图10B的半导体装置之一制造工序的断面模式图。
图12A～12B是表示继图11B的半导体装置之一制造工序的断面模式图。
图13A～13B是表示继图12B的半导体装置之一制造工序的断面模式图。
图14是表示继图13B的半导体装置之一制造工序的断面模式图。
图15A～15C是表示第2实施方式的半导体装置之一制造工序的断面模式图。
图16A～16B是表示继图15C的半导体装置之一制造工序的断面模式图。
图17A～17B是表示继图16B的半导体装置之一制造工序的断面模式图。
图18A～18B是表示继图17B的半导体装置之一制造工序的断面模式图。
图19是表示继图18B的半导体装置之一制造工序的断面模式图。
图20是关于本发明实施方式的电路基板简要构成的立体图。
图21是本发明实施方式的电子仪器简要构成的立体图。
具体实施方式
以下参照附图对本发明实施方式进行说明。本实施方式中，在各图中，对各层和各部件采取在图面上可识别的大小，所以对各层和各部件分别采用不同的缩比尺寸。
图1是表示本发明第1实施方式三维安装型半导体装置主要部分的部分断面图。这种三维安装型半导体装置100，具有在硅基板10上，多层层叠已形成电路部的半导体芯片(半导体装置)1的构成。
各半导体芯片1的电路部具有多层配线结构(例如，图1中为4层结构)。而且，对各个半导体芯片1，在上述电路部中未形成元件和配线的位置上，设有在其层叠方向上贯通的基板10和电路部的连接端子24。
该连接端子24，具有对应于上述电路部的各配线层，在基板10的厚度方向上设置成层状的多个导电层241、242、243、244、245，并相互邻接的导电层，彼此间由连接层241a、242a、243a、244a形成了导电连接。在各连接层241a、242a、243a、244a上，分别设有多个连接孔241b、242b、243b、244b。例如，在连接层241a上设有多个连接孔241b，相邻接的导电层241，242，通过这些多个连接孔241b被导通着。同样，导电层242，243、导电层243，244、导电层244，245分别通过多个连接孔242b、243b、244b形成了多点导电连接。
另外，位于连接端子24的基板最表面的部分(即，在电路部上露出的最上层导电层245)，作为电极台座构成，这种台座245在未图示的部位与电路部形成了电连接。这样，在芯片内形成的电信号，通过该台座245，输出到与它层叠的其他芯片中。而且，在本实施方式中，对连接端子24使用了与电路部的配线材料相同的材料。作为这样的导电构件，可以适用例如铝、金、银、铜、铂等低电阻的金属材料。
在连接端子的上层由锡—银形成电镀薄膜19，通过该电镀薄膜19，层叠连接着不同的半导体芯片。在各个半导体芯片1中，在硅基板10的背面侧突出来设有连接端子24，该突出的部分，通过电镀薄膜与不同的半导体装置连接端子相连接着。在层叠的各芯片1之间形成亏槽(underfill)25。
以下将图1所示的半导体装置作为一例，对其制造方法进行说明。图2A～图14是制造半导体装置100的一连串的工序内，以断面图示出与本发明有关工序的工序图。以不同的缩比尺寸示出了图2A～图5和图6A～图14。
首先，根据图2A～图5，对电路部的第1层元件和与其导电连接的配线层的形成工序进行说明。图2A～图5是各工序中半导体芯片1的局部放大示意图。
首先，如图2A所示，使用公知的方法，在由硅基板等形成的基板10上，形成具有晶体管30等电路元件的第1层。该晶体管30，在基板10上具有电源部分31，漏极部分32，并在该基板10上依次层叠栅绝缘膜34和栅部分33而形成。在栅部分33的侧壁上形成侧壁，将栅部分33和侧壁作为掩模进行杂质掺杂，实现LDD结构。
接着，在该第1层上，形成例如由硼磷硅酸玻璃(以下称BPSG)构成的绝缘膜14。对于该绝缘膜14形成与晶体管30的漏极部分32相通的配线连接孔35，在该孔内埋入形成钨塞柱(plug)352。用与形成连通漏极部分32的配线连接孔35的工序相同的工序，对绝缘膜14，也可以形成与晶体管30的电源部分31相通的配线连接孔(未图示)。进而，用与在连通漏极部分32的配线连接孔35内埋入钨塞柱352的工序相同的工序，也可以在连通电源部分31的配线连接孔内埋入钨塞柱。图2A和图2B中，符号351是形成阻挡层的TiN/Ti薄膜。
这样，形成这种塞柱352后，在绝缘膜14的表面上形成与绝缘膜14和以下述工序形成的硬掩模29，具有不同的蚀刻选择比，而且对于由下述工序形成连接端子24的材料具有扩散阻挡性的绝缘膜，例如由氮化硅或碳化硅形成的绝缘膜15。
接着，在绝缘膜15上涂布抗蚀剂层71，在由图案形成连接端子的区域(形成连接端子的预定部分)E1上形成开口部71a。
另外，抗蚀剂层71中开口部71a的形状，可根据贯通孔H1的开口形状设定，例如，具有直径为60μm的圆形开口部。
接着将抗蚀剂层71作为掩模进行蚀刻，除去位于开口部71a处的绝缘膜14，15。图2B是上述蚀刻后，利用剥离处理和灰化(ashing)等除去抗蚀剂层71后的状态示意断面图。由此，在与绝缘膜14、15的上述开口部71a相对应的位置(即，与形成连接端子预定部分E1相对应的位置)上形成开口部H1。
接着，如图2C所示，形成为对基板10穿孔进行蚀刻用的硬掩模29。硬掩模29，以覆盖绝缘膜15的上层面及开口部H1的内面方式形成，例如，可以利用CVD法形成SiO2等的绝缘材料。这样，全面形成硬掩模29后，在开口部H1的底部中，对硬掩模29进行开口，使基板10的表面在开口部露出。对于蚀刻，最好使用干蚀刻。干蚀刻也可以是反应性离子蚀刻(RIE：Reactive Ion Etching)。
这样，使用具有开口部的硬掩模29，通过干蚀刻，如图3A所示在基板10上形成穿孔。此处，作为干蚀刻，除了RIE之外，还可以使用ICP(Inductively Coupled Plasma)。图3A是对基板10进行穿孔，形成孔部(基板孔)H2的状态示意断面图。硬掩模29的开口部考虑到基板穿孔时的过量蚀刻(侧壁蚀刻)，例如，开口直径取为30μm。对于硬掩模29的膜厚，在对于基板10形成70μm左右深的孔时，例如将正硅酸四乙酯(Tetra Ethyl Ortho Silioate：Si(OC2H6)4：以下称为TEOS)作为原料，用PECVD(Plasma Enhanced Chemical Vapor Deposition)形成的氧化硅膜，即，以PE-TEOS法，需要形成2μm左右的氧化硅膜。作为硬掩模29的形成方法，除了PE-TEOS法外，还可以使用臭氧和TEOS，利用热CVD法形成氧化硅膜，即利用O3-TEOS法，或利用SiH4-N2O系、SiH4-O2系的等离子体激励的CVD法形成。通过基板穿孔工序，硬掩模29也能薄膜化，在该穿孔工序后，膜厚可减少到1000-9000左右。即，本实施方式中，将硬掩模29的膜厚，设定在大于蚀刻量的值。
因此，在通常使用的光致抗蚀剂掩模中，由于缺乏耐干蚀刻性，所以对于设置70μm的孔，需要10μm左右的抗蚀剂掩模，利用厚膜，会导致成本增高，而且加工时的形体比也会增大，这是非效率的。然而，根据上述的硬掩模29，可以使膜厚变薄，并能实现有效的制造工艺。
另外，作为硬掩模29开口部的开口形状，本实施方式中采用了圆形，但也可以采用四角形等多角形的，开口方法可以使用PFC系干蚀刻或BHF系湿蚀刻中的任何一种。
上述工序结束时，残留的硬掩模29比孔部H2更向孔内侧突出，这对以后的加工带来麻烦。为此，通过对残留的硬掩模29进行全面蚀刻，除去硬掩模29和突出部分29a。这时如图3B所示，以绝缘膜15终止蚀刻，对硬掩模29和绝缘膜14以快速进行蚀刻，对绝缘膜15蚀刻速度很慢，最好使用具有高选择比的蚀刻。另外，如图3B所示，蚀刻最好采用干蚀刻等各向异性蚀刻，这样可在绝缘膜14、15的开口部内壁上残存硬掩模29的薄膜。
接着，对孔部H2内进行绝缘膜的被覆处理。此处以PE-TEOS法，最好形成1-3μm左右的氧化硅膜，结果如图4A所示，可在与基板10、绝缘膜14、15连通的孔部H1、H2内部形成绝缘膜20。绝缘膜20也可以通过等离子体CVD法形成1-3μm左右的氮化硅膜。也可以将上述氧化硅膜和氮化硅膜层层叠形成1-3μm左右，以形成绝缘膜20。将氧化硅膜和氮化硅膜进行层叠而形成时，也可以在形成氧化硅膜后，再形成氮化硅膜，也可以在比氮化硅膜更接近基板10的位置上形成氧化硅膜。而且，配置在孔部H1、H2内的绝缘膜20表面上，也可以形成介电率比上述氧化硅膜20低的薄膜层。
接着，在绝缘膜20上涂布抗蚀剂(图示略)。这种抗蚀剂是为了在连接孔35的上方，形成与钨塞柱352导通的配线用沟。因此，涂布该抗蚀剂后，通过形成图案法，在连接孔35上方，与沟形成预定部分E2相对应的位置形成开口部(图示略)。这样，将该抗蚀剂层作为掩模进行蚀刻，除去位于上述开口部的绝缘膜15、20，以在该开口部露出连接钨塞柱352的表面。由此，在连接孔35的上方形成图4B所示的配线用沟28。
接着除去上述沟28形成用的抗蚀剂层，如图4B所示，在基板上形成含有阻挡层和种子层的衬底膜22。而且，对于阻挡层，使用TiN和TaN，WN(氮化钨)等金属材料，对于种子层，使用与连接端子24相同的材料，例如使用铜。作为形成这些阻挡层和种子层的方法，可采用溅射法和CVD法等各种方法。由此，在绝缘膜20上形成衬底膜22，充分覆盖住沟28及孔部H1、H2的内部。
形成衬底膜22后，使用电化学镀(ECP)法，以包括孔部H1、H2的内部及沟28内部的形式，对衬底膜22实施电镀处理。同样，使用CMP(化学机械研磨)法等方法，研磨除去从绝缘膜20突出的部分。由此，在孔部H1、H2内部埋入导电构件的铜，同时在沟28内形成配线40。即，同时形成连接端子24的一部分(第1导电层)241和第2层配线40，最终形成如图5所示的状态。
接着根据图6A-图14，对电路部的第3层以后的层形成工序进行说明。而且，图6A-图14以模拟方式示出了构成连接端子24的各导电层和连接层的构成，图中省去了为形成晶体管30和配线40，及连接端子24的衬底膜等。
如上所述，直到形成电路部的第2层后，如图6A所示，依次在基板上形成绝缘膜61、62、63。在此，绝缘膜61，63和层间绝缘膜62采用不同的材料，例如，本实施方式中，绝缘膜61，63采用了氮化硅或碳化硅，绝缘膜62采用了氧化硅。
接着，如图6B所示，在绝缘膜63上涂布抗蚀剂层72，通过图案形成法，在与连接端子形成预定部分E1相对应的位置上形成开口部72a。该开口部72a采用与第2导电层242相对应的形状，从俯视看，配置在与第1导电层241重叠的位置上，例如，开口部72a采用直径比导电层241大的圆形形状，从平面看，配置在与导电层241同心圆上。
接着将上述抗蚀剂层72作为掩模进行蚀刻，除去位于上述开口部72a上的绝缘膜63。图6C是表示上述蚀刻工序后，除去抗蚀剂层72后的状态断面图。
接着，如图7A所示，在绝缘膜62，63上除布为形成连接孔241b用的抗蚀剂层73，利用图案形成法，在与连接端子形成预定部分E1相对应的位置上形成多个开口部73a。这时，从俯视看，上述开口部73a配置在导电层241的周边部分上，沿着导电层241的外周位置，以圆环状形成多个这样的开口部73a。图7B是表示上述开口部73a的配置模式俯视图，图中，符号241f表示配置在下层侧的第1导电层241的最外周位置。
如上所述，在形成导电层241的工序中，通过CMP法除去导电构件，但这时，由于形成直径为数十μm的导电层241，当研磨如此大直径的构件时，由于导电层外周部分的选择比与导电层中央部分的选择比不同，所以研磨后的导电层241，其中央部分形成许多凹下的状态。这样，在这种导电层中央部分形成第1连接层的连接孔时，该部分很容易受外部应力等原因而剥落掉，存在着损害上下连接的机械稳定性和电稳定性的危险。因此，在如上述的导电层中央部分最好不要配置连接孔，这样可以提高半导体装置的可靠性。这种情况，对于所有连接孔241b-244b的形成工序是一样的，所以在下述各连接孔242b-244b的形成工序中，也将其形成位置选在与其连接的导电层的外周位置上。尤其，越是上层侧，由于导电层中央部分的凹下程度变得很大，采用这样的结构，效果很大。
接着，将上述抗蚀剂层73作为掩模，进行蚀刻，除去位于开口部73a上的绝缘膜62。图8A是表示蚀刻工序后，去除抗蚀剂层73后的状态示意断面图。由此，在绝缘膜62上与上述开口部73a相对应的位置上形成多个开口部62a。
接着将绝缘膜63作为掩模，对绝缘膜62进行部分蚀刻，如图8B所示，在含有多个开口部62a的区域内形成凹部H3。
接着，通过蚀刻除去位于绝缘膜62上的绝缘膜63和位于开口部62a上的绝缘膜61。由此，如图9A所示，形成与上述开口部62a连通的开口部61a，在上述开口部62a被露出在一部分第1导电层241的表面。本实施方式中，由这些连通的开口部61a、62a构成连接孔241b。即，通过图6A～图9A的工序，在与连接端子形成预定部分E1相对应的位置上形成多个连接孔241b，进而在含有该连接孔241b的区域内形成凹部H3。
在形成上述连接孔241b及凹部H3的工序的同时，在绝缘膜62上与上述连接端子形成预定部分E1不同的位置上，形成第2层的配线用沟及连接孔(图示略)。
接着，利用CVD法等方法，在基板上形成含有阻挡层和种子层的衬底膜(图示略)。由此，在绝缘膜62上形成衬底膜，并充分覆盖住上述配线用沟、连接孔241b、及凹部H3的内部。
在形成衬底膜后，利用ECP法，以包括这些沟、凹部H3、连接孔241b内部的形式，在衬底膜上实施电镀处理。同样，利用CMP法等方法，研磨除去由绝缘膜62面上突出的多余导电构件。
由此，在上述沟、连接孔241b、凹部H3内，埋入作为导电构件的铜，并形成第3层配线(图示略)、第1连接层241a、和第2导电层242。
即，形成第3层配线的同时，在第1导电层241上，形成通过多个连接孔241b与导电层241形成导电连接的第2导电层242，最终形成图9B所示的状态。
接着，如图10A所示，应形成电路部的第4层，在基板上依次形成绝缘膜64、65、66。此处，绝缘膜64，66与层间绝缘膜65采用不同的材料，在本实施方式中，例如，绝缘膜64，66采用氮化硅或碳化硅，绝缘膜65采用氧化硅。
接着在绝缘膜66上涂布抗蚀剂层74，通过图案形成法，在与连接端子形成预定部分E1相对应的位置上形成开口部74a。该开口部74a采用与第3导电层243相对应的形状，从俯视看，配置在与上述第2导电层242形成重叠的位置上，具体讲，开口部74a采用直径比导电层242大的圆形形状，从平面看，配置在与导电层242同心圆上。
接着，将上述抗蚀剂层74作为掩模进行蚀刻，除去位于上述开口部74a的绝缘膜66。图10B是表示上述蚀刻工序后，除去抗蚀剂层74后的状态断面图。
接着，如图11A所示，在绝缘膜65，66上，涂布形成连接孔242b用的抗蚀剂层75，利用图案形成法，在与形成连接端子预定部分E1相对应的位置上形成多个开口部75a。这时，从俯视看，上述开口部75a配置在导电层242的周边部分上，沿着导电层242的外周位置，以圆环状形成多个这种开口部75a。
图11B是表示与配置在下层侧的连接孔241b一起配置上述开口部75a的模式平面图。图中，符号242f表示配置在下层侧的第2导电层242最外周的位置。如上述，在本实施方式中，形成直径比第1导电层更大的第2导电层241，从俯视看，由于将开口部75a的位置作为第2导电层的外周位置，所以多个开口部75a的位置(即第2连接层242a的多个连接孔242b的位置)与第1连接层241a的多个连接孔241b的位置，不是以平面状重叠。另外，在本实施方式中，第1导电层241和第2导电层242的中心轴位置O，与开口部75a的中心轴位置75c，连接孔241b的中心轴位置241c，从俯视看，没有配置在同一条直线上(即，以交错形式配置)。
接着，将上述抗蚀剂层75作为掩模进行蚀刻，除去位于开口部75a处的绝缘膜65。图12A是表示蚀刻后，除去抗蚀剂层75后的状态断面图。由此，在绝缘膜65上与上述开口部75a相对应的位置上形成多个开口部65a。
接着，将绝缘膜66作为掩模，对绝缘膜65进行部分蚀刻，如图12B所示，在含有多个开口部65a的区域内形成凹部H4。
接着，通过蚀刻除去位于绝缘膜65上的绝缘膜66和位于开口部65a上的绝缘膜64，由此，如图13A所示，形成与上述开口部65a连通的开口部64a，在上述开口部65a上露出一部分第2导电层242的表面。本实施方式中，由这些连通的开口部64a、65a构成连接孔242b。即，利用图10A～图13A的工序，在与形成连接端子预定部分E1相对应的位置上，形成多个连接孔242b，进而在含有该连接孔242b的区域内形成凹部H4。
在形成上述连接孔241b和凹部H3的同时，在绝缘膜62上，与形成上述连接端子预定部分E1不同的位置上，形成第2层配线用的沟及连接孔(图示略)。
接着，利用CVD法等方法，在基板上形成含有阻挡层和种子层的衬底膜(图示略)。由此，在绝缘膜65上形成衬底膜，充分覆盖住上述配线用沟、连接孔242b、和凹部H4的内部。
形成衬底膜后，利用ECP法，以包括这些沟、凹部H4、连接孔242b内部的形式，在衬底上实施电镀处理。同样，利用CMP法等方法，研磨除去从绝缘膜65面上突出的多余导电构件。
由此，在上述沟，连接孔242b和凹部H4内，埋入作为导电构件的铜，并形成第4层配线(图示略)、第2连接层242a、和第3导电层243。即，形成第4层配线的同时，在第2导电层242上，形成通过多个连接孔242b与导电层242形成导电连接的第3导电层243，最终形成图13B所示的状态。
对于第4层以后，同样进行，在形成各层配线的同时，以各层连接的形式，形成连接端子24。图14是表示形成最后的导电层电极台座245的状态断面图。而且，第3层以后，由以往的钨塞柱形成连接孔，也可通过组合铝配线，形成配线。
经过以上工序制造的半导体芯片1，例如研磨基板10的背面，直到使连接端子24在基板10的背面上露出。或者，也可以从背面研磨基板10，直到接近连接端子时，再对基板10的背面进行蚀刻，露出连接端子24，以使连接端子24从基板10背面露出。
将如此形成的半导体芯片1，通过其连接端子24，形成多个层叠，通过进行配线，可制造出能高密度安装的三维安装型(叠加型)半导体装置。
对于使各半导体芯片形成层叠，最好是利用焊锡等焊接材料19(参照图1)，将上下配置的半导体芯片的电极接合在一起，形成电的导通。为了将半导体装置的主体部分接合在一起，也可以使用粘接材料。这种粘接剂可以是液体状或凝胶状的粘接剂，也可以是片状的粘接片。粘接剂可以是以环氧树脂为主要材料的粘接剂，也可以是绝缘性的粘接剂。
不仅仅是通过粘接剂将半导体芯片彼此接合在一起，在形成电导通时，也可以使用含有导电性物质的粘接剂。这种导电性物质，例如，由焊接材料、焊锡等粒子构成，将它们分散在粘接材料中。这样，在被连接体彼此接合时，该粒子起到了焊接接合的作用，并能显著提高其接合性。粘接剂可以是分散了导电粒子的各向异性导电粘接剂(ACA)，例如，各向异性导电膜(ACF)和各向异性导电糊(ACP)。各向异性导电粘接剂是将导电粒子(填料)分散在粘合剂中，所以有时也添加分散剂。作为各向异性导电粘接剂的粘合剂，多数使用热固化性的粘接剂。在这种情况下，在配线图案和电极之间，通过导电粒子，可获得两者之间的电连接。
对于电极间的电连接，最好使用由Au-Au、Au-Sn、焊锡等形成的金属接合。例如，将这些材料设置在电极上，施加加热、超声波振荡、或者超声波振荡和加热，就可将两者接合在一起。当两者接合时，由于振荡和加热，设置在电极上的材料进行扩散，而形成金属接合。
如上层叠形成的三维安装型半导体装置，位于其最下(或最上)的半导体装置，其主体部分的连接端子24，与外部端子连接。该外部端子，可用焊锡或金属等形成，当然并不限于这些，也可用导电性材料形成。并不一定需要焊锡球，也可将半导体装置主体部分安装在基板上，构成半导体模块。也可以不形成焊锡球，在母板安装时，利用涂布在母板侧上的焊锡膏，依靠其熔融时的表面张力，也可形成电连接。
因此，根据本实施方式，由于在形成电路部的同时形成连接端子24，所以与以往分别进行电路部形成工序和导电构件形成工序的方法相比，简化了工序，并能降低制造成本。即，上述方法与以往方法相比，至少缩短了在电路部的层间绝缘膜内配置部分连接端子的形成时间，所以其有利点是增大了电路部的层数(即，在基板上形成的层间绝缘膜厚度)，并缩短了加工工序的时间。
由于将构成连接端子24的各导电层，通过多个连接孔形成导电连接，所以能提高上下连接的机械稳定性和通电稳定性。
进而，由于将一个连接层设置的多个连接孔，配置在与该连接层邻接的连接层内设置的多个连接孔平面不同的位置上，所以进一步提高了机械强度。尤其，由于从平面看交错状配置相邻连接层的各连接孔，所以形成机械强度极优的结构。具体讲，其构成是层状设置的多个导电层，从下层侧，直径依次增大，同一连接层内设置的多个连接孔，沿着下层侧与其连接导电层的外周进行了配置。这种情况下，设在一个连接层内的多个连接孔，必然配置在与该连接层邻接连接层内设置的多个连接孔平面不同的位置上。由此，既能保持装置的机械强度，又能提高连接孔尺寸和间隔等的设计自由度。将属于一个连接层的多个连接孔，沿着与其连接导电层的外周位置设置，其优点是很难因外部应力等原因产生剥离。
本实施方式中，由于各导电层241～244和连接层241a～244a配置在电极台座245的正下面(即，从平面看，连接端子配置在电极台座内，所以与在和电极台座形成位置不同的位置上形成连接端子24，再用配线将它们连接的构成相比，可以节省基板的空间，从而实现了该半导体芯片的高功能化和小型化)。
以下对本发明的第2种实施方式的半导体装置制造方法进行说明。图15A～图19是表示制造上述半导体装置100的一连串工序中，与本发明有关的工序断面图。本实施方式中，对与和上述第1实施方式一样的部件付与了相同的符号，其说明省去。
本实施方式的制造方法，在同时形成连接端子24和各层配线的同时，同时还形成为使该配线与下层导通的连接塞柱。
本实施方式中，首先，如图15A所示，利用公知方法，在基板10上形成具有晶体管30等电路元件的第1层。
接着在该第1层上形成例如，由硼磷硅酸盐玻璃(以下称BPSG)而成的绝缘膜14，再在该绝缘膜14上形成绝缘膜15，该绝缘膜15具有与绝缘膜14，及用下述工序形成的硬掩模29不同蚀刻选择比，而且是对用下述工序形成连接端子24的材料具有扩散阻挡性的绝缘膜，例如，由氮化硅或碳化硅而成的。
接着，在基板上涂布抗蚀剂层76，通过蚀刻在形成配线连接孔35的位置(配线连接孔预定形成部)E3上，形成开口部76a。
接着，将上述抗蚀剂层作为掩模，进行蚀刻，除去位于开口部76a的绝缘膜15。图15B是表示蚀刻工序后，除去抗蚀剂层76后的状态断面图。由此，在绝缘膜15上，与上述开口部76a相对应的位置(即，与配线连接孔预定形成部E3相对应的位置)上，形成开口部15a。
接着，如图15C所示，在基板上涂布抗蚀剂层77，通过蚀刻，在连接端子预定形成部E1上形成开口部77a。抗蚀剂层77上开口部77a的形状，可根据贯通孔H1的开口形状进行设定，例如具有直径60μm的圆形开口部。
接着，将抗蚀剂层77作为掩模进行蚀刻，除去位于开口部77a的绝缘膜14，15。图16A是表示进行蚀刻后，除去抗蚀剂层77后的状态断面图。由此，在绝缘膜14，15上，与上述开口部77a相对应的位置(即，连接端子预定形成部E1相对应的位置)上，形成开口部H1。
接着，如图16B所示，为对基板10穿孔，形成蚀刻用的硬掩模29。硬掩模29，以覆盖住绝缘膜15的上层面和开口部H1内面的形式形成。这样全面形成硬掩模29后，在开口部H1的底部，对硬掩模29进行开口，在开口部H1处露出基板10的表面。
这样，利用具有该开口部的硬掩模29，通过干蚀刻，如图17A所示，对基板10进行穿孔，在以上工序结束后，残留的硬掩模29比孔部H2突出孔内侧，给以后工序带来麻烦。为此，通过对残留的硬掩模29进行全面蚀刻，除去硬掩模29和突出部件29a。这时，如图17B所示，以绝缘膜15进行制止蚀刻，对硬掩模29和绝缘膜14，蚀刻速度很快，而对于绝缘膜15蚀刻速度很慢，最好使用具有高选择比的蚀刻。如图17B所示，蚀刻最好使用干蚀刻等各向异性蚀刻，以便在绝缘膜14，15的开口内壁上残存硬掩模29薄膜。
接着，对孔部H2内进行绝缘膜被覆处理，如图18A所示，在与基板10，绝缘膜14，15连通的孔部(H1，H2)内部形成绝缘膜20。最好利用等离子体CVD法形成1-3μm左右的氮化硅绝缘膜20。形成绝缘膜20，也可以层叠上述氧化硅膜和氮化硅膜，形成为1-3μm。在将氧化硅膜和氮化硅膜层叠而形成时，可以是在形成氧化硅膜后，再形成氮化硅膜的方法，在比氮化硅膜更靠近基板10的位置上形成氧化硅膜。
接着，在绝缘膜20上涂布抗蚀剂层(图示略)。该抗蚀剂层是为在绝缘膜20上形成第2电路层的配线用沟28，而且是在该沟28的正下面，在第1电路层上形成与晶体管漏极部分32相通的连接孔35而形成的。因此，首先涂布该抗蚀剂层，随后通过图案形成法，在与沟预定形成部E2相对应的位置上形成开口部(图示略)。这样将抗蚀剂层作掩模进行蚀刻，除去位于上述开口部的绝缘膜20，并在该开口部露出绝缘膜15的表面。由此，在位于晶体管30的漏极32上方形成配线用沟28。随后继续蚀刻，通过绝缘膜15的开口部15a除去绝缘膜14。在上述开口部露出晶体管30的漏极部分32。例如，这时氮化硅或碳化硅形成的绝缘膜15起到了终止蚀刻的功能，在绝缘膜14上形成与绝缘膜15的开口形状相对应的连接孔35。图18A是表示蚀刻后，除去形成沟和连接孔用抗蚀剂层后的状态的断面图。
接着，如图18B所示，利用CVD法或溅射法等方法，在基板上形成含有阻挡层和种子层的衬底膜22。由此，在绝缘膜20上形成衬底膜22，并充分覆盖住沟28、连接孔35、孔部H1，H2内部。
形成衬底膜22后，利用电化学镀法，以包括孔部H1，H2内部及沟28内部的形式，对衬底膜22上实施电镀处理。同样，利用CMP(化学机械研磨)法等方法，除去从绝缘部20突出的不需要的铜和阻挡层，形成如图19所示的状态。由此，在孔部H1、H2内部埋入作为导电构件的铜，同时在沟28内形成配线41，进而在配线下面的连接孔35内，形成导通第1层和第2层的连接塞柱42。
对第3电路层以后同样进行，在形成连接各层配线和层间的连接孔的同时，也形成连接端子与各层形成连接。
以后的工序和上述第1实施方式一样，所以省去其说明。
因此，本实施方式中，由于在形成电路部的同时，形成连接端子24，与以往的方法相比，可更有效地制造芯片。另外，在本实施方式中，不仅仅是各层的配线，而且与连接端子24同时也形成连接层间的连接塞柱42，所以，与将形成该塞柱工序作为另外工序的上述第1实施方式的方法比较，可以进一步提高制造效率。
本发明并不仅限于上述实施方式，只要不超出本发明宗旨的范围内，可以进行种种变形形式实施。
例如，在上述第1实施方式中，将形成凹部H3取在形成开口部62a之后，但是这些工序，也可以先进行任何一个。同样，形成凹部H4的工序和形成开口部65a的工序，也可以将任何一个先进行。在上述实施方式中，形成凹部H3(或凹部H4)之后，通过蚀刻，对一部分绝缘膜62(或绝缘膜64)进行开口，形成连接孔241b(或连接孔242b)。然而，形成该凹部的工序和形成连接孔的工序，任何一个可以先进行，例如，也可以在形成凹部H3或H4之前，通过蚀刻，对绝缘膜62或绝缘膜64进行开口，形成连接孔241b或连接孔242b。通过这种形成凹部工序和形成连接孔工序，进行本发明的开口工序。
在上述各实施方式中，虽然将形成基板孔取在形成电路部中第1层的元件之后，但也可以将形成该基板孔H2的工序取在形成第2层以后。通常，这种半导体装置具有多个电路板，作为上述电路部的配线，具有极靠近元件在狭窄范围内可导通的“局部配线”、在单一电路板内进行接收信号的“半全局(公用)配线”、和连接各电路板间的“全局(global公用)配线”。这些配线，依次从基板侧形成局部配线、半公用配线、公用配线的层叠，或者，配线宽度也接此顺序逐个加粗。
假设，最细的局部配线与直径为50μm或其以上的某个连接端子同时形成时，在向孔部H1、H2内形成导电构件期间，在配线上形成厚的导电构件，利用CMP(化学研磨)法对其进行研磨，需要很长的时间。为此，最好将连接端子的形成工序，放在局部配线形成工序以后进行。即，孔部H1，H2的形成工序放在局部配线形成工序以后进行，将向孔部H1，H2内形成导电构件，与形成半公用配线或公用配线的同时进行，这样可更有效地形成连接端子24。
在上述实施方式中，虽然例举了在电极台座245的正下面形成连接端子，但也可以将台座和连接端子形成在基板上的不同位置，再利用配线将它们连接。这种情况下，为了提高强度，再次配线最好以直线设在芯片的端部。
以下对本发明的电路基板和具有该基板的电子仪器进行说明。
图20是表示本发明之一实施方式的电路基板简要构成立体图。如图20所示，本实施方式的电路基板102，其构成包括搭载在基板101上的上述半导体装置100。
对于基板101，例如，一般使用环氧玻璃基板等有机系基板，在基板101上，例如由铜等形成的配线图案构成所要求的电路，这些配线图案与半导体装置100的配线图案采用机械连接，或者，采用上述各向异性导电膜形成电导通。
作为具有备有本实施方式半导体装置的电路基板的电子仪器，图21中示出了笔记本型个人计算机201。将图20所示的电路基板配置在各种电子仪器的箱体内。
另外，电子仪器并不限于上述笔记本型计算机或便携式电话，可适用于各种电子仪器。例如可适用于如下电子仪器。即，液晶显示器、多媒体对应的个人计算机(PC)及工程·工作台(EWS)、排版机、文字处理机、电视机、取景器型或直接监视型视频信号磁带记录器、电子笔记本、电子台式计算机、汽车导航装置、销售点(POS)未端、具有触摸屏的装置等。

Claims (12)

1.一种半导体装置的制造方法，是设有依次层叠具有多层配线结构的电路部和与该电路部导电连接的电极的基板，和贯通上述基板并与上述电极导电连接的连接端子的半导体装置的制造方法，其特征在于，包括：
上述基板上形成绝缘膜的绝缘膜形成工序；
对上述绝缘膜，在与连接端子预形成部相对应的位置上，形成多个连接孔，在含有上述连接孔形成区域的区域内，在上述绝缘膜上形成凹部的开口工序；
在上述基板面内，在与上述连接端子预形成部不同的位置上，形成配线用沟的沟形成工序；和
在上述连接孔、凹部、沟内形成导电构件的导电构件形成工序，
重复进行上述绝缘膜形成工序，开口工序，沟形成工序，导电构件形成工序，在上述基板的厚度方向上，依次层叠形成上述电路部配线层和连接端子。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，在重复进行上述开口工序中，在通过导电构件与下层侧邻接配置的多个连接孔从俯视看不重叠的位置上形成多个连接孔。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于，在重复进行上述开口工序中，沿着与下层侧的多个连接孔连接的导电构件外周位置上，形成多个上述连接孔。
4.根据权利要求3所述的半导体装置的制造方法，其特征在于，在重复进行上述开口工序中，形成直径比邻接下层侧配置的凹部大的上述凹部。
5.根据权利要求1～4的任一项所述的半导体装置的制造方法，其特征在于，上述沟形成工序，包括为连接上述配线层配线和下层配线层配线，形成配线连接孔的工序，
上述导电构件形成工序中，包括将导电构件形成到上述连接孔、凹部、沟、配线连接孔内。
6.一种层叠型半导体装置的制造方法，包括：(a)半导体装置制造工序和(b)半导体装置层叠工序，
在设有依次层叠具有多层配线结构的电路部和与该电路部导电连接的电极的基板和贯通上述基板和电路部并与上述电极导电连接的连接端子的所述(a)半导体装置制造工序中，包括：
在上述基板上形成绝缘膜的绝缘膜形成工序；
对于上述绝缘膜，在与连接端子预定形成部相对应的位置上开口多个连接孔，在含有该连接孔形成区的区域内，在上述绝缘膜上形成凹部的开口工序；
在上述基板面内，在与上述连接端子预定形成部不同的位置上，形成配线用沟的沟形成工序；和
在上述连接孔、凹部、沟内形成导电构件的导电构件形成工序，
重复上述绝缘膜形成工序，开口工序，沟形成工序，导电构件形成工序，和在上述基板的厚度方向上，依次层叠形成上述电路部配线层和连接端子，
在所述(b)半导体装置层叠工序中，将由上述(a)工序制造的多个半导体装置进行层叠，并通过上述连接端子，使上下的上述半导体装置电连接。
7.一种半导体装置，其特征在于，包括：设置电极的基板；和贯通上述基板并与上述电极形成导电连接的连接端子，
上述连接端子具有在上述基板厚度方向上以层状所配置的多个导电层，和通过多个连接孔将相互邻接的导电层彼此形成导电连接的连接层，
上述多个导电层，从俯视看，下层侧的导电层，配置在上层导电层的内部。
8.根据权利要求7所述的半导体装置，其特征在于，配置在一个连接层的多个连接孔位置与配置在邻接上述连接层的连接层内的多个连接孔位置，从俯视看不重叠。
9.根据权利要求8所述的半导体装置，其特征在于，配置在同一连接层内的多个连接孔，沿着下层侧与其连接的导电层外周而配置。
10.根据权利要求7～9的任一项所述的半导体装置，其特征在于，上述连接端子的最上层导电层，作为上述电极而构成。
11.根据权利要求7～9的任一项所述的半导体装置，其特征在于，上述连接端子的一部分，从与上述电极相反侧的基板面上突出。
12.一种层叠型半导体装置，其特征在于，含有多个半导体装置，上述多个半导体装置，包括设置电极的基板和贯通上述基板并与上述电极形成导电连接的连接端子，上述连接端子，具有在上述基板的厚度方向上以层状配置的多个导电层，和通过多个连接孔将相互邻接的导电层彼此形成导电连接的连接层，上述多个导电层，从俯视看，下层侧的导电层，配置在上层导电层的内部，并且，通过上述连接端子，将上述多个半导体装置进行层叠而成。
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