KR101692434B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
반도체 소자 및 그 제조 방법에서, 상기 반도체 소자는 기판 상에 회로 패턴들이 포함된다. 상기 회로 패턴들을 덮고, 상부면으로부터 기판 내부까지 관통하는 비아홀을 포함하는 층간 절연막이 구비된다. 상기 비아홀 내부에 실리콘 관통 비아 콘택이 구비된다. 또한, 상기 층간 절연막 상에, 실리콘 관통 비아 콘택의 상부면의 일부 영역과 접촉하는 적어도 하나의 도전성 라인을 포함한다. 상기 반도체 소자는 실리콘 관통 비아 콘택을 통한 신호 전달 특성이 우수하다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 비아(TSV, Through Silicon Via) 콘택을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자가 고도로 집적화되고 대용량화됨에 따라, 각 개별 칩들을 적층시키는 3차원 패키지 기술이 개발되고 있다. 이 중, 실리콘 관통 비아 콘택(Through Silicon Via Contact) 기술은 기존의 와이어 본딩 기술을 대체하는 기술로써 기판을 관통하는 비아홀을 형성하고 상기 비아홀 내에 전극을 형성하는 패키지 기술이다.
그런데, 상기 비아홀 내에 충진된 도전성 물질이 열에 의해 부피 팽창되는 경우, 상기 실리콘 관통 비아 콘택의 상부는 주변에 비해 돌출될 수 있다. 상기 실리콘 관통 비아 콘택의 사이즈가 매우 크므로, 상기 돌출되는 높이 또한 수 천 내지 수 만 Å 정도로 매우 높다. 상기 실리콘 관통 비아 콘택의 상부면이 돌출되면, 상기 실리콘 관통 비아 콘택을 덮는 상부 박막들이 리프팅되거나 균열이 생기는 등의 문제가 발생한다. 때문에, 실리콘 관통 비아 콘택과 상부 배선간의 접촉 불량이 발생되거나, 단선되거나 또는 접촉 저항이 높이질 수 있다. 이로인해, 상기 실리콘 관통 비아 콘택을 포함하는 반도체 소자의 신뢰성이 저하된다.
본 발명의 목적은 높은 신뢰성 및 우수한 동작 특성을 갖는 반도체 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 회로 패턴들이 포함된다. 상기 회로 패턴들을 덮고, 상부면으로부터 기판 내부까지 관통하는 비아홀을 포함하는 층간 절연막이 구비된다. 상기 비아홀 내부에 실리콘 관통 비아 콘택이 구비된다. 또한, 상기 층간 절연막 상에, 상기 실리콘 관통 비아 콘택의 상부면의 중심부를 피하여 상기 상부면 가장자리 영역의 적어도 일부와 접촉하는 적어도 하나의 도전성 라인을 포함한다.
본 발명의 일 실시예로, 상기 회로 패턴들은 트랜지스터 또는 다이오드를 포함할 수 있다.
본 발명의 일 실시예로, 상기 실리콘 관통 비아 콘택은 기판을 이루는 물질의 열팽창 계수의 1.5배 이상의 열팽창 계수를 갖는 금속 물질을 포함한다.
본 발명의 일 실시예로, 상기 실리콘 관통 비아 콘택은 구리, 알루미늄, 금, 인듐, 니켈로 이루어지는 군에서 선택된 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예로, 상기 실리콘 관통 비아 콘택은 상기 비아홀의 내벽을 따라 형성된 절연막 패턴 및 배리어 막 패턴을 포함한다. 또한, 상기 비아홀을 채우고, 구리를 포함하는 도전 패턴을 포함한다.
본 발명의 일 실시예로, 상기 실리콘 관통 비아 콘택은 상기 비아홀의 내벽을 따라 형성된 절연막 패턴 및 배리어 막 패턴을 포함한다. 상기 배리어 막 패턴 프로파일을 따라 구리를 포함하는 도전 패턴이 구비된다. 또한, 상기 도전 패턴 상에서 비아홀 내에 매립 패턴이 구비된다.
본 발명의 일 실시예로, 상기 도전성 라인과 상기 실리콘 관통 비아 콘택이 접촉하는 부위의 면적이 상기 실리콘 관통 비아 콘택의 상부면 면적의 5 내지 50％일 수 있다.
본 발명의 일 실시예로, 상기 도전성 라인은 상기 실리콘 관통 비아 콘택의 상부면에서 평탄면 부위의 적어도 일부분과 접촉할 수 있다.
본 발명의 일 실시예로, 실리콘 관통 비아 콘택의 상부면 중심 부위는 주변에 비해 돌출된 형상을 가질 수 있다.
본 발명의 일 실시예로, 상기 하나의 실리콘 관통 비아 콘택의 상부면에는 복수개의 도전성 라인이 서로 평행하게 배치될 수 있다.
본 발명의 일 실시예로, 동일한 연장선 상에 복수개의 도전성 라인이 구비되고, 상기 동일한 연장선 상의 각 도전성 라인들은 상부면 가장자리와 접촉하고, 상기 상부면 중심부에서 끊어진 형상을 가질 수 있다.
본 발명의 일 실시예로, 상기 하나의 실리콘 관통 비아 콘택의 상부면에는 복수개의 도전성 라인이 배치되고, 상기 실리콘 관통 비아 콘택의 상부면 중심부를 벗어나 상부면 가장자리와 접하면서 서로 평행하게 연장되면서 배치되는 제1 도전성 라인들 및 상기 제1 도전성 라인들 사이에 배치되고 상기 실리콘 관통 비아 콘택 상부면 가장자리와 접촉하면서 상기 상부면 중심부에서 끊어진 형상을 갖는 제2 도전성 라인들이 포함될 수 있다.
본 발명의 일 실시예로, 상기 도전성 라인은 하나의 실리콘 관통 비아 콘택 상부면에서 중심부 이외의 가장자리 영역 전체를 덮는 형상을 가질 수 있다.
본 발명의 일 실시예로, 상기 실리콘 관통 비아 콘택의 직경은 1 내지 15㎛이고, 상기 실리콘 관통 비아 콘택의 깊이는 10 내지 100㎛일 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 제1 기판 상에 형성된 제1 회로 패턴들을 덮고, 상부면으로부터 기판을 관통하는 비아홀을 포함하는 층간 절연막이 구비된다. 상기 비아홀 내부에, 저면이 상기 제1 기판의 표면에 노출되는 실리콘 관통 비아 콘택이 구비된다. 상기 층간 절연막 상에, 상기 실리콘 관통 비아 콘택의 상부면의 중심부를 피하여 상기 상부면 가장자리 영역의 적어도 일부와 접촉하는 적어도 하나의 도전성 라인이 구비된다. 상기 도전성 라인 상에서 상기 도전성 라인과 전기적으로 연결되는 상부 배선 구조물이 구비된다. 제2 회로 패턴들 및 패드 전극들이 포함되는 제2 기판이 구비된다. 또한, 상기 제2 기판의 패드 전극들과 노출된 실리콘 관통 비아 콘택의 저면을 전기적으로 접촉시키는 접촉 패턴이 구비된다.
본 발명의 일 실시예로, 상기 실리콘 관통 비아 콘택은 상기 기판을 이루는 물질의 열팽창 계수의 1.5배 이상의 열팽창 계수를 갖는 금속 물질을 포함할 수 있다.
본 발명의 일 실시예로, 상기 도전성 라인은 실리콘 관통 비아 콘택의 상부 평탄면과 접촉할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에 회로 패턴들을 형성한다. 상기 회로 패턴들을 덮는 층간 절연막을 형성한다. 상기 층간 절연막 및 기판을 식각하여 상기 층간 절연막으로부터 기판 내부까지 관통하는 비아홀을 형성한다. 상기 비아홀 내부에 실리콘 관통 비아 콘택을 형성한다. 상기 층간 절연막 상에 상기 실리콘 관통 비아 콘택의 상부면의 중심부를 피하여 상기 상부면 가장자리 영역의 적어도 일부와 접촉하는 적어도 하나의 도전성 라인을 형성한다.
본 발명의 일 실시예로, 상기 실리콘 관통 비아 콘택은 구리, 알루미늄, 금, 인듐, 니켈로 이루어지는 군에서 선택된 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예로, 상기 실리콘 관통 비아 콘택을 형성하기 위하여, 상기 비아홀의 내벽을 따라 절연막 및 배리어 막을 형성한다. 상기 비아홀을 채우고, 구리를 포함하는 도전막을 형성한다. 또한, 상기 층간 절연막이 노출되도록 상기 도전막, 배리어 막 및 절연막을 연마한다.
본 발명의 일 실시예로, 상기 실리콘 관통 비아 콘택을 형성하기 위하여, 상기 비아홀의 내벽을 따라 절연막 및 배리어 막을 형성할 수 있다. 상기 배리어 막 패턴 프로파일을 따라 구리를 포함하는 도전막을 형성한다. 상기 도전막 상에서 상기 비아홀을 채우는 매립막을 형성한다. 또한, 상기 층간 절연막이 노출되도록 상기 도전막, 배리어 막, 절연막 및 매립막을 연마할 수 있다.
본 발명의 일 실시예로, 상기 도전성 라인은 상기 실리콘 관통 비아 콘택의 상부면에서 평탄면 부위의 적어도 일부분과 접촉하도록 형성될 수 있다.
상기 도전성 라인을 형성하기 위하여, 상기 층간 절연막 상에 금속간 절연막을 형성한다. 상기 금속간 절연막의 일부분을 식각하여 상기 실리콘 관통 비아 콘택의 상부면에서 비돌출된 평탄면 부위의 적어도 일부분을 노출하는 개구를 형성한다. 또한, 상기 개구 내부에 금속 패턴을 형성한다.
상기 개구는 저면에 상기 실리콘 관통 비아 콘택의 상부면에서 평탄면 부위가 선택적으로 노출되고, 상기 실리콘 관통 비아 콘택의 상부면에서 돌출된 부위는 상기 금속간 절연막에 의해 덮혀 있도록 형성될 수 있다.
상기 도전성 라인은 상기 실리콘 관통 비아 콘택의 가장자리 부위와 접촉하면서 연장되는 형상을 갖도록 형성될 수 있다.
상기 하나의 실리콘 관통 비아 콘택의 상부면에 복수의 도전성 라인이 서로 평행하게 배치되도록 형성될 수 있다.
본 발명의 일 실시예로, 상기 도전성 라인은 동일한 연장선 상에서 복수개가 구비되고, 상기 하나의 실리콘 관통 비아 콘택 상부면 중심부에서 서로 끊어진 형상을 갖도록 형성될 수 있다.
본 발명의 일 실시예로, 상기 도전성 라인과 상기 실리콘 관통 비아 콘택이 접촉하는 부위의 면적이 상기 실리콘 관통 비아 콘택의 상부면 면적의 5 내지 50％이 되도록 형성할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 제1 기판 상에 형성된 제1 회로 패턴들을 덮고, 상부면으로부터 기판을 관통하는 비아홀을 포함하는 층간 절연막을 형성한다. 상기 비아홀 내부에 구비되고, 하부면이 상기 기판 저면에 노출되는 실리콘 관통 비아 콘택을 형성한다. 상기 층간 절연막 상에, 상기 실리콘 관통 비아 콘택의 상부면의 중심부를 피하여 상기 상부면 가장자리 영역의 적어도 일부와 접촉하는 적어도 하나의 도전성 라인을 형성한다. 상기 도전성 라인 상에 상기 도전성 라인과 전기적으로 연결되는 상부 배선 구조물을 형성한다. 제2 기판에 제2 회로 패턴들 및 패드 전극들을 형성한다. 상기 제2 기판의 패드 전극들과 노출된 실리콘 관통 비아 콘택의 저면을 전기적으로 접촉하는 접촉 패턴을 형성한다.
본 발명의 일 실시예로, 상기 실리콘 관통 비아 콘택은 상기 기판을 이루는 물질의 열팽창 계수의 1.5배 이상의 열팽창 계수를 갖는 금속 물질을 포함할 수 있다.
본 발명의 일 실시예로, 상기 도전성 라인은 실리콘 관통 비아 콘택의 상부 평탄면과 접촉하도록 형성될 수 있다.
설명한 것과 같이, 본 발명에 따른 실리콘 관통 비아 콘택 상부면의 평탄면 일부분만 상부 배선과 직접 접촉한다. 때문에, 상기 실리콘 관통 비아 콘택의 돌출부위와 상부 배선이 직접 접촉되지 않으므로, 상기 실리콘 관통 비아 콘택과 상부 배선간의 접촉 불량을 감소시킬 수 있다. 상기 실리콘 관통 비아 콘택을 포함하는 반도체 소자는 높은 신뢰성을 갖는다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 1b는 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 2 내지 도 9는 도 1에 도시된 반도체 소자를 제조하는 방법을 나타내는 단면도들이다.
도 10 및 도 11은 도 1에 도시된 반도체 소자를 제조하는 방법을 나타내는 단면도들이다.
도 12는 본 발명의 일 실시예에 따른 적층형 반도체 소자를 나타내는 단면도들이다.
도 13 내지 도 17은 도 12에 도시된 적층형 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 18a 및 도 18b는 각각 본 발명의 일 실시예에 따른 반도체 소자들을 나타내는 평면도들이다.
도 19는 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 20은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 21은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 22는 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 23은 도 22에 도시된 반도체 소자의 평면도이다.
도 24 및 도 25는 도 22에 도시된 반도체 소자를 제조하는 방법을 나타내는 단면도들이다.
도 26은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 27은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 28은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 29는 본 발명의 다른 실시예를 도시한 것이다.
도 30은 또 다른 실시예를 도시한 것이다.
도 31은 또 다른 실시예를 도시한 것이다.
도 1b는 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 2 내지 도 9는 도 1에 도시된 반도체 소자를 제조하는 방법을 나타내는 단면도들이다.
도 10 및 도 11은 도 1에 도시된 반도체 소자를 제조하는 방법을 나타내는 단면도들이다.
도 12는 본 발명의 일 실시예에 따른 적층형 반도체 소자를 나타내는 단면도들이다.
도 13 내지 도 17은 도 12에 도시된 적층형 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 18a 및 도 18b는 각각 본 발명의 일 실시예에 따른 반도체 소자들을 나타내는 평면도들이다.
도 19는 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 20은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 21은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 22는 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 23은 도 22에 도시된 반도체 소자의 평면도이다.
도 24 및 도 25는 도 22에 도시된 반도체 소자를 제조하는 방법을 나타내는 단면도들이다.
도 26은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 27은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 28은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 29는 본 발명의 다른 실시예를 도시한 것이다.
도 30은 또 다른 실시예를 도시한 것이다.
도 31은 또 다른 실시예를 도시한 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1a는 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다. 도 1b는 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 1a 및 도 1b를 참조하면, 제1 기판(10) 상에 제1 회로 패턴(12)들이 구비된다. 상기 제1 기판(10)은 반도체 물질로 이루어진 기판일 수 있으며, 일 예로, 단결정 실리콘 기판일 수 있다. 상기 제1 회로 패턴(12)들은 트랜지스터, 다이오드 등을 포함할 수 있다. 상기 제1 기판(10) 상에는 상기 제1 회로 패턴(12)들을 덮는 제1 층간 절연막(14)이 구비된다. 상기 제1 회로 패턴(12)들은 폴리실리콘 또는 금속으로 이루어지는 하부 배선들(16)에 의해 전기적으로 연결될 수 있다. 상기 하부 배선들(16) 중 일부는 상부면이 상기 제1 층간 절연막(14) 상부면과 동일한 평면 상에 위치한다.
상기 제1 층간 절연막(14) 및 제1 기판(10)에는, 상기 제1 층간 절연막(14)을 관통하여 제1 기판(10) 내부까지 연장되는 비아홀(20)이 생성되어 있다. 도시하지는 않았지만, 상기 비아홀(20)은 복수개가 구비될 수 있다. 상기 비아홀(20)의 측벽 및 저면을 따라 절연막 패턴(22a)이 구비된다. 상기 비아홀(20)의 측벽 및 저면에 위치하는 절연막 패턴(22a)은 제1 기판(10)과 비아홀(20) 내의 도전 물질 사이를 절연시키는 역할을 한다.
상기 절연막 패턴(22a) 상에는 배리어 막 패턴(24a)이 구비된다. 상기 배리어 막 패턴(24a)은 Ta, TaN, Ti, TiN, Ru, Co, Ni, NiB, WN 등의 금속 혹은 금속 질화물을 포함할 수 있다. 이들은 단독으로 사용되거나 또는 2 이상을 적층하여 사용할 수 있다.
상기 배리어 막 패턴(24a) 상에는 상기 비아홀(20) 내부를 채우는 도전 패턴(26a)이 구비된다. 상기 도전 패턴(26a)은 저저항을 갖는 금속으로 이루어질 수 있다. 또한, 상기 도전 패턴(26a)은 상기 제1 기판(10)을 이루는 실리콘 물질의 열팽창 계수의 1.5배 이상의 열팽창 계수를 갖는 금속 물질을 포함할 수 있다.
일 예로, 상기 도전 패턴(26a)은 구리, 알루미늄, 금, 인듐, 니켈 등으로 이루어질 수 있으며, 이들은 단독으로 형성되는 것이 바람직하지만 2 이상을 포함할 수 있다. 이들 중, 반도체 소자의 제조 공정에서 가장 적합한 재료로는 구리이며, 본 실시예에서, 상기 도전 패턴(26a)은 구리로 이루어지는 것으로 설명한다. 즉, 상기 비아홀(20) 내에는 상기 배리어 막 패턴(24a) 및 도전 패턴(26a)으로 이루어지는 실리콘 관통 비아 콘택(28)이 구비된다.
상기 도전 패턴(26a)의 상부면은 열팽창에 의해 중심부가 상기 제1 층간 절연막(14)보다 높게 돌출된 형상을 가질 수 있다. 즉, 상기 도전 패턴(26a)은 돌출부(27)을 가질 수 있다. 특히, 상기 도전 패턴(26a)이 구리를 포함하는 경우, 상기 구리는 열팽창에 의해 상부로 높게 돌출된 형상을 갖는다.
상기 도전 패턴(26a)은 10 내지 100㎛의 높이(H), 바람직하게는, 30 내지 80㎛의 높이(H)를 가질 수 있다. 또한, 상기 도전 패턴(26a)은 1 내지 15㎛의 직경(D), 바람직하게는 1 내지 10㎛의 직경(D)을 가질 수 있다.
본 실시예의 경우, 상기 도전 패턴(26a)은 약 10 내지 100㎛의 높이 및 1 내지 15㎛의 직경을 가지며, 이 경우, 상기 도전 패턴(26a)의 상부면 중심 부위가 돌출되고, 상기 도전 패턴(26a)의 가장자리 부위는 상부로 돌출되지 않고 평탄한 형상을 갖는다. 상기 도전 패턴(26a)의 가장자리 부위의 경우, 측벽에서의 접착력에 의해 상부로 돌출되는 것이 억제되므로 상기 도전 패턴(26a)의 중심 부위가 돌출되는 것이다.
상기 실리콘 관통 비아 콘택(28) 및 제1 층간 절연막(14) 상에 버퍼막(30)이 구비된다. 상기 버퍼막(30)은 상기 실리콘 관통 비아 콘택(28)의 도전 물질이 확산되는 것을 방지하는 역할을 한다. 상기 버퍼막(30)은 실리콘 질화물, 실리콘 탄소 질화물 및 SiCON 등으로 이루어질 수 있으며, 이들은 단독 또는 2 이상이 적층된 형상을 가질 수 있다. 상기 버퍼막(30)은 300 내지 1000Å의 두께를 가질 수 있다.
상기 버퍼막(30) 상에는 제1 금속간 절연막(32)이 구비된다. 상기 제1 금속간 절연막(32)은 저유전율을 갖는 물질로 이루어질 수 있으며, 예를들어 실리콘 산화물, 탄소 도핑된 실리콘 산화물 등으로 이루어질 수 있다.
상기 버퍼막(30) 및 제1 금속간 절연막(32)을 관통하면서 상기 실리콘 관통 비아 콘택(28)의 상부면의 일부와 접촉하는 도전성 라인들(36)이 구비된다. 즉, 상기 도전성 라인(36)은 상기 실리콘 관통 비아 콘택(28)의 평탄한 상부면과 직접 접촉한다. 상기 도전성 라인(36)과 상기 실리콘 관통 비아 콘택(28)의 상부면이 접촉하는 부위의 면적이 상기 실리콘 관통 비아 콘택(28) 상부면 면적의 50％이상이면, 상기 도전성 라인(36)이 실리콘 관통 비아 콘택(28)의 돌출부(27)와 접촉할 수 있다. 또한, 상기 도전성 라인(36)과 상기 실리콘 관통 비아 콘택(28)의 상부면이 접촉하는 부위의 면적이 상기 실리콘 관통 비아 콘택(28) 상부면 면적의 5％이하이면, 상기 도전성 라인(36)이 실리콘 관통 비아 콘택(28)의 접촉 면적이 감소되어 바람직하지 않다. 그러므로, 상기 도전성 라인(36)과 상기 실리콘 관통 비아 콘택(28)의 상부면이 접촉하는 부위의 면적은 상기 실리콘 관통 비아 콘택(28) 상부면 면적의 5 내지 50％인 것이 바람직하다.
본 실시예에서, 하나의 상기 실리콘 관통 비아 콘택(28) 상부면에는 서로 평행하게 배치되는 2개의 도전성 라인(36)이 구비된다. 상기 도전성 라인들(36)은 상기 실리콘 관통 비아 콘택(28)의 돌출부(27)와 접촉되지 않도록 상기 실리콘 관통 비아 콘택(28)의 상부면 가장자리의 평탄면과 접촉하는 형상을 갖는다. 상기 도전성 라인들(36) 중 일부는 상기 제1 층간 절연막(14)에 의해 노출되는 하부 배선들(16)과 접촉한다.
상기 도전성 라인(36)은 베리어 금속 및 금속을 포함할 수 있다. 상기 금속은 제1 기판(10)을 이루는 실리콘 물질과의 열팽창 계수의 1.5배 이상의 열팽창 계수를 갖고, 저저항을 갖는 금속일 수 있다. 상기 금속은 구리, 알루미늄, 금, 인듐, 니켈 등을 포함할 수 있다. 바람직하게는, 반도체 제조 공정에 적합하면서 저저항을 갖는 구리를 포함할 수 있다.
상기 제1 금속간 절연막(32) 상에 제2 금속간 절연막(38)이 구비될 수 있다. 상기 제2 금속간 절연막(38)을 관통하여 상기 도전성 라인(36)과 연결되는 제1 상부 배선들(40)이 구비될 수 있다.
도시하지는 않았지만, 상기 제1 상부 배선들(40) 및 제2 금속간 절연막(38) 상에 층간 절연막들 및 배선들이 더 적층될 수 있다.
도 2 내지 도 9는 도 1에 도시된 반도체 소자를 제조하는 방법을 나타내는 단면도들이다.
도 2를 참조하면, 제1 기판(10) 상에 제1 회로 패턴(12)들을 형성한다. 상기 제1 회로 패턴(12)들은 CMOS 트랜지스터, 다이오드 등을 포함할 수 있다. 또한, 상기 제1 기판(10) 상에 상기 제1 회로 패턴(12)들을 덮는 제1 층간 절연막(14)을 형성한다. 상기 제1 층간 절연막(14) 내에 콘택들을 포함하는 하부 배선들(16)을 형성한다. 상기 하부 배선들(16) 중 일부는 상부면이 상기 제1 층간 절연막(14) 표면에 노출될 수 있다. 상기 제1 층간 절연막(14) 상에 식각 저지막(18)을 형성한다.
상기 공정을 수행함으로써, FEOL 공정이 완료된다.
도 3을 참조하면, 상기 식각 저지막(18) 상에 포토레지스트막(도시안됨)을 형성하고, 상기 포토레지스트막을 패터닝하여 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴은 약 2 내지 5㎛의 두께를 가질 수 있다.
상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 식각 저지막(18) 및 제1 층간 절연막(14)을 식각하고 계속하여 제1 기판(10)을 건식 식각한다. 이로써, 상기 제1 층간 절연막(14)을 관통하고 제1 기판(10) 내부까지 연장되는 비아홀(20)을 형성한다. 상기 비아홀(20)은 복수개가 구비될 수 있다.상기 비아홀(20) 내에는 후속 공정을 통해 실리콘 관통 비아 콘택이 형성된다. 상기 비아홀(20)을 형성한 다음에, 상기 포토레지스트 패턴을 제거한다.
상기 비아홀(20) 측벽, 저면 및 제1 층간 절연막(14) 상부면의 프로파일을 따라 절연막(22)을 형성한다. 상기 비아홀(20) 내에 형성되는 절연막(22)은 상기 제1 기판(10)과 비아홀(20)내의 도전 물질을 절연시킨다. 상기 절연막(22)은 실리콘 산화물 또는 탄소 도핑된 실리콘 산화물로 형성할 수 있다. 일 예로, 상기 절연막(22)은 플라즈마 산화 공정을 통해 형성하거나 또는 화학기상 증착 공정을 통해 형성할 수 있으며, 스텝 커버러지 특성이 우수한 TEOS막, 오존 TEOS막 등으로 형성할 수 있다.
도 4를 참조하면, 상기 절연막(22) 상에 배리어 막(24)을 형성한다. 상기 배리어 막(24)은 Ta, TaN, Ti, TiN, Ru, Co, Ni, NiB, WN 등의 물질로 형성할 수 있으며, 이들은 단독 또는 2 이상이 적층될 수 있다. 상기 배리어 막(24)은 100 내지 3000Å의 두께로 형성할 수 있다.
상기 배리어 막(24) 상에 시드막(도시안됨)을 형성한다. 상기 시드막은 후속의 도전막(26)을 형성하기 위한 도금 공정에서 전극으로 사용되는 막이다. 일 예로, 상기 시드막은 물리 기상증착법을 통해 구리를 증착시켜 형성할 수 있다.
상기 시드막 상에 상기 비아홀(20) 내부를 채우도록 도전막(26)을 형성한다. 상기 도전막(26)은 저저항의 금속 물질로 형성된다. 본 실시예에서, 상기 도전막(26)은 전해 도금법, 무전해 도금법, 전자 융합법(Electrografting), 물리기상증착법 등에 의해 구리를 증착시켜 형성할 수 있다. 상기 도전막(26)을 형성하고 난 다음, 상기 도전막(26)을 열처리하는 공정을 더 수행할 수도 있다.
이와는 다른 예로, 상기 도전막(26)은 구리 이외에도 저저항을 갖는 다른 금속들을 증착시켜 형성할 수도 있다. 상기 도전막(26)은 제1 기판(10)을 이루는 실리콘 물질과의 열팽창 계수의 2배 이상의 열팽창 계수를 갖는 금속 물질을 증착시켜 형성할 수 있다. 구체적으로, 상기 도전막(26)은 알루미늄, 금, 인듐, 니켈 등으로 이루어질 수도 있다. 그러나, 상기 도전막(26)은 반도체 제조 공정에 적합하고 저저항을 갖는 구리로 형성하는 것이 바람직하다.
도 5를 참조하면, 상기 도전막(26), 배리어 막(24), 절연막(22)을 화학기계적 연마공정을 통해 연마하여 실리콘 관통 비아 콘택(28) 및 절연막 패턴(22a)을 형성한다. 상기 실리콘 관통 비아 콘택(28)은 배리어 막 패턴(24a) 및 도전 패턴(26a)을 포함한다. 이 때, 상기 식각 저지막(18)은 일부 두께만큼 남아있을 수도 있다.
도 6을 참조하면, 상기 절연막 패턴(22a) 및 실리콘 관통 비아 콘택(28)을 덮는 버퍼막(30)을 형성한다. 상기 버퍼막(30)은 절연 물질로 이루어지며, 상기 실리콘 관통 비아 콘택(28)에 포함되는 금속 물질의 확산을 억제시키기 위하여 제공된다. 상기 버퍼막(30)은 실리콘 질화물, 실리콘 탄소 질화물, SiCON 등으로 형성할 수 있으며, 이들은 단독 또는 2 이상을 적층하여 형성할 수 있다. 상기 버퍼막(30)은 300 내지 1000Å의 두께로 형성할 수 있다.
상기 버퍼막(30) 및 제1 층간 절연막(14) 상에 제1 금속간 절연막(32)을 형성한다. 상기 제1 금속간 절연막(32)은 실리콘 산화물 또는 탄소 도핑된 실리콘 산화물로 형성할 수 있다.
상기 증착 공정들을 수행하는 동안 상기 도전 패턴(26a)이 열팽창되어, 상기 도전 패턴(26a)은 중심 부위가 돌출되며, 이에 따라 돌출부(27)를 갖게 된다.
도 7을 참조하면, 상기 제1 금속간 절연막(32) 및 버퍼막(30)의 일부분을 식각하여 상기 실리콘 관통 비아 콘택(28)의 일부 상부면과 하부 배선(16)을 노출하는 제1 개구(34)를 형성한다. 상기 제1 개구(34)는 라인 형상을 가지면서 연장된다. 상기 제1 개구(34) 저면에 노출되는 실리콘 관통 비아 콘택(28)의 상부면 면적은 상기 실리콘 관통 비아 콘택(28)의 상부면 면적의 5 내지 50％가 되도록 한다.
본 실시예에서는 하나의 상기 실리콘 관통 비아 콘택(28) 상부면에는 2개의 제1 개구(34)가 서로 평행하게 배치된다. 상기 제1 개구(34)의 저면에는 상기 실리콘 관통 비아 콘택(28)의 가장자리 부위가 노출된다. 즉, 상기 실리콘 관통 비아 콘택(28)의 돌출부(27) 상에는 상기 제1 금속간 절연막(32)이 남아있게 된다.
도 8을 참조하면, 상기 제1 개구(34)의 내부를 채우는 배리어 막 및 도전막을 더 형성하고, 상기 제1 금속간 절연막(32)이 노출되도록 상기 도전막 및 상기 배리어 막을 화학 기계적으로 연마하여 도전성 라인(36)을 형성한다.
상기 도전성 라인(36)은 상기 실리콘 관통 비아 콘택(28) 내의 도전 패턴(26a)의 돌출부(27)와는 접촉하지 않는다. 상기 도전 패턴(26a)이 돌출되는 높이 및 돌출되는 부위는 상기 비아홀(20)의 직경 및 깊이와 관련된다.
즉, 상기 비아홀(20)이 수 천 Å이하 정도로 직경 및 깊이가 작은 경우, 상기 비아홀(20) 내에 형성되는 상기 도전 패턴(26a)의 부피가 크지 않아서 상기 도전 패턴(26a)이 돌출되는 부피도 매우 작다. 그러므로, 상기 도전 패턴(26a)이 거의 돌출되지 않고, 상기 도전 패턴(26a)의 돌출에 의한 불량이 거의 발생되지 않는다. 예를들어, 수 천 Å이하의 직경을 갖는 하부 배선(16)의 경우에는 구리의 돌출에 의한 불량이 거의 발생되지 않는다.
그러나, 실리콘 관통 비아 콘택(28)은 반도체 소자에 포함되는 다른 배선들에 비해 매우 큰 사이즈를 가지므로, 상기 도전 패턴(26a)이 돌출하게 된다. 상기 도전 패턴(26a)의 직경 및 깊이에 따라, 상기 도전 패턴(26a)이 돌출되는 형상이 달라진다.
본 실시예에서와 같이, 상기 도전 패턴(26a)이 1 내지 15㎛의 직경 및 10 내지 100㎛의 깊이를 갖는 경우에는, 상기 도전 패턴(26a)이 열 팽창함으로써 상기 도전 패턴(26a)의 중심 부위가 위로 돌출하게 된다. 즉, 상기 도전 패턴(26a)에서 배리어 막 패턴(24a)과 구리가 접촉하고 있는 측벽 가장자리 부위에서는 구리막의 접착력이 높기 때문에 구리의 열 팽창이 다소 억제된다. 그러므로, 상기 접착력이 상대적으로 작은 상기 도전 패턴(26a)의 중심부에서 구리가 열팽창하여 상부로 돌출되는 것이다.
본 실시예에서와 같이, 상기 FEOL 공정을 완료한 다음에 BEOL 공정 전에 실리콘 관통 비아 콘택(28)을 형성하는 경우에는, 상기 도전 패턴(26a)은 1 내지 15㎛의 직경 및 10 내지 100㎛의 깊이를 갖는다. 이는, 상기 도전 패턴(26a)을 형성하고 난 후에 열공정이 수반되는 BEOL 공정을 수행하여야 하므로, 이보다 넓은 직경을 갖는 도전 패턴(26a)을 형성하기가 어려운 것이다.
한편, 상기 도전 패턴(26a)이 15 내지 50㎛의 직경 및 10 내지 100㎛의 깊이를 갖는 경우에는, 상기 도전 패턴(26a)의 직경이 너무 넓어서 상기 도전 패턴(26a) 측벽 가장자리의 접착력이 미치는 범위가 매우 좁다. 그러므로, 상기와 같이 넓은 직경을 갖는 도전 패턴(26a)은 상부면 전면에 걸쳐 위로 돌출하게 된다.
상기 도전성 라인(36)은 상기 실리콘 관통 비아 콘택(28)의 가장자리 부위에 형성된다. 또한, 상기 도전성 라인(36)은 하나의 상기 실리콘 관통 비아 콘택(28)의 상부면에 2개가 평행하게 배치된다. 그런데, 설명한 것과 같이, 본 실시예에 따른 도전 패턴(26a)은 상부면 중심부에서 열팽창에 의해 상부로 돌출된다. 그러므로, 상기 도전성 라인(36)은 상기 도전 패턴(26a)이 평탄면과 접촉하게 되고, 돌출부(27)와는 접촉하지 않게 된다. 또한, 상기 실리콘 관통 비아 콘택(28)의 돌출부(27) 상에는 제1 금속간 절연막(32)이 남아있게 된다.
도 9를 참조하면, 상기 도전성 라인(36) 및 제1 금속간 절연막(32) 상에 제2 금속간 절연막(38) 및 제1 상부 배선(40)을 형성한다. 상기 제1 상부 배선(40)은 상기 도전성 라인(36)들과 접촉한다.
구체적으로, 상기 제2 금속간 절연막(38)에 제2 개구들(도시하지 않음)을 형성하고, 상기 제2 개구들에 베리어 금속 및 금속 물질을 채워넣어 제1 상부 배선(40)을 형성한다. 상기 제1 상부 배선(40)은 구리를 포함한다.
도시하지는 않았지만, 상기 설명한 것과 동일한 방법으로, 층간 절연막 및 배선을 더 형성할 수 있다. 이로써, 도 1에 도시된 반도체 소자를 완성한다.
설명한 것과 같이, 본 발명에 따르면 실리콘 관통 비아 콘택과 상부 도전성 라인간의 접촉 저항이 감소되고, 우수한 동작 특성을 갖는 반도체 소자를 제조할 수 있다.
도 10 및 11은 도 1에 도시된 반도체 소자를 제조하는 제2 방법을 나타내는 단면도들이다.
이하에서 설명하는 제2 방법은 실리콘 관통 비아 콘택의 돌출을 억제하기 위하여 일부 공정이 더 추가된 것을 제외하고는 상기 제1 방법과 동일하다. 그러므로, 동일한 공정에 대한 설명은 생략한다.
먼저, 도 2 내지 도 5를 참조로 설명한 공정을 수행함으로써, 실리콘 관통 비아 콘택(28)을 형성한다. 설명한 것과 같이, 상기 실리콘 관통 비아 콘택 (28)은 구리를 포함할 수 있다. 본 실시예에서는 상기 구리의 열팽창에 의해 상기 실리콘 관통 비아 콘택이 상부면 위로 돌출되는 것을 억제하기 위한 공정들이 포함된다.
도 10을 참조하면, 상기 실리콘 관통 비아 콘택(28)이 형성되어 있는 구조에 대해 열처리 공정을 수행함으로써, 상기 실리콘 관통 비아 콘택(28)의 상부면을 인위적으로 돌출시킨다. 즉, 상기 실리콘 관통 비아 콘택(28)에 열을 가하여 상기 도전 패턴(26a)의 부피를 팽창시켜 팽창된 도전 패턴(26c)을 형성한다. 이에 따라, 팽창된 실리콘 관통 비아 콘택(28c)이 형성된다.
상기 열처리 공정이 100℃이하에서 수행되는 경우에는 상기 실리콘 관통 비아 콘택(28)이 충분하게 열팽창될 수 없다. 또한, 상기 열처리 공정이 600℃이상에서 수행되는 경우에는 상기 실리콘 관통 비아 콘택(28)에 포함된 구리가 열화될 수 있다. 그러므로, 상기 열처리 공정은 100 내지 600℃의 온도에서 수행되는 것이 바람직하다.
도 11을 참조하면, 상기 팽창된 실리콘 관통 비아 콘택(28c)의 상부면이 평탄해지도록 상기 팽창된 실리콘 관통 비아 콘택(28c)을 화학 기계적으로 연마한다. 상기 연마 공정을 통해, 평탄한 상부면을 갖는 실리콘 관통 비아 콘택(28)이 형성된다. 이 때, 상기 실리콘 관통 비아 콘택(28)은 열처리 공정을 통해 충분하게 열팽창되었으므로, 후속에서 열 공정을 수행할 때 돌출되는 정도가 매우 완화될 수 있다.
계속하여, 도 6 내지 도 9를 참조로 설명한 공정을 동일하게 수행함으로써, 도 9에 도시된 반도체 소자를 제조할 수 있다.
도 12는 본 발명의 일 실시예에 따른 적층형 반도체 소자를 나타내는 단면도들이다.
상기 적층형 반도체 소자는 실리콘 관통 비아 콘택이 포함된다.
도 12를 참조하면, 적층형 반도체 소자는 제1 반도체 칩(150), 제2 반도체 칩(152), 솔더(50) 및 접촉 패턴(112)을 포함한다.
상기 제1 반도체 칩(150)에 포함되는 소자는 메모리 소자 또는 로직 소자일 수 있다. 다른 예로, 상기 제1 반도체 칩(150)에 포함되는 소자는 이미지 소자일 수도 있다. 일 예로, 상기 제1 반도체 칩(150)은 제1 기판(10)에 형성되며, 실리콘 관통 비아 콘택(128a)의 저면 및 절연막 패턴(122b)의 저면이 제1 기판(10)의 저면 밖으로 노출되어 있는 것을 제외하고는 도 1a에 도시된 반도체 소자와 동일한 구성을 가질 수 있다. 이에 더하여, 반복 적층된 배선들 중에서 최상부의 제2 배선(44) 및 제3 금속간 절연막(42) 상에는 제1 보호막(46)이 구비될 수 있다. 상기 제1 보호막(46)을 관통하여 상기 최상부 제2 배선(44)에 연결되는 솔더(50)가 형성될 수 있다.
이하에서는, 상기 제1 반도체 칩(150)에 대해 간단히 설명한다. 상기 제1 반도체 칩은 제1 기판(10), 상기 제1 기판(10) 상에 구비되는 제1 회로 패턴들(12), 하부 배선들(16), 제1 층간 절연막(14) 및 절연막 패턴(122b)을 포함한다. 상기 제1 층간 절연막(14)의 상부면으로부터 상기 제1 기판(10)을 관통하는 실리콘 관통 비아 콘택(128a)을 포함한다. 상기 실리콘 관통 비아 콘택(128a) 상부면의 돌출부(27)를 피하여 가장자리 부분과 접촉하는 도전성 라인(36)이 구비된다. 상기 도전성 라인(36)은 상기 실리콘 관통 비아 콘택(128a)의 평탄면과 접촉하며, 제1 금속간 절연막(32)에 둘러싸인다. 상기 도전성 라인(36) 상에는 제1 및 제2 상부 배선들(40, 44) 및 제2 및 제3 금속간 절연막들(38, 42)이 구비된다. 또한, 상기 최상부의 제2 배선(44)을 덮는 제1 보호막(46)이 구비된다.
상기 제1 기판(10)은 단결정 실리콘 기판일 수 있다. 상기 제1 기판(10)은 10 내지 100㎛의 두께를 갖는다. 상기 제1 기판(10)의 저면이 실리콘 관통 비아 콘택(128a)의 저면과 동일한 평면에 위치할 수 있다. 또는, 상기 제1 기판(10) 저면에 비해 상기 실리콘 관통 비아 콘택(128a)의 저면이 돌출되도록 상기 제1 기판(10)이 위치할 수 있다.
이하에서는, 상기 제1 기판(10)을 관통하는 실리콘 관통 비아 콘택(128a)을 설명한다.
상기 제1 기판(10)에는 제1 기판(10) 상부면으로부터 저면까지 연장되어 상기 제1 기판(10)을 관통하는 비아홀(20)이 구비된다. 상기 비아홀(20)의 측벽에는 원통 형상의 절연막 패턴(122b)이 구비된다. 상기 절연막 패턴(122b) 상에는 배리어 막 패턴(124b) 및 시드 패턴(도시안됨)이 구비된다. 상기 시드 패턴 상에 상기 비아홀(20) 내부를 채우는 도전 패턴(126a)이 구비된다. 상기 도전 패턴(126a)은 저저항을 가지면서 콘택은 제1 기판(10)을 이루는 물질과의 열팽창 계수의 2배 이상의 열팽창 계수를 갖는 금속 물질을 포함한다. 일 예로, 상기 도전 패턴(126a)은 구리, 알루미늄, 금, 인듐, 니켈 등을 포함할 수 있다. 본 실시예에서는 반도체 공정에 적합한 구리를 포함한다. 상기 도전 패턴(126a)의 저면은 상기 제1 기판(10) 저면에 노출된 형상을 가질 수 있다. 또한, 상기 도전 패턴(126a)의 저면은 상기 제1 기판(10) 저면과 동일한 평면에 위치하거나 제1 기판(10) 저면보다 돌출될 수 있다.
상기 실리콘 관통 비아 콘택(128a)은 반도체 칩에서 어드레스 또는 칩 인에이블 등과 같은 전기 신호 패드, 핀 파워 시그널 패드, 파워 앰프 모듈등과 연결되어 상, 하부의 반도체 칩들 간의 전기적 신호를 전달할 수 있다.
상기 실리콘 관통 비아 콘택(128a) 상부면의 일부와 접촉하는 도전성 라인(36)이 구비된다. 상기 도전성 라인(36)은 도 1a를 참조로 설명한 것과 동일한 구성을 갖는다.
상기 도전성 라인(36) 상에 제1 및 제2 상부 배선들(40, 44) 및 제2 및 제3 금속간 절연막들(38, 42)이 구비되고, 상기 최상부 제2 배선(44)을 덮는 제1 보호막(46)이 구비된다. 상기 제2 배선(44)은 패드 전극으로 사용될 수 있으며, 앞으로는 제1 패드 전극(44)으로도 호칭한다. 상기 제1 보호막(46)은 절연 물질로 이루어지며, 일 예로, 폴리이미드 물질을 포함할 수 있다. 상기 제1 보호막은 최상부의 제2 배선(44)의 적어도 일부를 노출시킨다.
상기 제1 패드 전극(44)과 접촉하는 솔더(50)가 구비될 수 있다. 도시하지는 않았지만, 상기 솔더(50)는 인쇄 회로 기판과 접촉될 수 있다. 이와는 달리, 와이어 본딩에 의해 상기 제1 패드 전극(44)과 리드 프레임이 전기적으로 연결될 수 있다.
한편, 제2 반도체 칩(152)은 제2 기판(100), 상기 제2 기판(100) 상에 구비되는 제2 회로 패턴들(102), 배선들(104), 제2 층간 절연막들(106), 상기 실리콘 관통 비아 콘택(128a)을 통해 신호가 인가되는 제2 패드 전극(108)을 포함한다.
상기 제2 반도체 칩(152)에 포함된 반도체 소자는 상기 제1 반도체 칩(150)에 포함된 것과 동일한 반도체 소자일 수도 있고, 서로 다른 반도체 소자일 수도 있다.
도시된 것과 같이, 상기 최상부에 형성된 제2 층간 절연막(106)에는 배선들(104)과 연결되는 제2 패드 전극(108)이 구비된다. 상기 제2 패드 전극(108)은 상기 제1 기판(10)의 실리콘 관통 비아 콘택(128a)의 저면과 접합되어 전기적으로 연결되어 있다.
상기 제2 기판에서, 최상부의 제2 층간 절연막(106) 및 제2 패드 전극(108) 상에는 제2 보호막(110)이 구비된다. 상기 제2 보호막(109)은 폴리이미드 물질로 이루어질 수 있다. 이 때, 상기 제2 패드 전극(108)에서 상기 실리콘 관통 비아 콘택(128)의 저면과 접촉되는 부위에는 상기 제2 보호막(110)이 구비되지 않는다.
상기 제1 반도체 칩(150)에 포함된 실리콘 관통 비아 콘택(128a)과 상기 제2 반도체 칩(152)에 포함된 제2 패드 전극(108) 사이에는 도전성을 갖는 접촉 패턴(112)이 개재되고, 상기 접촉 패턴(112)에 의해 상기 실리콘 관통 비아 콘택(128a) 및 제2 패드 전극(108)이 접착되어 있다. 상기 접촉 패턴(112)으로 사용될 수 있는 물질의 예로는 은(Ag) 솔더 페이스트를 들 수 있다.
즉, 본 실시예에 따른 반도체 소자는 제1 및 제2 반도체 칩이 적층된 구조를 가지며, 실리콘 관통 비아 콘택을 통해 상기 제1 및 제2 반도체 칩이 전기적으로 연결된다. 또한, 본 실시예에 따른 적층형 소자는 실리콘 관통 비아 콘택과 상부의 도전성 라인간의 접착 특성이 우수하므로, 신호 전달 속도가 빠르다, 그러므로, 반도체 소자의 전기적 특성이 양호하고 높은 신뢰성을 갖는다.
도시하지는 않았지만, 제1 반도체 칩과 동일한 구조의 실리콘 관통 비아 콘택을 포함하는 3개 이상의 반도체 칩들이 수직으로 적층될 수 있다. 이 때, 각 반도체 칩 내에 포함되어 있는 실리콘 관통 비아 콘택의 저면은 다른 칩의 최상부 패드 전극과 전기적으로 접촉되는 형상을 가질 수 있다.
도 13 내지 도 17은 도 12에 도시된 적층형 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 13을 참조하면, 예비 제1 기판(10) 상에 제1 회로 패턴들(12), 제1 층간 절연막(14)을 형성한다. 상기 제1 층간 절연막(14)을 관통하고, 상기 예비 제1 기판(10) 내부로 연장되는 비아홀(20)을 형성하고, 상기 비아홀 내에 예비 절연막 패턴(122a) 및 예비 실리콘 관통 비아 콘택(128)을 형성한다. 상기 설명한 구조물들은 도 2 내지 도 5를 참조로 설명한 것과 동일한 공정으로 형성될 수 있다.
도 14를 참조하면, 상기 예비 실리콘 관통 비아 콘택(128) 및 제1 층간 절연막(14) 상에 버퍼막(30)을 형성한다. 상기 버퍼막(30) 상에 제1 금속간 절연막(32)을 형성하고, 상기 제1 금속간 절연막(32)을 관통하여 상기 예비 실리콘 관통 비아 콘택(128)의 상부면 일부와 접촉하는 도전성 라인(36)을 형성한다. 상기 도전성 라인(36)은 상기 예비 실리콘 관통 비아 콘택(128)의 돌출부(27)와는 접촉하지 않도록 형성된다. 상기 도전성 라인(36) 상에 금속간 절연막들(38, 42) 및 상부 배선들(40, 44)을 형성한다. 상기에서 설명한 구조물들은 도 6 내지 도 9를 참조로 설명한 것과 동일한 공정으로 형성될 수 있다.
도 15를 참조하면, 상기 상부 배선들(40, 44)을 덮는 제1 보호막(46)을 형성한다. 상기 제1 보호막(46)은 폴리이미드 물질을 포함할 수 있다. 상기 제1 보호막(46)의 일부분을 제거하여 최상부의 제2 상부 배선(44)을 노출시키는 제3 개구(48)를 형성한다.
상기 예비 제1 기판(10), 예비 절연막 패턴(122a) 및 예비 배리어 막 패턴(124a)의 저면을 그라인딩을 통해 제거하여, 상기 예비 실리콘 관통 비아 콘택(128)의 도전 패턴(126a)의 저면을 노출시킨다. 상기 공정을 통해, 예비 제1 기판(10)보다 얇은 제1 기판(10a) 및 실리콘 관통 비아 콘택(128a)을 형성한다.
구체적으로, 상기 예비 실리콘 관통 비아 콘택(128)의 저면과 상기 예비 제1 기판(10)의 저면 사이의 거리가 수㎛ 정도로 가까워지도록 상기 예비 제1 기판(10)을 그라인딩한다. 계속하여, 상기 예비 실리콘 관통 비아 콘택(128) 저면 아래의 예비 절연막 패턴(122a)이 노출되도록 예비 제1 기판(10)을 식각한다. 다음에, 상기 저면에 노출된 예비 절연막 패턴(122a), 예비 배리어 막 패턴(124a) 및 예비 제1 기판(10)을 함께 식각하여, 상기 도전 패턴(126a)의 저면이 노출되는 제1 기판(10a)을 형성한다. 이 때, 상기 도전 패턴(126a)의 저면은 상기 제1 기판(10a) 저면과 동일한 평면에 위치할 수도 있고, 상기 제1 기판(10a) 저면보다 돌출될 수도 있다.
상기 연마 및 식각 공정에 의해 예비 절연막 패턴(122a)의 저면이 제거되어 절연막 패턴(122b)을 형성하여 상기 비아홀(20)의 내측벽을 둘러싸는 형상을 가질 수 있으며, 예비 배리어 막 패턴(124a)의 저면이 제거되어 절연막 패턴(122b)의 내측벽을 둘러싸는 배리어막 패턴(124b)이 형성될 수 있다.
도 16을 참조하면, 상기 제1 보호막(46)에 형성된 개구(48) 내에 솔더(50)를 형성한다. 이로써, 제1 기판(10)에 실리콘 관통 비아 콘택(128a)을 포함하는 제1 반도체 칩(150)이 완성된다.
도 17을 참조하면, 제2 기판(100) 상에 상기 제1 반도체 칩(150)과 접합되기 위한 제2 반도체 칩(152)을 형성한다. 구체적으로, 상기 제2 기판(100) 상에 제2 회로 패턴들(102), 배선들(104) 및 제2 층간 절연막들(106)을 형성한다.
상기 제2 층간 절연막(106)의 최상부에 상기 배선들(104)과 전기적으로 연결되는 제2 패드 전극(108)을 형성한다. 상기 제2 패드 전극(108)은 상기 제1 기판(10)에 형성된 실리콘 관통 비아 콘택(128a)과 각각 대향하도록 배치된다.
상기 제2 패드 전극(108) 및 최상부의 제2 층간 절연막(106)을 덮는 제2 보호막(110)을 형성한다. 다음에, 상기 제2 패드 전극(108)에서 신호가 인가되는 부위의 상부면에 위치하는 제2 보호막(110)을 제거하여 제4 개구(도시되지 않음)를 형성한다. 상기 제4 개구 저면에 노출된 제2 패드 전극(108)과 전기적으로 연결되는 접촉 패턴(112)을 형성한다.
다시, 도 12를 참조하면, 상기 접촉 패턴(112)과 상기 제1 기판(10)에 형성되어 있는 실리콘 관통 비아 콘택(128a)의 저면부를 서로 접촉시키고 압착한다. 이로써, 도 12에 도시된 것과 같이, 제1 반도체 칩(150) 및 제2 반도체 칩(152)이 적층된 적층형 반도체 소자가 완성된다.
실시예 2
도 18a 및 도 18b는 각각 본 발명의 일 실시예에 따른 반도체 소자들을 나타내는 평면도들이다.
이하에서 설명하는 반도체 소자들은 실리콘 관통 비아 콘택(28)과 접촉하는 도전성 라인의 형상을 제외하고는 도 1a 및 도 1b에 도시된 반도체 소자와 동일하다.
도 18a 및 도 18b를 참조하면, 도전성 라인(60a, 60b)은 상기 실리콘 관통 비아 콘택(28)의 돌출부(27)를 노출하는 홀(62a, 62b)을 포함하는 형상을 갖는다.
상기 도전성 라인(60a, 60b)의 폭은 상기 실리콘 관통 비아 콘택(28)의 직경과 동일하거나 또는 실리콘 관통 비아 콘택(28)의 직경보다 더 큰 것이 바람직하다. 또한, 상기 도전성 라인(60a, 60b)은 상기 홀(62a, 62b)에 의해 상기 실리콘 관통 비아 콘택(28)의 돌출부(27)와는 접촉되지 않는다. 그러나, 상기 실리콘 관통 비아 콘택(28)의 돌출부(27) 이외의 나머지 부위는 상기 도전성 라인(60a, 60b)과 접촉된다.
도 18a 및 도 18b에 도시된 것과 같이, 상기 도전성 라인(60a, 60b)에 포함되어 있는 홀(62a, 62b)의 크기는 변동될 수 있다.
즉, 도 18a에 도시된 것과 같이, 상기 홀(62a)은 상기 실리콘 관통 비아 콘택(28)의 돌출부(27)에 위치할 수 있으며, 상기 실리콘 관통 비아 콘택(28)보다 작은 직경을 가지면서 상기 실리콘 관통 비아 콘택(28) 내에 위치할 수 있다. 또는, 도 16b에 도시된 것과 같이, 상기 홀(62b)은 상기 실리콘 관통 비아 콘택(28)의 돌출부(27)에 위치하면서 상기 도전성 라인(60a, 60b)의 연장방향으로 다소 연장된 형상을 가질 수 있다. 즉, 상기 홀(62b)은 상기 실리콘 관통 비아 콘택(28) 상부면을 벗어난 위치까지 연장될 수 있다.
상기 도전성 라인(60a, 60b)과 상기 실리콘 관통 비아 콘택(28)의 상부면이 접촉하는 부위의 면적은 상기 실리콘 관통 비아 콘택(28) 상부면 면적의 5 내지 50％인 것이 바람직하다.
도 18a 및 도 18b에 도시된 반도체 소자는 도 2 내지 도 7을 참조로 설명한 것과 동일한 공정을 수행한다. 다만, 상기 도전성 라인(60a, 60b)의 형상이 도 1의 반도체 소자와 다르기 때문에, 도 7을 참조로 설명한 공정에서 제1 개구(34)가 형성되는 위치가 다르다. 즉, 도 7의 공정을 수행할 때, 상기 제1 개구(34) 내부의 상기 실리콘 관통 비아 콘택(28)의 돌출부(27) 상에 제1 금속간 절연막(32)이 남아있도록 상기 제1 개구(34)를 형성한다. 다음에, 상기 도 8 및 도 9를 참조로 설명한 것과 동일한 공정을 수행한다. 이로써, 도 18a 및 도 18b의 반도체 소자를 제조한다.
실시예 3
도 19는 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
이하에서 설명하는 반도체 소자는 실리콘 관통 비아 콘택(28)과 접촉하는 도전성 라인의 형상을 제외하고는 도 1a 및 도 1b에 도시된 반도체 소자와 동일하다.
도 19를 참조하면, 동일한 방향으로 연장되는 도전성 라인(64)은 제1 및 제2 실리콘 관통 비아 콘택(28a, 28b)의 상부면 중심부에서 절단되어 있는 형상을 갖는다. 즉, 하나의 도전성 라인(64)은 제1 실리콘 관통 비아 콘택(28a)의 일 측 가장자리 부위로부터 이웃하는 제2 실리콘 관통 비아 콘택(28b)의 일 측 가장자리 부위까지 연장된다. 또한, 상기 제2 실리콘 관통 비아 콘택(28b)의 타 측 가장자리 부위에는 또 하나의 도전성 라인(64)이 연결되며, 상기 도전성 라인(64)은 이웃하는 제3 실리콘 관통 비아 콘택의 일 측 가장자리 부위까지 연장된다. 즉, 상기 도전성 라인(64)은 상기 실리콘 관통 비아 콘택(28a, 28b)의 상부 중심부에서 끊어진 형상을 가진다. 따라서, 동일한 방향으로 나란하게 배치된 각 도전성 라인들(64)은 상기 실리콘 관통 비아 콘택들(28a, 28b)을 통해 전기적으로 연결된다.
상기 도전성 라인(64)과 상기 실리콘 관통 비아 콘택(28a, 28b)의 상부면이 접촉하는 부위의 면적은 상기 실리콘 관통 비아 콘택(28) 상부면 면적의 5 내지 50％인 것이 바람직하다.
도 19에 도시된 반도체 소자는 도 2 내지 도 9를 참조로 설명한 것과 동일한 공정을 통해 형성될 수 있다. 다만, 상기 도전성 라인의 형상이 도 1의 반도체 소자와 다르기 때문에, 도 7을 참조로 설명한 공정에서 제1 개구(34)가 형성되는 위치가 다르다. 즉, 도 7을 참조로 설명한 공정을 수행할 때, 제1 실리콘 관통 비아 콘택(28a)의 일 측 가장자리 부위로부터 이웃하는 제2 실리콘 관통 비아 콘택(28b)의 일 측 가장자리 부위까지 연장되는 제1 개구(34)를 형성한다.
실시예 4
도 20은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 20에 도시된 반도체 소자는 도전성 라인이 추가적으로 더 구비된는 것을 제외하고는 실시예 1의 반도체 소자와 동일한 구조를 갖는다.
도 20을 참조하면, 서로 평행한 2개의 제1 도전성 라인(36)이 구비된다. 상기 제1 도전성 라인(36)은 상기 실리콘 관통 비아 콘택(28)의 가장자리 부위와 접촉하면서 연장된다. 상기 제1 도전성 라인(36)은 실시예 1의 도전성 라인과 유사한 구조를 갖는다.
또한, 상기 실리콘 관통 비아 콘택(28)의 상부면 중심부에서 절단되어 있는 형상의 제2 도전성 라인(37)이 구비된다. 도시되지는 않았지만, 상기 제2 도전성 라인(37)은 실리콘 관통 비아 콘택의 일 측 가장자리 부위로부터 이웃하는 다른 실리콘 관통 비아 콘택의 일 측 가장자리 부위까지 연장된다. 즉, 상기 제2 도전성 라인(37)은 실시예 3의 도전성 라인과 유사한 구조를 갖는다.
도 20에 도시된 반도체 소자는 도 2 내지 도 9를 참조로 설명한 것과 동일한 공정을 통해 형성될 수 있다. 다만, 상기 도전성 라인의 형상이 도 1의 반도체 소자와 다르기 때문에, 도 7을 참조로 설명한 공정에서 제1 개구(34)가 형성되는 위치가 다르다.
실시예 5
도 21은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
이하에서 설명하는 반도체 소자는 실리콘 관통 비아 콘택(28) 위로 배치되는 배선들의 형상을 제외하고는 도 1a 및 도 1b에 도시된 반도체 소자와 동일하다.
도 21을 참조하면, 실리콘 관통 비아 콘택(28)의 상부면 중심부를 피해서 상기 실리콘 관통 비아 콘택(28)의 가장자리와 접촉하는 도전성 라인(36)이 구비된다. 본 실시예에서는, 상기 도전성 라인(36)이 도 1에 도시된 것과 동일한 것으로 설명한다. 그러나, 상기 도전성 라인(36)은 상기 설명한 각 실시예들 중 어느 하나의 형상을 가질 수 있다.
상기 도전성 라인들(36) 사이에는 제1 금속간 절연막(32)이 구비된다. 또한, 상기 제1 금속간 절연막(32) 상에 제2 금속간 절연막(38)이 구비된다. 상기 제2 금속간 절연막(38)을 관통하여 상기 도전성 라인(36)과 연결되는 제1 상부 배선들(40)이 구비된다. 이 때, 상기 제1 상부 배선(40)에 포함된 상부 콘택 및 상부 도전 라인들(40a, 40b)은 상기 실리콘 관통 비아 콘택(28)의 돌출부(27) 상부를 피해서 배치될 수 있다.
상기 실리콘 관통 비아 콘택(28)의 상부면 중심부가 돌출된 형상을 갖고 있기 때문에, 상기 돌출부(27) 상에 위치하는 제2 금속간 절연막(38) 및 상기 제1 상부 배선들(40)이 평탄하지 않을 수 있다. 이와 같이, 상기 제1 상부 배선들(40)이 평탄하지 않으면, 동작 불량이나 신뢰성 불량이 발생될 수 있다. 그러므로, 상기 실리콘 관통 비아 콘택(28) 위로 배치되는 제1 상부 배선들(40)은 상기 실리콘 관통 비아 콘택(28)의 돌출부(27) 상부를 피해서 배치되는 것이다. 따라서, 상기 제1 상부 배선(40)은 상기 실리콘 관통 비아 콘택(28)의 돌출부(27) 상부와 서로 겹쳐지지 않는다. 따라서, 도시된 것과 같이, 상기 제1 상부 배선(40)에서 상기 실리콘 관통 비아 콘택(28)의 돌출부(27) 상부에는 제2 금속간 절연막(38)이 덮혀있게 된다.
도 21에 도시된 반도체 소자는 도 2 내지 도 9를 참조로 설명한 것과 동일한 공정을 통해 형성될 수 있다. 다만, 상기 제1 상부 배선(40)의 형상이 도 1의 반도체 소자와 다르기 때문에, 도 9를 참조로 설명한 공정에서 제2 개구가 형성되는 위치가 다르다.
실시예 6
도 22는 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다. 도 23은 도 22에 도시된 반도체 소자의 평면도이다.
도 22 및 23을 참조하면, 제1 기판(10) 상에 제1 회로 패턴(12)들이 구비된다. 상기 제1 회로 패턴(12)들은 트랜지스터, 다이오드 등을 포함할 수 있다. 상기 제1 기판(10) 상에는 상기 제1 회로 패턴(12)들을 덮는 제1 층간 절연막(14)이 구비된다. 상기 제1 층간 절연막(14) 및 제1 기판(10)에는, 상기 제1 층간 절연막(14)을 관통하여 제1 기판(10) 내부까지 연장되는 비아홀(68)이 생성되어 있다. 상기 비아홀(68)은 일 방향으로 길게 연장된 타원 형상을 가질 수 있다.
상기 비아홀(68)의 측벽 및 저면에는 절연막 패턴(70a)이 구비된다. 상기 절연막 패턴(70a)상에는 배리어 막 패턴(72a)이 구비된다. 상기 배리어 막 패턴(72a)은 Ta, TaN, Ti, TiN, Ru, Co, Ni, NiB, WN 등의 물질로 형성할 수 있다. 이들은 단독으로 사용되거나 또는 2 이상을 적층하여 사용할 수 있다.
상기 배리어 막 패턴(72a) 상에는 상기 비아홀(68)의 측벽 및 저면을 따라 도전 패턴(74a)이 구비된다. 상기 도전 패턴(74a)은 저저항을 갖고, 제1 기판(10)을 이루는 실리콘의 열팽창 계수의 2배 이상의 열팽창 계수를 갖는 금속으로 이루어질 수 있다. 상기 도전 패턴(74a)은 구리(Cu), 알루미늄, 금, 인듐, 니켈 등으로 이루어질 수 있다. 본 실시예에서는 상기 도전 패턴(74a)는 반도체 제조 공정에 가장 적합하고 낮은 저항을 갖는 구리를 포함할 수 있다. 상기 도전 패턴(74a)은 컵 형상을 갖는다. 상기 도전 패턴(74a)은 실질적으로 전기적 신호 전달을 하는 콘택의 역할을 한다.
상기 도전 패턴(74a) 상에는 상기 비아홀(68) 내부를 채우는 매립 패턴(78a)이 구비된다. 상기 매립 패턴(78a)은 절연물질 또는 도전 물질로 이루어질 수 있다. 일 예로, 상기 매립 패턴(78a)은 스핀온 글래스(SOG) 계열의 산화물, 플로우어블 실리콘(Flowable Si), 티타늄, 알루미늄, 다공성 물질(porous material) 등을 들 수 있다.
상기 실리콘 관통 비아 콘택(76)에서 실질적으로 도전체의 역할을 하는 도전 패턴(74a)은 고리(annular) 형상을 갖는다. 상기 도전 패턴(74a)은 중심 부위에 고리 형상으로 돌출된 돌출부(75)를 갖는다. 상대적으로 도전 패턴(74a)의 가장자리 부위는 돌출되지 않고 평탄한 형상을 갖는다.
상기 실리콘 관통 비아 콘택(76) 및 제1 층간 절연막(14) 상부면을 덮는 버퍼막(30)이 구비된다. 상기 버퍼막(30) 및 제1 금속간 절연막(32)을 관통하면서 상기 실리콘 관통 비아 콘택(76)의 상부면의 일부와 접촉하는 도전성 라인들(80a)이 구비된다.
상기 도전성 라인(80a)은 상기 도전 패턴(74a)의 돌출부(75)는 접촉하지 않으면서 상기 도전 패턴(74a)의 가장자리 부위의 일부만 접촉한다.
도시된 것과 같이, 하나의 실리콘 관통 비아 콘택(76)의 도전 패턴(74a)의 가장자리 부위와 접하도록 연장되는 2개의 도전성 라인(80a)을 포함한다. 상기 2개의 도전성 라인(80a)은 서로 평행하게 배치된다. 본 실시예에서는 2개의 도전성 라인(80a)을 도시하였으나, 2개보다 많은 도전성 라인이 구비될 수도 있다.
상기 도전성 라인(80a)과 상기 실리콘 관통 비아 콘택(76)의 상부면이 접촉하는 부위의 면적이 상기 실리콘 관통 비아 콘택(76) 상부면 면적의 5 내지 50％인 것이 바람직하다.
상기 도전성 라인(80a)들 중 일부는 상기 제1 층간 절연막(14)에 의해 노출되는 하부 배선들(16)과 접촉한다.
상기 도전성 라인(80a)은 베리어 금속 및 금속을 포함할 수 있다. 상기 금속은 저저항을 갖는 금속일 수 있다. 상기 금속은 반도체 제조 공정에 적합하면서 저저항을 갖는 구리를 포함할 수 있다.
상기 제1 금속간 절연막(32) 상에 제2 금속간 절연막(38)이 구비될 수 있다. 상기 제2 금속간 절연막(38)을 관통하여 상기 도전성 라인(80a)과 연결되는 제1 상부 배선들(40)이 구비될 수 있다.
도시하지는 않았지만, 상기 제1 상부 배선들(40) 및 제2 금속간 절연막(38) 상에 층간 절연막들 및 배선들이 더 적층될 수 있다.
도 24 및 도 25는 도 22에 도시된 반도체 소자를 제조하는 방법을 나타내는 단면도들이다.
먼저, 도 2 및 도 3을 참조로 설명한 것과 동일한 공정을 수행하여, 제1 층간 절연막(14)에 비아홀(68) 및 절연막(70)을 형성한다. 이 때, 상기 비아홀(68)의 상부면은 원 또는 타원 형상을 가질 수 있다.
도 24를 참조하면, 상기 절연막(70) 상에 배리어 막(72)을 형성한다. 상기 배리어 막(72) 상에 상기 비아홀(68)의 측벽 및 저면 프로파일을 따라 도전막(74)을 형성한다. 상기 도전막(74)은 저저항을 갖고, 제1 기판(10)을 이루는 실리콘의 열팽창 계수의 2배 이상의 열팽창 계수를 갖는 금속으로 이루어질 수 있다. 상기 도전막(74)은 구리(Cu), 알루미늄, 금, 인듐, 니켈 등으로 이루어질 수 있다. 본 실시예에서는 상기 도전막(74)은 반도체 제조 공정에 가장 적합하고 낮은 저항을 갖는 구리를 포함할 수 있다.
상기 도전막(74) 상에 상기 비아홀(68) 내부를 채우는 매립용 막(78)을 형성한다. 상기 매립용 막(78)은 스핀온 글래스(SOG) 계열의 산화물, 플로우어블 실리콘(Flowable Si), 티타늄, 알루미늄, 다공성 물질(porous material) 등을 들 수 있다. 상기 매립용 막(78)은 상온에서 16.7×10-6/℃ 이하의 낮은 열팽창계수를 갖거나 열에 의해 부피가 감소되는 물질로 이루어지는 것이 바람직하다. 상기와 같이, 비아홀(68) 내부에 매립용 막(78)을 형성함으로써, 상기 도전막(74)의 열팽창에 의한 문제를 감소시킬 수 있다.
도 25를 참조하면, 상기 제1 층간 절연막(14)의 상부면이 노출되도록 상기 매립용 막(78), 도전막(74), 배리어 막, 절연막 및 식각 저지막을 연마한다. 이로써, 상기 비아홀(68) 내에 실리콘 관통 비아 콘택(76)을 형성한다.
계속하여, 도 6 내지 도 9를 참조로 설명한 공정을 수행한다. 상기 도 7을 참조로 설명한 공정에서 하나의 실리콘 관통 비아 콘택(76)의 도전 패턴(74)의 가장자리 부위를 노출하도록 연장되는 2개의 제1 개구(34)를 형성한다. 또한, 상기 제1 개구(34) 내에 도전 물질을 채워넣음으로써 도전성 라인(80a)을 형성한다.
이로써, 도 22에 도시된 반도체 소자를 제조할 수 있다.
실시예 7
도 26은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
이하에서 설명하는 반도체 소자는 실리콘 관통 비아 콘택(76)과 접촉하는 도전성 라인의 형상을 제외하고는 도 19에 도시된 반도체 소자와 동일하다.
도 26을 참조하면, 동일한 방향으로 연장되는 도전성 라인(81)은 제1 절연막 패턴(72a) 및 제1 도전 패턴(74a)을 갖는 제1 실리콘 관통 비아 콘택(76a)의 가장자리부로부터 이웃하는 제2 실리콘 관통 비아 콘택(76b)의 가장자리부까지 연장된다. 제2 실리콘 관통 비아 콘택(76b)은 제2 절연막 패턴(72b) 및 제2 도전 패턴(74b)을 갖는다. 제1 및 제2 매립 패턴들(78a, 78b)이 제1 및 제2 도전 패턴들(76a, 76b)에 의해 형성된 공간을 각각 채운다. 또한, 상기 제2 실리콘 관통 비아 콘택(76b)의 타 측 가장자리 부위에는 또 하나의 도전성 라인(81)이 연결되며, 상기 도전성 라인(81)은 이웃하는 제3 실리콘 관통 비아 콘택(도시하지 않음)의 일 측 가장자리 부위까지 연장된다. 즉, 상기 도전성 라인(81)은 상기 실리콘 관통 비아 콘택(76a, 76b)의 상부면 중심부에서 서로 연결되어 있지 않고, 끊어진 형상을 갖는다. 따라서, 동일한 방향으로 나란하게 배치된 각 도전성 라인들(81)은 상기 실리콘 관통 비아 콘택들(76a, 76b)을 통해 서로 전기적으로 연결된다.
도 26에 도시된 반도체 소자는 도 24 및 도 25를 참조로 설명한 것과 동일한 공정을 통해 형성될 수 있다. 다만, 상기 도전성 라인의 형상이 도 22 및 23의 반도체 소자와 다르기 때문에, 도전성 라인을 형성하기 위한 제1 개구(34)의 형성 위치가 다르다. 즉, 제1 실리콘 관통 비아 콘택(76a)의 일 측 가장자리 부위로부터 이웃하는 제2 실리콘 관통 비아 콘택(76b)의 일 측 가장자리 부위까지 연장되는 제1 개구(34)를 형성한다.
실시예 8
도 27은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다. 도27에서는 설명의 편의를 위해, 실리콘 관통 비아 콘택 및 도전성 라인만을 도시하였으며, 나머지 부재들은 도 22에 도시된 것과 유사하다.
도 27을 참조하면, 고리 형상의 도전 패턴을 포함하는 실리콘 관통 비아 콘택(90a, 90b, 90c)이 구비된다. 상기 각각의 실리콘 관통 비아 콘택(90a, 90b, 90c)은 도 22에 도시된 실리콘 관통 비아 콘택(76a)과 동일한 형상을 갖는다.
본 실시예에서, 서로 이웃하는 복수의 실리콘 관통 비아 콘택(90a, 90b, 90c)은 실질적으로 하나의 실리콘 관통 비아 콘택 구조물(92)의 기능을 할 수 있다. 즉, 직경이 매우 넓은 하나의 실리콘 관통 비아 콘택이 요구되는 소자의 경우, 직경이 매우 넓은 하나의 실리콘 관통 비아 콘택을 형성하는 것이 용이하지 않다. 그러므로, 좁은 직경을 갖는 복수의 실리콘 관통 비아 콘택(90a, 90b, 90c)이 실질적으로는 하나의 실리콘 관통 비아 콘택 구조물(92)의 기능을 하도록 제공된다.
상기 각 실리콘 관통 비아 콘택(90a, 90b, 90c)에서 실질적으로 도전체의 역할을 하는 도전 패턴은 고리(annular) 형상을 갖는다. 상기 도전 패턴은 중심 부위가 고리 형상으로 돌출된 돌출부(95)를 갖는다. 상대적으로 상기 도전 패턴의 가장자리 부위는 돌출되지 않고 평탄한 형상을 갖는다. 상기 비아홀 내부에서, 상기 고리 형상의 도전 패턴 내에는 매립 패턴(94)이 구비된다.
도전성 라인(96)은 실리콘 관통 비아 콘택 구조물(92)의 돌출부(95) 상에는 형성되지 않는다. 때문에, 상기 도전성 라인(96)의 절단부에서는 실리콘 관통 비아 콘택 구조물들(92)을 통해 신호가 전달된다.
즉, 상기 도전성 라인(96)은 실질적으로 하나의 실리콘 관통 비아 콘택 구조물(92)의 돌출되지 않은 제1 가장자리로부터 이웃하는 다른 하나의 실리콘 관통 비아 콘택 구조물(92)의 돌출되지 않는 제2 가장자리까지 연장되는 형상을 갖는다.
도시된 것과 같이, 상기 하나의 실리콘 관통 비아 콘택 구조물(92) 상에는 도전성 라인의 연장 방향과 수직한 방향으로 나란하게 복수의 도전성 라인(96)이 배치될 수 있다. 또한, 상기 복수의 도전성 라인들(96)은 서로 평행하게 배치될 수 있다. 그러나, 이와는 다른 예로, 상기 하나의 실리콘 관통 비아 콘택 구조물(92) 상에는 상기 도전성 라인(96)의 연장 방향과 수직한 방향으로는 하나의 도전성 라인(96)만이 배치될 수 있다. 즉, 하나의 도전성 라인(96)은 상기 실리콘 관통 비아 콘택 구조물(92)을 이루는 복수의 도전 패턴 가장자리들과 접촉할 수 있다.
상기 도전성 라인(96)과 상기 실리콘 관통 비아 콘택(90a, 90b, 90c)의 상부면이 접촉하는 부위의 면적이 상기 실리콘 관통 비아 콘택(90a, 90b, 90c) 상부면 면적의 5 내지 50％인 것이 바람직하다.
상기 도전성 라인들(96) 상에 도 22와 동일한 구조의 층간 절연막들 및 배선들이 구비될 수 있다.
실시예 9
도 28은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
이하에서 설명하는 반도체 소자는 실리콘 관통 비아 콘택의 형상을 제외하고는 도 27에 도시된 반도체 소자와 동일하다.
도 28을 참조하면, 각 실리콘 관통 비아 콘택(91a, 91b, 91c)은 도 1에 도시된 실리콘 관통 비아 콘택(28)과 동일한 형상을 가지며, 중앙부에 돌출부(97)를 갖는다. 본 실시예에서, 서로 이웃하는 복수의 실리콘 관통 비아 콘택(91a, 91b, 91c)은 실질적으로 하나의 실리콘 관통 비아 콘택 구조물(93)의 기능을 할 수 있다.
도시된 것과 같이, 상기 하나의 실리콘 관통 비아 콘택 구조물(93) 상에는 도전성 라인의 연장 방향과 수직한 방향으로 나란하게 복수의 도전성 라인(96)이 배치될 수 있다. 또한, 상기 복수의 도전성 라인들(96)은 서로 평행하게 배치될 수 있다. 그러나, 이와는 다른 예로, 상기 하나의 실리콘 관통 비아 콘택 구조물(93) 상에는 상기 도전성 라인(96)의 연장 방향과 수직한 방향으로는 하나의 도전성 라인(96)만이 배치될 수 있다. 즉, 하나의 도전성 라인(96)은 상기 실리콘 관통 비아 콘택 구조물(92)을 이루는 복수의 도전 패턴 가장자리들과 접촉할 수 있다.
이하에서는, 본 발명에 따른 다른 실시예들을 나타낸다.
도 29는 본 발명의 다른 실시예를 도시한 것이다.
도시된 것과 같이, 본 실시예는 메모리 콘트롤러(520)와 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 상기 본 발명의 각 실시예들에 따른 구조의 적층형 메모리 소자를 포함한다. 상기 메모리 콘트롤러(520)는 상기 메모리의 동작을 콘트롤하기 위한 입력 신호를 제공한다.
도 30은 또 다른 실시예를 도시한 것이다.
본 실시예는 호스트 시스템(700)에 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조의 적층형 메모리 소자를 포함한다.
상기 호스트 시스템(700)은 퍼스널 컴퓨터, 카메라, 모바일 기기, 게임기, 통신기기 등과 같은 전자제품을 포함한다. 상기 호스트 시스템(700)은 메모리(510)를 조절하고 작동시키기 위한 입력 신호를 인가하고, 상기 메모리(510)는 데이터 저장 매체로 사용된다.
도 31은 또 다른 실시예를 도시한 것이다. 본 실시예는 휴대용 장치(600)를 나타낸다. 휴대용 장치(600)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이어의 복합기 등일 수 있다. 도시된 것과 같이, 휴대용 장치(600)는 메모리(510) 및 메모리 콘트롤러(520)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 적층형 메모리 소자를 포함한다. 상기 휴대용 장치(600)는 또한 인코더/디코더(610), 표시 부재(620) 및 인터페이스(670)를 포함할 수 있다. 데이터(오디오, 비디오 등)는 인코더/디코더(610)에 의해 상기 메모리 콘트롤러(520)를 경유하여 상기 메모리(510)로부터 입 출력된다.
상기 설명한 것과 같이, 본 발명에 의하면 실리콘 관통 비아 콘택을 포함하는 반도체 소자를 제조할 수 있다. 상기 반도체 소자는 실리콘 관통 비아 콘택을 통한 신호 전달 특성이 양호하고, 용이하게 수직 적층이 가능하다. 그러므로, 고용량이 요구되는 다양한 메모리 소자로써 이용할 수 있으며, 특히, 고성능 및 고신뢰성을 갖는 메모리 소자로 이용될 수 있다.
10 : 제1 기판 12 : 제1 회로 패턴
14 : 제1 층간 절연막 16 : 하부 배선
18 : 식각 저지막 20 : 비아홀
22 : 절연막 22a : 절연막 패턴
24 : 배리어 막
24a : 배리어 막 패턴 26: 도전막
26a: 도전 패턴 27 : 돌출부
28 : 실리콘 관통 비아 콘택 30 : 버퍼막
32 : 제1 금속간 절연막 36 : 도전성 라인
38 : 제2 금속간 절연막 40 : 제1 상부 배선
150 : 제1 반도체 칩 152 : 제2 반도체 칩
112 : 접촉 패턴 42: 제3 금속간 절연막
44 : 제2 상부 배선
46 : 제1 보호막 50 : 솔더
150 : 제1 반도체 칩 152 : 제2 반도체 칩
100 : 제2 기판 102 : 제2 회로 패턴
104 : 배선 106 : 제2 층간 절연막들
108 : 제2 패드 전극 110 : 제2 보호막
14 : 제1 층간 절연막 16 : 하부 배선
18 : 식각 저지막 20 : 비아홀
22 : 절연막 22a : 절연막 패턴
24 : 배리어 막
24a : 배리어 막 패턴 26: 도전막
26a: 도전 패턴 27 : 돌출부
28 : 실리콘 관통 비아 콘택 30 : 버퍼막
32 : 제1 금속간 절연막 36 : 도전성 라인
38 : 제2 금속간 절연막 40 : 제1 상부 배선
150 : 제1 반도체 칩 152 : 제2 반도체 칩
112 : 접촉 패턴 42: 제3 금속간 절연막
44 : 제2 상부 배선
46 : 제1 보호막 50 : 솔더
150 : 제1 반도체 칩 152 : 제2 반도체 칩
100 : 제2 기판 102 : 제2 회로 패턴
104 : 배선 106 : 제2 층간 절연막들
108 : 제2 패드 전극 110 : 제2 보호막
Claims (31)
- 기판 상에 형성된 회로 패턴들;
상기 회로 패턴들을 덮고, 상면으로부터 상기 기판 내부까지 관통하는 비아홀을 포함하는 층간 절연막;
상기 비아홀 내부에 구비되며, 상면이 가운데에 형성된 돌출부 및 가장자리에 형성되어 상기 돌출부를 둘러싸는 편평부를 포함하는 실리콘 관통 비아 콘택; 및
상기 층간 절연막 상에 형성되고, 상기 실리콘 관통 비아 콘택 상면의 상기 편평부의 적어도 일부와 접촉하며 상기 돌출부의 적어도 일부와는 접촉하지 않는 적어도 하나의 도전성 라인을 포함하는 반도체 소자. - 제1항에 있어서, 상기 회로 패턴들은 트랜지스터 또는 다이오드를 포함하는 반도체 소자.
- 제1항에 있어서, 상기 실리콘 관통 비아 콘택은 기판을 이루는 물질과의 열팽창 계수의 2배 이상의 열팽창 계수를 갖는 금속 물질을 포함하는 반도체 소자.
- 제2항에 있어서, 상기 실리콘 관통 비아 콘택은 구리, 알루미늄, 금, 인듐, 니켈로 이루어지는 군에서 선택된 적어도 하나를 포함하는 반도체 소자.
- 제4항에 있어서, 상기 실리콘 관통 비아 콘택은,
상기 비아홀의 내벽을 따라 형성된 절연막 패턴 및 배리어 막 패턴; 및
상기 비아홀을 채우고, 구리를 포함하는 도전 패턴을 포함하는 반도체 소자. - 제4항에 있어서, 상기 실리콘 관통 비아 콘택은,
상기 비아홀의 내벽을 따라 형성된 절연막 패턴 및 배리어 막 패턴;
상기 배리어 막 패턴 프로파일을 따라 형성되고, 구리를 포함하는 도전 패턴; 및
상기 도전 패턴 상에서 비아홀을 채우는 매립 패턴을 포함하는 반도체 소자. - 제1항에 있어서, 상기 도전성 라인과 상기 실리콘 관통 비아 콘택이 접촉하는 부위의 면적은 상기 실리콘 관통 비아 콘택의 상부면 면적의 5 내지 50％인 반도체 소자.
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- 제1항에 있어서, 상기 실리콘 관통 비아 콘택 상면의 중심부 상에는 금속간 절연막이 구비되는 반도체 소자.
- 제1항에 있어서, 상기 하나의 실리콘 관통 비아 콘택의 상면에는 복수개의 도전성 라인이 서로 평행하게 배치되는 반도체 소자.
- 제1항에 있어서, 동일한 연장선 상에 복수개의 도전성 라인이 구비되고, 상기 동일한 연장선 상의 각 도전성 라인들은 상기 하나의 실리콘 관통 비아 콘택 상면 가장자리와 접촉하고, 상기 실리콘 관통 비아 콘택 상면 중심부에서 서로 끊어진 형상을 갖는 반도체 소자.
- 제1항에 있어서, 상기 하나의 실리콘 관통 비아 콘택의 상면에는 복수개의 도전성 라인이 배치되고,
상기 실리콘 관통 비아 콘택의 상면 중심부를 벗어나 상면 가장자리와 접하면서 서로 평행하게 연장되면서 배치되는 제1 도전성 라인들 및 상기 제1 도전성 라인들 사이에 배치되고 상기 실리콘 관통 비아 콘택 상면 가장자리와 접촉하면서 상기 상면 중심부에서 끊어진 형상을 갖는 제2 도전성 라인들이 포함되는 반도체 소자. - 제1항에 있어서, 상기 도전성 라인은 하나의 실리콘 관통 비아 콘택 상면에서 중심부 이외의 가장자리 영역 전체를 덮는 형상을 갖는 반도체 소자.
- 제1항에 있어서, 상기 실리콘 관통 비아 콘택의 직경은 1 내지 15㎛이고, 상기 실리콘 관통 비아 콘택의 높이는 10 내지 100㎛인 반도체 소자.
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- 제1 기판 상에 형성된 제1 집적 회로 패턴들을 덮고, 상면으로부터 상기 제1 기판을 관통하는 비아홀을 포함하는 층간 절연막;
상기 비아홀 내부에 구비되고, 저면이 상기 제1 기판의 표면에 노출되며, 상면이 가운데에 형성된 돌출부 및 가장자리에 형성되어 상기 돌출부를 둘러싸는 편평부를 포함하는 실리콘 관통 비아 콘택;
상기 층간 절연막 상에 형성되고, 상기 실리콘 관통 비아 콘택 상면의 상기 편평부의 적어도 일부와 접촉하며 상기 돌출부의 적어도 일부와는 접촉하지 않는 적어도 하나의 도전성 라인;
상기 도전성 라인 상에서 상기 도전성 라인과 전기적으로 연결되는 상부 배선 구조물;
제2 집적 회로 패턴들 및 패드 전극들이 포함되는 제2 기판; 및
상기 제2 기판의 패드 전극들과 상기 노출된 실리콘 관통 비아 콘택의 저면을 전기적으로 접촉시키는 접촉 패턴을 포함하는 반도체 소자. - 제26항에 있어서, 상기 실리콘 관통 비아 콘택은 상기 실리콘 관통 비아 콘택은 기판을 이루는 물질의 열팽창 계수의 1.5배 이상의 열팽창 계수를 갖는 금속 물질을 포함하는 반도체 소자.
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