JP4292748B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関する。
【０００２】
【従来の技術】
現在、主として携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal data assistance）等の携帯性を有する電子機器は、小型・軽量化のため、内部に設けられる半導体チップ等の各種の電子部品の小型化が図られており、更にその電子部品を実装するスペースも極めて制限されている。このため、例えば半導体チップにおいては、そのパッケージング方法が工夫され、現在ではＣＳＰ（Chip Scale Package）といわれる超小型のパッケージングが案出されている。このＣＳＰ技術を用いて製造された半導体チップは、実装面積が半導体チップの面積と同程度で良いため、高密度実装を図ることができる。
【０００３】
しかしながら、上記の電子機器は、今後益々小型化及び多機能化が求められることが予想されており、半導体チップの実装密度を更に高める必要が出てきた。かかる背景の下、三次元実装技術が案出されてきた。この三次元実装技術は、同様の機能を有する半導体チップ同士又は異なる機能を有する半導体チップ同士を積層し、各半導体チップ間を配線接続することで、半導体チップの高密度実装を図る技術である。
【０００４】
【発明が解決しようとする課題】
ところで、上述の三次元実装技術においては、各半導体チップ間を配線接続する技術が極めて重要になる。なぜならば、複数の半導体チップからなる半導体装置が所期の機能を発揮するには設計通り配線がなされていることが必要条件であることはもちろんのこと、半導体チップ間の接続を強固にして半導体装置の堅牢性を確保する必要があるからである。
【０００５】
三次元実装技術に用いられる半導体チップは、例えばその表面と裏面とに形成された電極と、半導体チップの表面と裏面とを貫通する貫通穴とを有し、この貫通穴を介してそれらの電極同士が電気的に接続された電極構造を有する。そして、このような電極構造を有する半導体チップを積層すると、ある半導体チップの裏面に形成された電極が、他の半導体チップの表面に形成された電極と接続され、これにより各半導体チップ間で配線接続される。
【０００６】
しかしながら、各半導体チップに対して、上記の電極構造を形成するには多くの工程を必要とするため、製造効率が悪いという問題があった。また、上記の電極構造では貫通穴を形成することが必須となるが、この貫通穴の形成位置によっては、半導体チップの設計の自由度が制限されることがあり、設計の自由度も考慮した電極構造にする必要もある。更には、半導体装置の堅牢性を確保するために、半導体チップ間の接続を極力強固にする必要もある。
【０００７】
本発明は、上記事情に鑑みてなされたものであり、電極構造を形成する際の工程数を低減することによって製造効率を向上させるとともに製造コストを低下させることができ、更には設計の自由度を高められ、堅牢性をも確保することができる半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置の製造方法は、基板上の電極を覆うように形成された絶縁層上に所定のレジストパターンを形成し、当該レジストパターンをマスクとして前記電極上に位置する前記絶縁層の少なくとも一部を開口する第１工程と、前記レジストパターンをマスクとして、前記電極の一部を開口する第２工程と、前記レジストパターンを除去した後に、前記第１工程で開口された前記絶縁層をマスクとして前記基板を穿孔する第３工程と、前記電極上であって、前記第１工程で開口された部分以外の部分における絶縁層の少なくとも一部を開口して前記電極を露出させる第４工程と、前記第３工程で穿孔した孔の内部及び前記第４工程で露出された電極上に金属層を形成する第５工程と、前記金属層が基板の裏面に露出するまで基板の裏面を研磨する第６工程とを含むことを特徴としている。
この発明によれば、電極上に位置する絶縁層の少なくとも一部をレジストパターンをマスクとして開口するとともに、同レジストパターンをマスクとして電極を開口し、その後にレジストパターンを除去してから絶縁層をマスクとして基板を穿孔し、次いで電極上であって先に開口された部分以外の部分における絶縁層の少なくとも一部を開口して電極を露出させ、基板を穿孔して形成された孔の内部及び露出された電極上に金属層が形成される。これにより、電極を開口する際、及び基板を穿孔する際のレジスト塗布、レジストの露光及び現像によるパターニングの工程が不要となるため、製造効率を向上させることができる。また、レジストのパターニングに必要となるフォトマスク等のマスクが不要となるため、製造コストを低下させることもできる。また、通常、その下側に電子素子が形成されない電極の形成位置に孔を穿孔して半導体装置の外部の接続端子となる金属層を形成しているため、電極とは異なる位置に金属層を形成した場合に比べて、半導体装置の面積を有効に利用することができ、その結果として半導体装置の設計の自由度が向上する。また、金属層を電極とは異なる位置に形成した場合には、金属層の大きさが制限されることがあったが、本発明では電極と同程度の大きさの金属層を形成することができ、これにより他の半導体装置との接続面積が大になり、半導体装置の堅牢性を向上させることができる。
また、本発明の半導体装置の製造方法は、前記第１工程で開口される前記絶縁層の開口部の径、前記第２工程で開口される前記電極の開口部の径、及び前記第３工程で穿孔により形成される孔の径は、同一であることを特徴としている。
また、本発明の半導体装置の製造方法は、前記絶縁層が、窒化珪素及び酸化珪素の少なくとも一方からなることを特徴としている。
この発明によれば、絶縁層が窒化珪素及び酸化珪素の少なくとも一方から形成されているため、絶縁層をマスクとして電極を開口し、更には基板を穿孔する上で必要な異方性エッチングの選択比を得る上で極めて好適であるが、酸化珪素のほうが選択比を得る上ではより望ましい。
また、本発明の半導体装置の製造方法は、前記絶縁層の厚みが、２μｍから６μｍの厚みに設定されることを特徴としている。
この発明によれば、絶縁層の厚みが２μｍから６μｍの厚みに設定されるため、製造効率を低下させず、且つ電極を開口する際及び基板を穿孔する際の選択比を確保する上で好適である。尚、酸化珪素と窒化珪素を積層する場合、酸化珪素の膜厚を２μｍ以上にすることが望ましい。
また、本発明の半導体装置の製造方法は、前記第３工程と前記第４工程との間に設けられ、少なくとも前記第３工程で穿孔した孔の内壁に絶縁膜を形成する工程を更に含むことを特徴としている。
この発明によれば、基板に穿孔された孔の内壁に絶縁膜が形成されるため、電流リークの発生、酸素及び水分等による半導体装置の浸食等を防止することができるため、半導体装置の信頼性を向上させる上で好適である。
また、発明の半導体装置の製造方法は、上記の半導体装置の製造方法を用いて製造された半導体装置を少なくとも１つ含んで複数の半導体装置を積層し、前記金属層を介して上記の半導体装置の製造方法を用いて製造された半導体装置と他の半導体装置を電気的に接続する工程を含むことを特徴としている。
【０００９】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態による半導体装置の製造方法について詳細に説明する。図１〜図４は、本発明の一実施形態による半導体装置の製造方法における一連の製造工程の内の、本発明に関連した工程を示す工程図である。以下、これらの図を順に参照して本実施形態について説明する。
【００１０】
図１（ａ）は、本実施形態による製造方法が適用される半導体基板の一部を示す断面図である。尚、本実施形態においては、シリコンウェハ等の半導体基板に対して各種処理を行う場合を例に挙げて説明するが、多数の半導体チップが形成されている状態の半導体基板そのものに対して処理を行うのではなく、個々の半導体チップに対して以下に示す処理を行っても良い。尚、半導体チップの場合には、一般的には直方体（立方体を含む）であるが、その形状は限定されず、球状であってもよい。
【００１１】
まず、処理対処の半導体基板の構成について説明する。図１（ａ）において、図示しないトランジスタ、メモリ素子、その他の電子素子からなる集積回路が形成されたＳｉ等の基板１０の表面には、絶縁膜１２が形成されている。この絶縁膜１２は、例えば基板１０の基本的な材料であるＳｉ（シリコン）の酸化膜（ＳｉＯ2）で形成されている。
【００１２】
絶縁膜１２上には、硼燐珪酸ガラス（以下、ＢＰＳＧという）からなる層間絶縁膜１４が形成されている。層間絶縁膜１４上には、図示しない箇所で基板１０に形成された集積回路と電気的に接続された本発明にいう電極としての電極パッド１６が形成されている。この電極パッド１６は、Ｔｉ（チタン）からなる第１層１６ａ、ＴｉＮ（窒化チタン）からなる第２層１６ｂ、ＡｌＣｕ（アルミニウム／銅）からなる第３層１６ｃ、及びＴｉＮからなる第４層（キャップ層）１６ｄを順に積層して形成されている。
【００１３】
電極パッド１６は、例えばスパッタリングにより第１層１６ａ〜第４層１６ｄからなる積層構造を層間絶縁膜１４上の全面に形成し、レジスト等を用いて所定の形状（例えば、円形形状）にパターニングすることにより形成される。尚、本実施形態では、電極パッド１６が上記の積層構造により形成されている場合を例に挙げて説明するが、電極パッド１６がＡｌのみで形成されていても良いが、電気抵抗の低い銅を用いて形成することが好ましい。また、電極パッド１６は、上記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更しても良い。
【００１４】
また、電極パッド１６は、基板１０に複数形成された半導体チップの面の少なくとも１辺（多くの場合、２辺又は４辺）に沿って並んで形成される。また、この電極パッド１６は、各半導体チップの面の辺に沿って形成される場合と、中央部に並んで形成される場合がある。尚、電極パッド１６の下方には電子回路が形成されていない点に注意されたい。
【００１５】
また、層間絶縁膜１４上には電極パッド１６を覆うように、本発明にいう絶縁層としてのパッシベーション膜１８が形成されている。このパッシベーション膜１８は、ＳｉＯ２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成することができる。詳細は後述するが、本実施形態では、このパッシベーション膜１４をマスクとして選択エッチングにより基板１０を穿孔している。
【００１６】
このため、電極パッド１６の開口時におけるエッチングの選択比及び基板１０の穿孔時におけるエッチングの選択比を確保するために、パッシベーション膜１８は、ＳｉＯ2若しくはＳｉＮで形成され、又はＳｉＮ上にＳｉＯ2を積層した構成、あるいはその逆であることが好ましい。また、パッシベーション膜１８の膜厚は２μｍ程度以上であって６μｍ程度以下であることが好ましい。パッシベーション膜１８の膜厚を２μｍ程度以上とするのは、上記の選択比を確保する上で必要であるからである。また、パッシベーション膜１８の膜厚を６μｍ以下とするのは、後述する工程で電極パッド１６上に形成する接続端子（金属層）と電極パッド１６とを電気的に接続するときに、電極パッド１６上のパッシベーション膜１８をエッチングする必要があり、膜厚が厚すぎると製造工程を低下させる虞があるからである。
【００１７】
次に、以上の構成の半導体基板に対して行う各工程を順次説明する。まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）をパッシベーション膜１８上の全面に塗布する。尚、このレジストは、電極パッド１６上を覆っているパッシベーション膜１８を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００１８】
パッシベーション膜１８上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。尚、レジストの形状は、電極パッド１６の開口形状及び基板１０に形成する孔の断面形状に応じて設定される。レジストのパターニングが終了すると、ポストベークを行った後で、図１（ｂ）に示すように、電極パッド１６を覆うパッシベーション膜１８の一部をエッチングして開口部Ｈ１を形成する（この工程は、本発明にいう第１工程に相当する工程である）。図１（ｂ）は、パッシベーション膜１８を開口して開口部Ｈ１を形成した状態を示す断面図である。
【００１９】
尚、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。また、エッチングとしてウェットエッチングを適用してもよい。パッシベーション膜１８に形成される開口部Ｈ１の断面形状は、後述する工程で形成される電極パッド１６の開口形状及び基板１０に形成される孔の断面形状に応じて設定され、その径は電極パッド１６に形成される開口の径及び基板１０に形成される孔の径と同程度、例えば５０μｍ程度に設定される。
【００２０】
以上の工程が終了すると、開口部Ｈ１を形成したパッシベーション膜１８上のレジストをマスクとして、ドライエッチングにより電極パッド１６を開口する（この工程は、本発明にいう第２工程に相当する工程である）。図１（ｃ）は、電極パッド１６を開口して開口部Ｈ２を形成した状態を示す断面図である。尚、図１（ａ）から図１（ｃ）の図中においてレジストは省略してある。図１（ｃ）に示すように、パッシベーション膜１８に形成された開口部Ｈ１の径と電極パッド１６に形成された開口部Ｈ２の径は同程度となる。尚、ドライエッチングとしてはＲＩＥを用いることができる。
【００２１】
更に、以上の工程で使用したレジストをマスクとして、次に層間絶縁膜１４及び絶縁膜１２をエッチングして、図２（ａ）に示すように基板１０を露出させる。図２（ａ）は、層間絶縁膜１４及び絶縁膜１２をエッチングして、基板１０の一部を露出させた状態を示す断面図である。この後、開口マスクとして使用してきたパッシベーション膜１８上に形成したレジストを、剥離液或いはアッシング等により剥離する。
【００２２】
尚、上記プロセスにおいては、同一のレジストマスクを用いてエッチングを繰り返したが、各エッチング工程終了後、レジストをパターニングし直しても勿論良い。また、電極パッド１６に形成された開口部Ｈ２を開口した後レジストを剥離し、電極パッド１６の最表面のＴｉＮをマスクにして、層間絶縁膜１４及び絶縁膜１２をエッチングし、図２（ａ）に示すように基板１０を露出せしめることも可能である。更に付け加えるならば、各エッチング時の選択比を考慮して、レジストを厚膜化しておくことが必要である。
【００２３】
以上の工程が終了すると、パッシベーション膜１８をマスクとして、ドライエッチングにより、図２（ｂ）に示すように基板１０を穿孔する（この工程は、本発明にいう第３工程に相当する工程である）。尚、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Inductively Coupled Plasma）を用いることができる。図２（ｂ）は、基板１０を穿孔して、孔部Ｈ３を形成した状態を示す断面図である。
【００２４】
図２（ｂ）に示すように、パッシベーション膜１８をマスクとして基板１０を穿孔しているため、基板１０に形成される孔部Ｈ３の径はパッシベーション膜１８に形成された開口部Ｈ１の径と同程度となる。その結果、パッシベーション膜１８に形成された開口部Ｈ１の径、電極パッド１６に形成された開口部Ｈ２の径、及び基板１０に形成された孔部Ｈ３の径は、ほぼ同一になる。尚、孔部Ｈ３の深さは、最終的に形成する半導体チップの厚みに応じて適宜設定される。
【００２５】
また、図２（ｂ）に示したように、基板１０に孔部Ｈ３を形成すると、ドライエッチングによりパッシベーション膜１８の一部がエッチングされ、その膜厚が薄くなっていることが分かる。ここで、孔部Ｈ３を形成するときに、エッチングによりパッシベーション膜１８が除去されて、電極パッド１６又は層間絶縁膜１４が露出した状態になると、後工程を進める上で、又は、半導体装置としての信頼性を確保する上で好ましくない。このため、図１（ａ）に示した状態において、パッシベーション膜１８の膜厚が２μｍ以上に設定される。
【００２６】
以上の工程が終了すると、次に、パッシベーション膜１８上並びに孔部Ｈ３の内壁及び底面に、本発明にいう絶縁膜としての絶縁膜２０を形成する（この工程は、本発明にいう孔の内壁に絶縁層を形成する工程に相当する工程である）。図３（ａ）は、電極パッド１６の上方並びに孔部Ｈ３の内壁及び底面に絶縁膜２０を形成した状態を示す断面図である。
【００２７】
この絶縁膜２０は、電流リークの発生、酸素及び水分等による基板１０の浸食等を防止するために設けられ、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成した正珪酸四エチル（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ2Ｈ5）4：以下、ＴＥＯＳという）、即ちＰＥ−ＴＥＯＳ、及び、オゾンＣＶＤを用いて形成したＴＥＯＳ、即ちＯ3−ＴＥＯＳ、又はＣＶＤを用いて形成した酸化シリコンを用いることができる。尚、絶縁膜２０の厚みは、例えば１μｍである。
【００２８】
続いて、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）をパッシベーション膜１８上の全面に塗布する。或いは、ドライフィルムレジストを用いても良い。尚、このレジストは、電極パッド１６の一部の上方を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００２９】
パッシベーション膜１８上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、電極パッド１６の上方以外の部分並びに孔部Ｈ３及びその周辺部のみにレジストが残された形状、例えば孔部Ｈ３を中心とした円環形状にレジストをパターニングする。
レジストのパターニングが終了すると、ポストベークを行った後で、エッチングにより電極パッド１６の一部を覆う絶縁膜２０及びパッシベーション膜１８を除去し、電極パッド１６の一部を開口する（この工程は、本発明にいう第４工程に相当する工程である）。尚、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。また、エッチングとしてウェットエッチングを適用してもよい。尚、このとき、電極パッド１６を構成する第４層１６ｄも併せて除去する。
【００３０】
図３（ｂ）は、電極パッド１６を覆う絶縁膜２０及びパッシベーション膜１８の一部を除去した状態を示す断面図である。図３（ｂ）に示すように、電極パッド１６の上方は開口部Ｈ４となり、電極パッド１６の一部が露出した状態となる。この開口部Ｈ４によって、後の工程で形成される接続端子（電極部）と電極パッド１６とを接続することができる。従って、開口部Ｈ４は孔部Ｈ３が形成された部位以外の部位に形成されていればよい。また、隣接していても良い。
【００３１】
本実施形態では、電極パッド１６のほぼ中央に孔部Ｈ３（開口部Ｈ１）を形成する場合を例に挙げている。よって、開口部Ｈ４は、この孔部Ｈ３を取り囲むように、つまり電極パッド１６の露出面積を大きくすることが電極パッド１６と、後に形成される接続端子との接続抵抗を小さくする上で好ましい。また、孔部Ｈ３の形成場所は電極パッドのほぼ中央でなくても良く、複数の孔が形成されていても良い。尚、電極パッド１６を覆う絶縁膜２０及びパッシベーション膜１８の一部を除去して、電極パッド１６の一部を露出させると、除去する際に用いたレジストを剥離液により剥離する。
【００３２】
以上の工程が終了すると、電極パッド１６の露出部並びに孔部Ｈ３の内壁及び底部に下地膜２２を形成する工程が行われる。ここで、下地膜２２は、バリア層及びシード層からなり、まずバリア層を形成した後で、バリア層上にシード層を形成することで成膜される。ここで、バリア層は、例えばＴｉＷから形成され、シード層はＣｕから形成される。これらは、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Phisical Vapor Deposition）法いて形成される。尚、バリア層及びシード層は本段階ではウェハ全面に形成し、最後に不要部をエッチングで除去する。
【００３３】
図４（ａ）は、下地膜２２を形成した状態を示す断面図である。図４（ａ）に示すように、下地膜２２は、電極パッド１６と絶縁膜２０との段差ＳＴを十分にカバーして、電極パッド１６上と絶縁膜２０上（孔部Ｈ３の内部を含む）に連続的に形成される。尚、下地膜２２を構成するバリア層の膜厚は、例えば１００ｎｍ程度であり、シード層の膜厚は、例えば数百ｎｍ程度である。尚、ここでいう不要部とは、例えば電極パッドを除くパッシベーション膜１８上に形成されているバリア層及びシード層を指す。
【００３４】
下地膜２２の形成が終了すると、次に、接続端子を形成する領域を露出させ、それ以外にレジストが形成されるようにパターニングを行う。レジストによるパターニング工程は従前のプロセスと全く同じである。次に、電気化学プレーティング （ＥＣＰ）法を用いて、孔部Ｈ３の内部及び電極パッド１６上にメッキ処理を施して、孔部Ｈ３内部を銅で埋め込むとともに、電極パッド１６上に突出した形状の、本発明にいう金属層としての接続端子２４を形成する工程を行う（この工程は、本発明にいう第５工程に相当する工程である）。このようにして、電極パッド１６の上方に接続パッド１６と電気的に接続され、基板１０の表面側の外部電極となる接続端子２４が形成される。
【００３５】
この後、レジストを剥離し、バリア層及びシード層の不要部（図示省略）をエッチングにより除去することにより、図４（ｂ）に示すような状態が形成される。尚、シード層のエッチングはウェット方式でエッチング液によりエッチングする方法が一般的である。また、バリア層はウェット方式でもよいが、ＲＩＥ等によるドライエッチングでもよい。この際、接続端子２４がエッチングされるのを防ぐために、接続端子２４を囲むようにレジストを形成した後、エッチングしても良い。
【００３６】
以上の工程を経て製造された半導体装置は、例えば接続端子２４が基板の裏面に露出するまで基板１０の裏面が研磨され（第６工程）、露出した接続端子２４と電気的に接続された電極が形成される。そして、基板１０の表面及び裏面に共に電極が形成された半導体装置を積層し、又は、基板１０の表面及び裏面に共に電極が形成された半導体装置を少なくとも１つ含んで積層して半導体装置間を配線することにより高密度実装が可能な三次元実装型（スタックド型）の半導体装置が製造される。
【００３７】
尚、半導体装置を積層するには、上下に配置された半導体装置の電極を、ハンダ等のロウ材によって電気的な導通を取りつつ、接合するようにしても良い。また、半導体装置を接合するためだけの接着材を用いても良い。この接着剤は、液状又はゲル状の接着剤であってもよいし、シート状の接着シートであってもよい。接着剤は、エポキシ樹脂を主な材料とするものであってもよく、絶縁性のものであってもよい。
【００３８】
また、接着剤により半導体装置同士を接合するだけではなく、電気的な導通を取る場合には、導電性物質を含んだ接着剤を用いても良い。この導電性物質は、例えば、ロウ材、ハンダ等の粒子で構成され、それらが接着材料中に分散している。こうすることで、被接続体同士の接合時に、その粒子が接合のロウとして働き、接合性をさらに著しく向上することができる。
【００３９】
接着剤は、導電粒子が分散された異方性導電接着剤（ＡＣＡ）、例えば異方性導電膜（ＡＣＦ）や異方性導電ペースト（ＡＣＰ）であってもよい。異方性導電接着剤は、バインダに導電粒子（フィラー）が分散されたもので、分散剤が添加される場合もある。異方性導電接着剤のバインダとして、熱硬化性の接着剤が使用されることが多い。その場合には、配線パターンと電極との間に、導電粒子が介在して両者間の電気的な接続が図られる。
【００４０】
また、半導体装置に形成された電極間の電気的な接続には、Ａｕ−Ａｕ、Ａｕ−Ｓｎ、ハンダ等による金属接合を適用してもよい。例えば、電極にこれらの材料を設け、熱のみ、超音波振動のみ、又は超音波振動及び熱等を印加して両者を接合する。両者が接合されると、振動や熱によって電極に設けられた材料が拡散して金属接合が形成される。
【００４１】
以上のように積層されて形成される三次元実装型の半導体装置の最も下（又は最も上）に位置する半導体装置の電極には、外部端子が設けられる。この外部端子はハンダ又は金属等で形成することができるが、必ずしもこれらに制限される訳ではなく、導電性の部材で形成すればよい。また、ハンダボールは必ずしも必要ではなく、半導体装置を基板上に実装して、半導体モジュールを構成してもよい。さらに、ハンダボールを形成せず、マザーボード実装時にマザーボード側に塗布されるハンダクリームを利用し、その溶融時の表面張力で電気的な接続をとってもよい。
【００４２】
以上説明したように、本実施形態による半導体装置の製造方法によれば、パッシベーション膜１８を開口し、引き続き電極パッド１６を開口して電極パッド１６に開口部Ｈ２を形成した後、パッシベーション膜１８をマスクとして基板１０を穿孔して基板１０に孔部Ｈ３を形成している。このため、電極パッド１６を開口するためのレジスト塗布工程、露光工程、及び現像工程、並びに、基板１０を穿孔するためのレジスト塗布工程、露光工程、及び現像工程が不要となって、工程数を削減することができるため製造効率を向上させることができる。また、工程数が少なくなるため、歩留まりの向上を期待することができる。また、レジストを露光する際のマスクが不要となるため、製造に要するコストを低下させることもできる。
【００４３】
また、本実施形態によれば、半導体素子が形成されていない位置に形成された電極パッド１６の形成位置に孔部Ｈ３を穿孔して接続端子２４を形成しているため、電極パッド１６の形成位置とは異なる位置に接続端子２４を形成した場合に比べて、半導体装置の面積を有効に利用することができ、その結果として半導体装置の設計の自由度が向上する。
【００４４】
また、接続端子２４を電極パッド１６の形成位置とは異なる位置に形成した場合には、接続端子２４の大きさが制限されることがあったが、本実施形態では接続端子２４の大きさを電極パッド１６と同程度の大きさにすることができるため、これにより他の半導体装置と接続される面積が大になり、その結果として半導体装置の堅牢性・信頼性を向上させることができる。
【００４５】
図５は、回路基板の概略構成を示す斜視図である。 図５に示すように、本発明の一実施形態による半導体装置の製造方法により製造された半導体装置１０１が回路基板１００上に搭載されている。回路基板１００には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１００には例えば銅等からなる配線パターンが所望の回路となるように形成されており、それらの配線パターンと半導体装置１０１の配線パターンとが機械的に接続され、又は、上述した異方性導電膜を用いて電気的な導通がとられている。また、本発明の実施形態による製造方法により製造された半導体装置を有する電子機器として、図６にはノート型パーソナルコンピュータ２００、図７には携帯電話３００が示されている。半導体装置及び電気光学装置又は上記の回路基板は各電子機器の筐体内部に配置される。
【００４６】
また、電子機器は、上記のノート型コンピュータ及び携帯電話に限られる訳ではなく、種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。
【００４７】
尚、上述した実施の形態の「半導体チップ」を「電子素子」に置き換えて、電子部品を製造することもできる。このような電子素子を使用して製造される電子部品として、例えば、光素子、抵抗器、コンデンサ、コイル、発振器、フィルタ、温度センサ、サーミスタ、バリスタ、ボリューム又はヒューズなどがある。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、電極上に位置する絶縁層の少なくとも一部をレジストパターンをマスクとして開口するとともに、同レジストパターンをマスクとして電極を開口し、その後にレジストパターンを除去してから絶縁層をマスクとして基板を穿孔し、次いで電極上であって先に開口された部分以外の部分における絶縁層の少なくとも一部を開口して電極を露出させ、基板を穿孔して形成された孔の内部及び露出された電極上に金属層を形成している。
このため、電極を開口する際、及び基板を穿孔する際のレジスト塗布、レジストの露光及び現像によるパターニングの工程が不要となるため、製造効率を向上させることができるという効果がある。また、レジストのパターニングに必要となるフォトマスク等のマスクが不要となるため、製造コストを低下させることもできるという効果がある。
更に、本発明によれば、通常、その下側に電子素子が形成されない電極の形成位置に孔を穿孔して半導体装置の外部の接続端子となる金属層を形成しているため、電極とは異なる位置に金属層を形成した場合に比べて、半導体装置の面積を有効に利用することができ、その結果として半導体装置の設計の自由度が向上するという効果がある。また、金属層を電極とは異なる位置に形成した場合には、金属層の大きさが制限されることがあったが、本発明では電極と同程度の大きさの金属層を形成することができ、これにより他の半導体装置との接続面積が大になり、半導体装置の堅牢性を向上させることができるという効果がある。
【図面の簡単な説明】
【図１】 本発明の一実施形態による半導体装置の製造方法における一連の製造工程の内の、本発明に関連した工程を示す工程図である。
【図２】 本発明の一実施形態による半導体装置の製造方法における一連の製造工程の内の、本発明に関連した工程を示す工程図である。
【図３】 本発明の一実施形態による半導体装置の製造方法における一連の製造工程の内の、本発明に関連した工程を示す工程図である。
【図４】 本発明の一実施形態による半導体装置の製造方法における一連の製造工程の内の、本発明に関連した工程を示す工程図である。
【図５】 回路基板の概略構成を示す斜視図である。
【図６】 本発明の一実施形態による製造方法により製造された半導体装置を有する電子機器の一例を示す図である。
【図７】 本発明の一実施形態による製造方法により製造された半導体装置を有する電子機器の他の例を示す図である。
【符号の説明】
１０……基板
１６……電極パッド（電極）
１８……パッシベーション膜（絶縁層）
２０……絶縁膜
２４……接続端子（金属層）
Ｈ１……開口部
Ｈ２……開口部
Ｈ３……孔部（孔）
Ｈ４……開口部
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関する。
【０００２】
【従来の技術】
現在、主として携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal data assistance）等の携帯性を有する電子機器は、小型・軽量化のため、内部に設けられる半導体チップ等の各種の電子部品の小型化が図られており、更にその電子部品を実装するスペースも極めて制限されている。このため、例えば半導体チップにおいては、そのパッケージング方法が工夫され、現在ではＣＳＰ（Chip Scale Package）といわれる超小型のパッケージングが案出されている。このＣＳＰ技術を用いて製造された半導体チップは、実装面積が半導体チップの面積と同程度で良いため、高密度実装を図ることができる。
【０００３】
しかしながら、上記の電子機器は、今後益々小型化及び多機能化が求められることが予想されており、半導体チップの実装密度を更に高める必要が出てきた。かかる背景の下、三次元実装技術が案出されてきた。この三次元実装技術は、同様の機能を有する半導体チップ同士又は異なる機能を有する半導体チップ同士を積層し、各半導体チップ間を配線接続することで、半導体チップの高密度実装を図る技術である。
【０００４】
【発明が解決しようとする課題】
ところで、上述の三次元実装技術においては、各半導体チップ間を配線接続する技術が極めて重要になる。なぜならば、複数の半導体チップからなる半導体装置が所期の機能を発揮するには設計通り配線がなされていることが必要条件であることはもちろんのこと、半導体チップ間の接続を強固にして半導体装置の堅牢性を確保する必要があるからである。
【０００５】
三次元実装技術に用いられる半導体チップは、例えばその表面と裏面とに形成された電極と、半導体チップの表面と裏面とを貫通する貫通穴とを有し、この貫通穴を介してそれらの電極同士が電気的に接続された電極構造を有する。そして、このような電極構造を有する半導体チップを積層すると、ある半導体チップの裏面に形成された電極が、他の半導体チップの表面に形成された電極と接続され、これにより各半導体チップ間で配線接続される。
【０００６】
しかしながら、各半導体チップに対して、上記の電極構造を形成するには多くの工程を必要とするため、製造効率が悪いという問題があった。また、上記の電極構造では貫通穴を形成することが必須となるが、この貫通穴の形成位置によっては、半導体チップの設計の自由度が制限されることがあり、設計の自由度も考慮した電極構造にする必要もある。更には、半導体装置の堅牢性を確保するために、半導体チップ間の接続を極力強固にする必要もある。
【０００７】
本発明は、上記事情に鑑みてなされたものであり、電極構造を形成する際の工程数を低減することによって製造効率を向上させるとともに製造コストを低下させることができ、更には設計の自由度を高められ、堅牢性をも確保することができる半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置の製造方法は、基板上の電極を覆うように形成された絶縁層上に所定のレジストパターンを形成し、当該レジストパターンをマスクとして前記電極上に位置する前記絶縁層の少なくとも一部を開口する第１工程と、前記レジストパターンをマスクとして、前記電極の一部を開口する第２工程と、前記レジストパターンを除去した後に、前記第１工程で開口された前記絶縁層をマスクとして前記基板を穿孔する第３工程と、前記電極上であって、前記第１工程で開口された部分以外の部分における絶縁層の少なくとも一部を開口して前記電極を露出させる第４工程と、前記第３工程で穿孔した孔の内部及び前記第４工程で露出された電極上に金属層を形成する第５工程と、前記金属層が基板の裏面に露出するまで基板の裏面を研磨する第６工程とを含むことを特徴としている。
この発明によれば、電極上に位置する絶縁層の少なくとも一部をレジストパターンをマスクとして開口するとともに、同レジストパターンをマスクとして電極を開口し、その後にレジストパターンを除去してから絶縁層をマスクとして基板を穿孔し、次いで電極上であって先に開口された部分以外の部分における絶縁層の少なくとも一部を開口して電極を露出させ、基板を穿孔して形成された孔の内部及び露出された電極上に金属層が形成される。これにより、電極を開口する際、及び基板を穿孔する際のレジスト塗布、レジストの露光及び現像によるパターニングの工程が不要となるため、製造効率を向上させることができる。また、レジストのパターニングに必要となるフォトマスク等のマスクが不要となるため、製造コストを低下させることもできる。また、通常、その下側に電子素子が形成されない電極の形成位置に孔を穿孔して半導体装置の外部の接続端子となる金属層を形成しているため、電極とは異なる位置に金属層を形成した場合に比べて、半導体装置の面積を有効に利用することができ、その結果として半導体装置の設計の自由度が向上する。また、金属層を電極とは異なる位置に形成した場合には、金属層の大きさが制限されることがあったが、本発明では電極と同程度の大きさの金属層を形成することができ、これにより他の半導体装置との接続面積が大になり、半導体装置の堅牢性を向上させることができる。
また、本発明の半導体装置の製造方法は、前記第１工程で開口される前記絶縁層の開口部の径、前記第２工程で開口される前記電極の開口部の径、及び前記第３工程で穿孔により形成される孔の径は、同一であることを特徴としている。
また、本発明の半導体装置の製造方法は、前記絶縁層が、窒化珪素及び酸化珪素の少なくとも一方からなることを特徴としている。
この発明によれば、絶縁層が窒化珪素及び酸化珪素の少なくとも一方から形成されているため、絶縁層をマスクとして電極を開口し、更には基板を穿孔する上で必要な異方性エッチングの選択比を得る上で極めて好適であるが、酸化珪素のほうが選択比を得る上ではより望ましい。
また、本発明の半導体装置の製造方法は、前記絶縁層の厚みが、２μｍから６μｍの厚みに設定されることを特徴としている。
この発明によれば、絶縁層の厚みが２μｍから６μｍの厚みに設定されるため、製造効率を低下させず、且つ電極を開口する際及び基板を穿孔する際の選択比を確保する上で好適である。尚、酸化珪素と窒化珪素を積層する場合、酸化珪素の膜厚を２μｍ以上にすることが望ましい。
また、本発明の半導体装置の製造方法は、前記第３工程と前記第４工程との間に設けられ、少なくとも前記第３工程で穿孔した孔の内壁に絶縁膜を形成する工程を更に含むことを特徴としている。
この発明によれば、基板に穿孔された孔の内壁に絶縁膜が形成されるため、電流リークの発生、酸素及び水分等による半導体装置の浸食等を防止することができるため、半導体装置の信頼性を向上させる上で好適である。
また、発明の半導体装置の製造方法は、上記の半導体装置の製造方法を用いて製造された半導体装置を少なくとも１つ含んで複数の半導体装置を積層し、前記金属層を介して上記の半導体装置の製造方法を用いて製造された半導体装置と他の半導体装置を電気的に接続する工程を含むことを特徴としている。
【０００９】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態による半導体装置の製造方法について詳細に説明する。図１〜図４は、本発明の一実施形態による半導体装置の製造方法における一連の製造工程の内の、本発明に関連した工程を示す工程図である。以下、これらの図を順に参照して本実施形態について説明する。
【００１０】
図１（ａ）は、本実施形態による製造方法が適用される半導体基板の一部を示す断面図である。尚、本実施形態においては、シリコンウェハ等の半導体基板に対して各種処理を行う場合を例に挙げて説明するが、多数の半導体チップが形成されている状態の半導体基板そのものに対して処理を行うのではなく、個々の半導体チップに対して以下に示す処理を行っても良い。尚、半導体チップの場合には、一般的には直方体（立方体を含む）であるが、その形状は限定されず、球状であってもよい。
【００１１】
まず、処理対処の半導体基板の構成について説明する。図１（ａ）において、図示しないトランジスタ、メモリ素子、その他の電子素子からなる集積回路が形成されたＳｉ等の基板１０の表面には、絶縁膜１２が形成されている。この絶縁膜１２は、例えば基板１０の基本的な材料であるＳｉ（シリコン）の酸化膜（ＳｉＯ2）で形成されている。
【００１２】
絶縁膜１２上には、硼燐珪酸ガラス（以下、ＢＰＳＧという）からなる層間絶縁膜１４が形成されている。層間絶縁膜１４上には、図示しない箇所で基板１０に形成された集積回路と電気的に接続された本発明にいう電極としての電極パッド１６が形成されている。この電極パッド１６は、Ｔｉ（チタン）からなる第１層１６ａ、ＴｉＮ（窒化チタン）からなる第２層１６ｂ、ＡｌＣｕ（アルミニウム／銅）からなる第３層１６ｃ、及びＴｉＮからなる第４層（キャップ層）１６ｄを順に積層して形成されている。
【００１３】
電極パッド１６は、例えばスパッタリングにより第１層１６ａ〜第４層１６ｄからなる積層構造を層間絶縁膜１４上の全面に形成し、レジスト等を用いて所定の形状（例えば、円形形状）にパターニングすることにより形成される。尚、本実施形態では、電極パッド１６が上記の積層構造により形成されている場合を例に挙げて説明するが、電極パッド１６がＡｌのみで形成されていても良いが、電気抵抗の低い銅を用いて形成することが好ましい。また、電極パッド１６は、上記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更しても良い。
【００１４】
また、電極パッド１６は、基板１０に複数形成された半導体チップの面の少なくとも１辺（多くの場合、２辺又は４辺）に沿って並んで形成される。また、この電極パッド１６は、各半導体チップの面の辺に沿って形成される場合と、中央部に並んで形成される場合がある。尚、電極パッド１６の下方には電子回路が形成されていない点に注意されたい。
【００１５】
また、層間絶縁膜１４上には電極パッド１６を覆うように、本発明にいう絶縁層としてのパッシベーション膜１８が形成されている。このパッシベーション膜１８は、ＳｉＯ２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成することができる。詳細は後述するが、本実施形態では、このパッシベーション膜１４をマスクとして選択エッチングにより基板１０を穿孔している。
【００１６】
このため、電極パッド１６の開口時におけるエッチングの選択比及び基板１０の穿孔時におけるエッチングの選択比を確保するために、パッシベーション膜１８は、ＳｉＯ2若しくはＳｉＮで形成され、又はＳｉＮ上にＳｉＯ2を積層した構成、あるいはその逆であることが好ましい。また、パッシベーション膜１８の膜厚は２μｍ程度以上であって６μｍ程度以下であることが好ましい。パッシベーション膜１８の膜厚を２μｍ程度以上とするのは、上記の選択比を確保する上で必要であるからである。また、パッシベーション膜１８の膜厚を６μｍ以下とするのは、後述する工程で電極パッド１６上に形成する接続端子（金属層）と電極パッド１６とを電気的に接続するときに、電極パッド１６上のパッシベーション膜１８をエッチングする必要があり、膜厚が厚すぎると製造工程を低下させる虞があるからである。
【００１７】
次に、以上の構成の半導体基板に対して行う各工程を順次説明する。まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）をパッシベーション膜１８上の全面に塗布する。尚、このレジストは、電極パッド１６上を覆っているパッシベーション膜１８を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００１８】
パッシベーション膜１８上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。尚、レジストの形状は、電極パッド１６の開口形状及び基板１０に形成する孔の断面形状に応じて設定される。レジストのパターニングが終了すると、ポストベークを行った後で、図１（ｂ）に示すように、電極パッド１６を覆うパッシベーション膜１８の一部をエッチングして開口部Ｈ１を形成する（この工程は、本発明にいう第１工程に相当する工程である）。図１（ｂ）は、パッシベーション膜１８を開口して開口部Ｈ１を形成した状態を示す断面図である。
【００１９】
尚、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。また、エッチングとしてウェットエッチングを適用してもよい。パッシベーション膜１８に形成される開口部Ｈ１の断面形状は、後述する工程で形成される電極パッド１６の開口形状及び基板１０に形成される孔の断面形状に応じて設定され、その径は電極パッド１６に形成される開口の径及び基板１０に形成される孔の径と同程度、例えば５０μｍ程度に設定される。
【００２０】
以上の工程が終了すると、開口部Ｈ１を形成したパッシベーション膜１８上のレジストをマスクとして、ドライエッチングにより電極パッド１６を開口する（この工程は、本発明にいう第２工程に相当する工程である）。図１（ｃ）は、電極パッド１６を開口して開口部Ｈ２を形成した状態を示す断面図である。尚、図１（ａ）から図１（ｃ）の図中においてレジストは省略してある。図１（ｃ）に示すように、パッシベーション膜１８に形成された開口部Ｈ１の径と電極パッド１６に形成された開口部Ｈ２の径は同程度となる。尚、ドライエッチングとしてはＲＩＥを用いることができる。
【００２１】
更に、以上の工程で使用したレジストをマスクとして、次に層間絶縁膜１４及び絶縁膜１２をエッチングして、図２（ａ）に示すように基板１０を露出させる。図２（ａ）は、層間絶縁膜１４及び絶縁膜１２をエッチングして、基板１０の一部を露出させた状態を示す断面図である。この後、開口マスクとして使用してきたパッシベーション膜１８上に形成したレジストを、剥離液或いはアッシング等により剥離する。
【００２２】
尚、上記プロセスにおいては、同一のレジストマスクを用いてエッチングを繰り返したが、各エッチング工程終了後、レジストをパターニングし直しても勿論良い。また、電極パッド１６に形成された開口部Ｈ２を開口した後レジストを剥離し、電極パッド１６の最表面のＴｉＮをマスクにして、層間絶縁膜１４及び絶縁膜１２をエッチングし、図２（ａ）に示すように基板１０を露出せしめることも可能である。更に付け加えるならば、各エッチング時の選択比を考慮して、レジストを厚膜化しておくことが必要である。
【００２３】
以上の工程が終了すると、パッシベーション膜１８をマスクとして、ドライエッチングにより、図２（ｂ）に示すように基板１０を穿孔する（この工程は、本発明にいう第３工程に相当する工程である）。尚、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Inductively Coupled Plasma）を用いることができる。図２（ｂ）は、基板１０を穿孔して、孔部Ｈ３を形成した状態を示す断面図である。
【００２４】
図２（ｂ）に示すように、パッシベーション膜１８をマスクとして基板１０を穿孔しているため、基板１０に形成される孔部Ｈ３の径はパッシベーション膜１８に形成された開口部Ｈ１の径と同程度となる。その結果、パッシベーション膜１８に形成された開口部Ｈ１の径、電極パッド１６に形成された開口部Ｈ２の径、及び基板１０に形成された孔部Ｈ３の径は、ほぼ同一になる。尚、孔部Ｈ３の深さは、最終的に形成する半導体チップの厚みに応じて適宜設定される。
【００２５】
また、図２（ｂ）に示したように、基板１０に孔部Ｈ３を形成すると、ドライエッチングによりパッシベーション膜１８の一部がエッチングされ、その膜厚が薄くなっていることが分かる。ここで、孔部Ｈ３を形成するときに、エッチングによりパッシベーション膜１８が除去されて、電極パッド１６又は層間絶縁膜１４が露出した状態になると、後工程を進める上で、又は、半導体装置としての信頼性を確保する上で好ましくない。このため、図１（ａ）に示した状態において、パッシベーション膜１８の膜厚が２μｍ以上に設定される。
【００２６】
以上の工程が終了すると、次に、パッシベーション膜１８上並びに孔部Ｈ３の内壁及び底面に、本発明にいう絶縁膜としての絶縁膜２０を形成する（この工程は、本発明にいう孔の内壁に絶縁層を形成する工程に相当する工程である）。図３（ａ）は、電極パッド１６の上方並びに孔部Ｈ３の内壁及び底面に絶縁膜２０を形成した状態を示す断面図である。
【００２７】
この絶縁膜２０は、電流リークの発生、酸素及び水分等による基板１０の浸食等を防止するために設けられ、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成した正珪酸四エチル（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ2Ｈ5）4：以下、ＴＥＯＳという）、即ちＰＥ−ＴＥＯＳ、及び、オゾンＣＶＤを用いて形成したＴＥＯＳ、即ちＯ3−ＴＥＯＳ、又はＣＶＤを用いて形成した酸化シリコンを用いることができる。尚、絶縁膜２０の厚みは、例えば１μｍである。
【００２８】
続いて、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）をパッシベーション膜１８上の全面に塗布する。或いは、ドライフィルムレジストを用いても良い。尚、このレジストは、電極パッド１６の一部の上方を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００２９】
パッシベーション膜１８上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、電極パッド１６の上方以外の部分並びに孔部Ｈ３及びその周辺部のみにレジストが残された形状、例えば孔部Ｈ３を中心とした円環形状にレジストをパターニングする。
レジストのパターニングが終了すると、ポストベークを行った後で、エッチングにより電極パッド１６の一部を覆う絶縁膜２０及びパッシベーション膜１８を除去し、電極パッド１６の一部を開口する（この工程は、本発明にいう第４工程に相当する工程である）。尚、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。また、エッチングとしてウェットエッチングを適用してもよい。尚、このとき、電極パッド１６を構成する第４層１６ｄも併せて除去する。
【００３０】
図３（ｂ）は、電極パッド１６を覆う絶縁膜２０及びパッシベーション膜１８の一部を除去した状態を示す断面図である。図３（ｂ）に示すように、電極パッド１６の上方は開口部Ｈ４となり、電極パッド１６の一部が露出した状態となる。この開口部Ｈ４によって、後の工程で形成される接続端子（電極部）と電極パッド１６とを接続することができる。従って、開口部Ｈ４は孔部Ｈ３が形成された部位以外の部位に形成されていればよい。また、隣接していても良い。
【００３１】
本実施形態では、電極パッド１６のほぼ中央に孔部Ｈ３（開口部Ｈ１）を形成する場合を例に挙げている。よって、開口部Ｈ４は、この孔部Ｈ３を取り囲むように、つまり電極パッド１６の露出面積を大きくすることが電極パッド１６と、後に形成される接続端子との接続抵抗を小さくする上で好ましい。また、孔部Ｈ３の形成場所は電極パッドのほぼ中央でなくても良く、複数の孔が形成されていても良い。尚、電極パッド１６を覆う絶縁膜２０及びパッシベーション膜１８の一部を除去して、電極パッド１６の一部を露出させると、除去する際に用いたレジストを剥離液により剥離する。
【００３２】
以上の工程が終了すると、電極パッド１６の露出部並びに孔部Ｈ３の内壁及び底部に下地膜２２を形成する工程が行われる。ここで、下地膜２２は、バリア層及びシード層からなり、まずバリア層を形成した後で、バリア層上にシード層を形成することで成膜される。ここで、バリア層は、例えばＴｉＷから形成され、シード層はＣｕから形成される。これらは、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Phisical Vapor Deposition）法いて形成される。尚、バリア層及びシード層は本段階ではウェハ全面に形成し、最後に不要部をエッチングで除去する。
【００３３】
図４（ａ）は、下地膜２２を形成した状態を示す断面図である。図４（ａ）に示すように、下地膜２２は、電極パッド１６と絶縁膜２０との段差ＳＴを十分にカバーして、電極パッド１６上と絶縁膜２０上（孔部Ｈ３の内部を含む）に連続的に形成される。尚、下地膜２２を構成するバリア層の膜厚は、例えば１００ｎｍ程度であり、シード層の膜厚は、例えば数百ｎｍ程度である。尚、ここでいう不要部とは、例えば電極パッドを除くパッシベーション膜１８上に形成されているバリア層及びシード層を指す。
【００３４】
下地膜２２の形成が終了すると、次に、接続端子を形成する領域を露出させ、それ以外にレジストが形成されるようにパターニングを行う。レジストによるパターニング工程は従前のプロセスと全く同じである。次に、電気化学プレーティング （ＥＣＰ）法を用いて、孔部Ｈ３の内部及び電極パッド１６上にメッキ処理を施して、孔部Ｈ３内部を銅で埋め込むとともに、電極パッド１６上に突出した形状の、本発明にいう金属層としての接続端子２４を形成する工程を行う（この工程は、本発明にいう第５工程に相当する工程である）。このようにして、電極パッド１６の上方に接続パッド１６と電気的に接続され、基板１０の表面側の外部電極となる接続端子２４が形成される。
【００３５】
この後、レジストを剥離し、バリア層及びシード層の不要部（図示省略）をエッチングにより除去することにより、図４（ｂ）に示すような状態が形成される。尚、シード層のエッチングはウェット方式でエッチング液によりエッチングする方法が一般的である。また、バリア層はウェット方式でもよいが、ＲＩＥ等によるドライエッチングでもよい。この際、接続端子２４がエッチングされるのを防ぐために、接続端子２４を囲むようにレジストを形成した後、エッチングしても良い。
【００３６】
以上の工程を経て製造された半導体装置は、例えば接続端子２４が基板の裏面に露出するまで基板１０の裏面が研磨され（第６工程）、露出した接続端子２４と電気的に接続された電極が形成される。そして、基板１０の表面及び裏面に共に電極が形成された半導体装置を積層し、又は、基板１０の表面及び裏面に共に電極が形成された半導体装置を少なくとも１つ含んで積層して半導体装置間を配線することにより高密度実装が可能な三次元実装型（スタックド型）の半導体装置が製造される。
【００３７】
尚、半導体装置を積層するには、上下に配置された半導体装置の電極を、ハンダ等のロウ材によって電気的な導通を取りつつ、接合するようにしても良い。また、半導体装置を接合するためだけの接着材を用いても良い。この接着剤は、液状又はゲル状の接着剤であってもよいし、シート状の接着シートであってもよい。接着剤は、エポキシ樹脂を主な材料とするものであってもよく、絶縁性のものであってもよい。
【００３８】
また、接着剤により半導体装置同士を接合するだけではなく、電気的な導通を取る場合には、導電性物質を含んだ接着剤を用いても良い。この導電性物質は、例えば、ロウ材、ハンダ等の粒子で構成され、それらが接着材料中に分散している。こうすることで、被接続体同士の接合時に、その粒子が接合のロウとして働き、接合性をさらに著しく向上することができる。
【００３９】
接着剤は、導電粒子が分散された異方性導電接着剤（ＡＣＡ）、例えば異方性導電膜（ＡＣＦ）や異方性導電ペースト（ＡＣＰ）であってもよい。異方性導電接着剤は、バインダに導電粒子（フィラー）が分散されたもので、分散剤が添加される場合もある。異方性導電接着剤のバインダとして、熱硬化性の接着剤が使用されることが多い。その場合には、配線パターンと電極との間に、導電粒子が介在して両者間の電気的な接続が図られる。
【００４０】
また、半導体装置に形成された電極間の電気的な接続には、Ａｕ−Ａｕ、Ａｕ−Ｓｎ、ハンダ等による金属接合を適用してもよい。例えば、電極にこれらの材料を設け、熱のみ、超音波振動のみ、又は超音波振動及び熱等を印加して両者を接合する。両者が接合されると、振動や熱によって電極に設けられた材料が拡散して金属接合が形成される。
【００４１】
以上のように積層されて形成される三次元実装型の半導体装置の最も下（又は最も上）に位置する半導体装置の電極には、外部端子が設けられる。この外部端子はハンダ又は金属等で形成することができるが、必ずしもこれらに制限される訳ではなく、導電性の部材で形成すればよい。また、ハンダボールは必ずしも必要ではなく、半導体装置を基板上に実装して、半導体モジュールを構成してもよい。さらに、ハンダボールを形成せず、マザーボード実装時にマザーボード側に塗布されるハンダクリームを利用し、その溶融時の表面張力で電気的な接続をとってもよい。
【００４２】
以上説明したように、本実施形態による半導体装置の製造方法によれば、パッシベーション膜１８を開口し、引き続き電極パッド１６を開口して電極パッド１６に開口部Ｈ２を形成した後、パッシベーション膜１８をマスクとして基板１０を穿孔して基板１０に孔部Ｈ３を形成している。このため、電極パッド１６を開口するためのレジスト塗布工程、露光工程、及び現像工程、並びに、基板１０を穿孔するためのレジスト塗布工程、露光工程、及び現像工程が不要となって、工程数を削減することができるため製造効率を向上させることができる。また、工程数が少なくなるため、歩留まりの向上を期待することができる。また、レジストを露光する際のマスクが不要となるため、製造に要するコストを低下させることもできる。
【００４３】
また、本実施形態によれば、半導体素子が形成されていない位置に形成された電極パッド１６の形成位置に孔部Ｈ３を穿孔して接続端子２４を形成しているため、電極パッド１６の形成位置とは異なる位置に接続端子２４を形成した場合に比べて、半導体装置の面積を有効に利用することができ、その結果として半導体装置の設計の自由度が向上する。
【００４４】
また、接続端子２４を電極パッド１６の形成位置とは異なる位置に形成した場合には、接続端子２４の大きさが制限されることがあったが、本実施形態では接続端子２４の大きさを電極パッド１６と同程度の大きさにすることができるため、これにより他の半導体装置と接続される面積が大になり、その結果として半導体装置の堅牢性・信頼性を向上させることができる。
【００４５】
図５は、回路基板の概略構成を示す斜視図である。 図５に示すように、本発明の一実施形態による半導体装置の製造方法により製造された半導体装置１０１が回路基板１００上に搭載されている。回路基板１００には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１００には例えば銅等からなる配線パターンが所望の回路となるように形成されており、それらの配線パターンと半導体装置１０１の配線パターンとが機械的に接続され、又は、上述した異方性導電膜を用いて電気的な導通がとられている。また、本発明の実施形態による製造方法により製造された半導体装置を有する電子機器として、図６にはノート型パーソナルコンピュータ２００、図７には携帯電話３００が示されている。半導体装置及び電気光学装置又は上記の回路基板は各電子機器の筐体内部に配置される。
【００４６】
また、電子機器は、上記のノート型コンピュータ及び携帯電話に限られる訳ではなく、種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。
【００４７】
尚、上述した実施の形態の「半導体チップ」を「電子素子」に置き換えて、電子部品を製造することもできる。このような電子素子を使用して製造される電子部品として、例えば、光素子、抵抗器、コンデンサ、コイル、発振器、フィルタ、温度センサ、サーミスタ、バリスタ、ボリューム又はヒューズなどがある。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、電極上に位置する絶縁層の少なくとも一部をレジストパターンをマスクとして開口するとともに、同レジストパターンをマスクとして電極を開口し、その後にレジストパターンを除去してから絶縁層をマスクとして基板を穿孔し、次いで電極上であって先に開口された部分以外の部分における絶縁層の少なくとも一部を開口して電極を露出させ、基板を穿孔して形成された孔の内部及び露出された電極上に金属層を形成している。
このため、電極を開口する際、及び基板を穿孔する際のレジスト塗布、レジストの露光及び現像によるパターニングの工程が不要となるため、製造効率を向上させることができるという効果がある。また、レジストのパターニングに必要となるフォトマスク等のマスクが不要となるため、製造コストを低下させることもできるという効果がある。
更に、本発明によれば、通常、その下側に電子素子が形成されない電極の形成位置に孔を穿孔して半導体装置の外部の接続端子となる金属層を形成しているため、電極とは異なる位置に金属層を形成した場合に比べて、半導体装置の面積を有効に利用することができ、その結果として半導体装置の設計の自由度が向上するという効果がある。また、金属層を電極とは異なる位置に形成した場合には、金属層の大きさが制限されることがあったが、本発明では電極と同程度の大きさの金属層を形成することができ、これにより他の半導体装置との接続面積が大になり、半導体装置の堅牢性を向上させることができるという効果がある。
【図面の簡単な説明】
【図１】 本発明の一実施形態による半導体装置の製造方法における一連の製造工程の内の、本発明に関連した工程を示す工程図である。
【図２】 本発明の一実施形態による半導体装置の製造方法における一連の製造工程の内の、本発明に関連した工程を示す工程図である。
【図３】 本発明の一実施形態による半導体装置の製造方法における一連の製造工程の内の、本発明に関連した工程を示す工程図である。
【図４】 本発明の一実施形態による半導体装置の製造方法における一連の製造工程の内の、本発明に関連した工程を示す工程図である。
【図５】 回路基板の概略構成を示す斜視図である。
【図６】 本発明の一実施形態による製造方法により製造された半導体装置を有する電子機器の一例を示す図である。
【図７】 本発明の一実施形態による製造方法により製造された半導体装置を有する電子機器の他の例を示す図である。
【符号の説明】
１０……基板
１６……電極パッド（電極）
１８……パッシベーション膜（絶縁層）
２０……絶縁膜
２４……接続端子（金属層）
Ｈ１……開口部
Ｈ２……開口部
Ｈ３……孔部（孔）
Ｈ４……開口部
Claims (6)
- 基板上の電極を覆うように形成された絶縁層上に所定のレジストパターンを形成し、当該レジストパターンをマスクとして前記電極上に位置する前記絶縁層の少なくとも一部を開口する第１工程と、
前記レジストパターンをマスクとして、前記電極の一部を開口する第２工程と、
前記レジストパターンを除去した後に、前記第１工程で開口された前記絶縁層をマスクとして前記基板を穿孔する第３工程と、
前記電極上であって、前記第１工程で開口された部分以外の部分における絶縁層の少なくとも一部を開口して前記電極を露出させる第４工程と、
前記第３工程で穿孔した孔の内部及び前記第４工程で露出された電極上に金属層を形成する第５工程と、
前記金属層が基板の裏面に露出するまで基板の裏面を研磨する第６工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記第１工程で開口される前記絶縁層の開口部の径、前記第２工程で開口される前記電極の開口部の径、及び前記第３工程で穿孔により形成される孔の径は、同一であることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記絶縁層は、窒化珪素及び酸化珪素の少なくとも一方からなることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記絶縁層の厚みは、２μｍから６μｍの厚みに設定されることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第３工程と前記第４工程との間に設けられ、少なくとも前記第３工程で穿孔した孔の内壁に絶縁膜を形成する工程を更に含むことを特徴とする請求項３記載の半導体装置の製造方法。
- 請求項５記載の半導体装置の製造方法を用いて製造された半導体装置を少なくとも１つ含んで複数の半導体装置を積層し、前記金属層を介して前記請求項５記載の半導体装置の製造方法を用いて製造された半導体装置と他の半導体装置を電気的に接続する工程を含むことを特徴とする半導体装置の製造方法。
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