CN1195866A - 半导体存储器件 - Google Patents

Abstract

本发明公开了一种半导体存储器件,其中减少了由于存在缺陷位线所致的存储区域。在双字线系统的DRAM中,当在某个块中存在缺陷字线103时,仅有缺陷位线103所属的块的右或左部分中的存储区域104无效,另一侧上的区域有效。在这种情况中,借助地址转换电路,通过转换行地址的最高位和列地址的最高位,构成有效存储区组。

Description

半导体存储器件

本发明涉及可禁止使用缺陷地址的半导体存储器件。

近来，半导体存储器件特别是DRAM(动态随机存储器)的存储容量显著增加。然而，由于增加存储容量近来产生半导体存储器件的产量降低的问题。很难制造无缺陷的半导体存储器件，众所周知制造出的许多半导体存储器件都含有缺陷单元和/或缺陷位线。为了补救这种含有缺陷单元和/或缺陷位线的半导体存储器件，一般给半导体存储器件提供冗余结构。即，通过用冗余单元代替缺陷存储单元或包括缺陷位线的存储单元，使含有缺陷单元或由于缺陷的位线不能使用的存储单元的半导体存储器件可用做基本上无缺陷的半导体存储器。使用该方案，可改善半导体存储器件产量的降低。

然而，由于近来急剧增加存储容量，所制造出的半导体存储器件由于包括太多的缺陷单元和/或缺陷位线以致于不能由这种冗余结构进行了补救。从产量的角度来看，最好不要把所有的这种半导体存储器件都视为有缺陷的存储器件进行舍弃。为了补救这种半导体存储器件并使它们作为无缺陷的半导体存储器件，半导体存储器件的缺陷地址可由如日本专利申请特许公开No.H8-102529中提出的外部器件检测到。

图11示意性地显示了已知的半导体存储器件1000。半导体存储器件1000为包括主字线和子字线的双字线系统的DRAM。主字线由接受部分行地址的主字线解码器1001选择，子字线由接受其余行地址的子字线解码器1002选择。

在图11中，画阴影的部分为缺陷地址，不可能对其进行存取。即，由于冗余结构不能补救的存在缺陷单元1004，缺陷单元1004所属的存储组1003不能访问，并且由于存在缺陷位线1006，冗余结构不能补救的缺陷位线1006所属的所有存储组不能访问，即，不能访问存储块1005。

图12为主字线驱动电路1100，该电路可驱动含在主字线解码器1001中各个主字线对MWL和MWLB，该电路可提供给每个主字线。该主字线驱动电路1100提供有熔丝1101，如图12所示。当该熔丝1101断开时，连接到相对应的主字线对MWL和MWLB的所有字线都无效。这里应该注意这里使用术语“无效”是指不是不能物理地访问，仅是不能从外部器件访问它。

在图11中，显示了一种情况，为了使缺陷单元1004所属的存储组无效，切断对应于该存储组的熔丝1007，为了使缺陷位线1006所属的所有存储组(一个存储块1005)无效，切断对应于这些存储组的所有熔丝1008。

使用轮叫(roll call)测试模式，无论是否切断熔丝1101都可以从外部读出半导体存储器件1000。在轮叫测试模式中，无论主字线是否无效，将轮叫信号RCX的电平切换到低电平进行检测。

因此，为了检测无效的存储组，即，主字线，DRAM的用户在DRAM的电源接通后立即进行轮叫测试。当在该轮叫测试中检测出某个主字线无效时，这意味着不可能再使用与无效的主字线相对应的存储组，并且将存储组作为缺陷存储组登记在半导体存储器1000外的另一个存储器件的缺陷地址表中。

根据该技术，由于存在不能使用的该存储组，所以半导体存储器件1000实际上损失了部分存储容量。然而，由于含有不能被冗余结构补救的缺陷的半导体存储器件可以作为可接受的半导体存储器发货，所以提高了产量。

在半导体存储器的另一个现有技术中，日本专利申请特许公开No.H7-85696公开了一种技术，其中半导体存储器件被分为四个存储块，当没有缺陷字线时，所有的四个存储块都可以使用，半导体存储器件可作为存储容量为如64兆位的DRAM发货，当例如四个存储块中有三个存在缺陷位线时，可使用剩下的没有缺陷的存储块，半导体存储器件可作为存储容量为原容量的四分之一即16兆位的DRAM发货。

然而，在常规的半导体存储器件1000中，当存在缺陷位线1006时，缺陷位线1006所属的所有存储组即，一个存储块无效。因此，由于存在缺陷位线，所以大量的存储单元不能使用，半导体存储器的存储容量实际上减小了。

本发明的一个目的是提供一种半导体存储器件，具有最小量的由于缺陷位线而要被断开的存储单元。

为了获得以上目的，根据本发明的半导体存储器件包括一个主字线、一个由主字线激活的第一和第二存储区、产生指示第一和第二存储区中至少一个有缺陷的第一信号的电路、产生指示第一存储区有缺陷的第二信号的电路、产生指示第二存储区有缺陷的第三信号的电路，以及当第一和第二信号显示出缺陷时使第一存储区无效并且当第一和第三信号显示出缺陷时使第二存储区无效的电路。根据本发明的半导体存储器件，无效的存储区为常规的半导体存储器件存储区的一半。

图1和2显示了本发明的基本原理；

图3显示了图1中的107部分；

图4为与地址信号有关的电路的方框图；

图5为地址转换了的半导体存储器件的布局；

图6为根据本发明的第一实施例半导体存储器件中使用的地址转换电路的电路图；

图7和8为地址转换电路中的ACT信号发生电路的电路图；

图9为根据本发明的第一实施例半导体存储器件中使用的主字线驱动电路的电路图；

图10为显示本发明的半导体存储器件和外部电路之间连接的方框图；

图11为常规的半导体存储器件；

图12为常规的半导体存储器件中使用的主字线驱动电路的电路图；

图13为根据本发明的第二实施例半导体存储器件中使用的地址转换电路的电路图；

图14为显示地址转换电路进行的转换的表格；

图15为根据本发明的第二实施例半导体存储器件中使用的主字线驱动电路的电路图。

下面参考图1和2说明本发明的基本原理。

图1图示了存储容量为例如1千兆位的半导体存储器件100。该半导体存储器件100为包括主字线和子字线的双字线系统的DRAM。主字线由接受部分行地址的主字线解码器101选择，子字线由接受其余的行地址的子字线解码器102选择。参考数字106表示列解码器。

为图示简化起见，显示在图1中的半导体存储器件100被分为4个存储块。然而，半导体存储器件100也可以分为16个存储块或32个存储块。

图1显示了从上面开始数为第三存储块的存储块BL2中的位线103有缺陷的情况。通过下面的说明将很清楚，在本发明中，缺陷的位线103所属的整个存储块BL2没有全部无效，仅有阴影所示的一半存储块BL2无效，另一半仍以有效对待。在图1中，当存储块的右侧位线例如存储块BL2有缺陷时，仅有存储块BL2的右侧部分以无效对待，同一存储块的左侧部分仍以有效对待。图2显示了左侧位线无效的情况，其中，仅有存储块的左侧部分204以无效对待，它的左侧部分仍以有效对待。

虽然未显示在图1和2中，但当存在缺陷的存储单元时，缺陷的存储单元所属的存储组无效。

现在，更详细地介绍根据本发明的第一实施例的半导体存储器件。

图3为放大比例的图1所示的半导体存储器件100的107部分。如图3所示，为行地址的一部分的地址信号301施加到主字解码器101上。地址信号101通常施加到主字解码器的多个主字线驱动电路310、311和312上，并选择其中一个主字线驱动电路。选择的主字线驱动电路激活对应的主字线MWL。例如，当地址信号301选择主字线驱动电路310时，选择的主字线驱动电路310激活主字线MWL0和MWL1。每个主字线由互补的主字线对MWL和MWLB组成。然而，从简化图示的角度出发，图3中省略了所有的反相主字线MWLB。

为行地址的另一部分的地址信号302和303分别施加到各自的子字解码器102-1和102-2。这些地址信号302和303通常分别施加到相应的子字解码器的子字线驱动电路320到322以及330到332。各个子字线驱动电路由相应的主字线MWL激活。例如，子字线驱动电路320由主字线MWL0激活。激活的子字线驱动电路响应地址信号302和303，分别激活对应的其中一个子字线SWL。应该注意地址信号302和303由图中未显示的预解码电路预解码。

存储单元MC提供在子字线SWL和成对的位线BL和BL的每个交点上。

在下面的说明中，所有属于一个主字线驱动电路的地址区域都称做一个存储组(memory cluster)，所有属于对应于一位线对的多个主字线驱动电路(在图3中，为主字线驱动电路310到312)的地址区域都称做一个存储块(memory block)。即，存储组分别对应于主字线驱动电路，因此，它们由行地址的上位指定。例如，1千兆位的DRAM被分为例如32个存储块，每个含有64个存储组。在这种情况中，一个存储块对应于64个主字线驱动电路。

下面参考图9详细介绍例如主字线驱动电路310的电路结构。如图9所示，主字线驱动电路310接收由地址信号ADD和块选择信号BSL组成的地址信号301，当地址信号301变为选择状态时，主字线MWL0和MWL1变为高电平，反相的主字线MWLB0和MWLB1变为低电平。在地址信号301变为非选择状态时，主字线MWL0和MWL1变为低电平，反相的主字线MWLB0和MWLB1变为高电平。主字线MWL0和反相的主字线MWLB0在块的左侧延伸，主字线MWL1和反相的主字线MWLB1在块的右侧延伸。主字线MWL0和MWL1总是在相同的逻辑电平上，反相的主字线MWLB0和MWLB1总是在相同的逻辑电平上，除非ACT0信号或ACT1信号变为高电平。以后介绍ACT信号。

主字线驱动电路还包括熔丝900。当相应的组包括缺陷时，熔丝900切断。可用不同的方式切断熔丝900。例如，可用激光束或在制造半导体存储器件期间进行测试的基础上流过大电流切断熔丝900。熔丝900可以为多晶硅等。

在熔丝900未切断的状态中，即，组中没有缺陷，点901保持在低电平。另一方面，当熔丝900切断时，即，组中有缺陷，点901保持在高电平。因此，通过从外部对半导体存储器件100进行轮叫测试，可以读出熔丝900的状态，即，是否组中有缺陷。在轮叫测试模式中，无效组中的轮叫信号RCX转为低电平，因此，通过检测组的轮叫信号RCX可以指定无效的组。

可以通过图10中显示的控制器150进行轮叫测试。半导体存储器件100的用户在电源连接到半导体存储器件上后立即通过控制器150进行轮叫测试，并依次检查其各个组的轮叫信号RCX。当通过轮叫测试检测出某个组变为无效时，控制器150将组作为无效地址登记在无效地址表中。当在半导体存储器件100中请求存储数据的数据存储请求从CPU通过控制器150接收时，控制器150管理半导体存储器件100，以使缺陷地址不会被使用。

因此，由于存在不能使用的缺陷存储组，所以半导体存储器件100实际上损失了部分存储容量。然而，由于含有不能被冗余结构补救的缺陷的半导体存储器件可以作为可接受的半导体存储器发货，所以提高了产量。

下面介绍包括缺陷位线的一半块视为无效以及无缺陷的另一半块视为有效的方法。

再回到图1，具体而言，一半无效的块BL2的行地址，变为无效的右侧区104的行地址和左侧部分变为有效的行地址是相同的。即，块的右侧部分和左侧部分不是由行地址而是由列地址区分的。然而，由于对于每个组使区无效的决定受到控制，即，如以前所提到的，仅通过行地址而与列地址无关，不可能使块的一侧无效，而使块的另一侧有效。另一方面，可以考虑使用行地址和列地址控制要无效的区域不是每个组，而是例如每个部分。然而，由于通过控制器150半导体存储器件100的管理变得更复杂，所以这种考虑并不实际。

在本发明中，当存在缺陷位线时，通过转换行地址和列地址的最高位(uppermost bits)，可以指定块的右和左部分。顺便提及，在转换前，图1中块BL2中左和右部分的右侧逻辑值为行地址和列地址的最高位，在转换后，在相同块中的右和左部分中的左侧逻辑值为这些地址的最高位。

下面参考图4、6和7介绍用于转换行和列地址的最高位的地址转换电路400的电路结构和与其它电路的连接。

在图4中，参考数字401和402分别为行地址缓冲器和列地址缓冲器。从行地址缓冲器401和列地址缓冲器402输出的行地址的最高位Xi和列地址的最高位Yi施加到地址转换电路400。这些由地址转换电路400转换的地址信号施加到以上提到的主字解码器101、子字解码器102和列解码器106。刷新信号RFMA还提供到地址转换电路400。以后将介绍刷新信号RFMA。

图6显示了控制行地址的最高位和列地址的最高位的转换的地址转换电路400的电路结构。图6中所示的信号ACT0和ACT1表示缺陷位线的位置，并由被地址转换电路400包括的图7所示的电路产生。参考图7，当熔丝700切断时，块左侧部分中显示缺陷位线的信号ACT0为高电平，熔丝710切断时，块右侧部分中显示缺陷位线的信号ACT1为高电平。

如图9所示，当信号ACT0和ACT1为低电平时，延伸到左侧和右侧部分上的主字线在相同的逻辑电平上。然而，当信号ACT0和ACT1之一变为高电平时，一个主字线固定到非激活状态，而与地址信号无关。即，如上所述，当熔丝700切断并且信号ACT0为高电平时，主字线MEL1固定到非激活状态。

现在，介绍地址转换操作。

再回到图6，当刷新信号RFMA在低电平时，即，当操作不在刷新模式时，根据信号ACT0和ACT1的逻辑电平进行图14所示的转换。即，当信号ACT0和ACT1都在低电平时，即，当没有缺陷位线时，不进行转换。(Xi→Xi，Yi→Yi)。当信号ACT0为高电平时，即，当任一块的左侧部分上有缺陷位线时，Xi反相到Yi，并且Yi反相到Xi(Xi→Yi，Yi→Xi)。另一方面，当信号ACT1为高电平时，即，当任一块的右侧部分上有缺陷位线时，Xi和Yi相互转换(Xi←→Yi)。以后将介绍在块的右侧有缺陷位线并且在相同块的左侧部分上有缺陷位线的情况。

在参考图1介绍这种转换的技术原因。由于图1显示了在块的右侧部分上有缺陷位线的情况，所以信号ACT1为高电平。因此行地址的最高位Xi和列地址的最高位Yi相互转换，所以缺陷区104中的分别地址的最高位(1，1)和(0，1)分别转换成(1，1)和(1，0)。使用这种转换，不包括缺陷位线的左侧区域的最高位(1，0)和(0，0)分别转换成(0，1)和(0，0)。

结果，缺陷区104内对应于(0，1)部分的地址和非缺陷区内对应于(1，0)那部分的地址互换。即，如图5所示，对应于缺陷区的部分的地址等同地改变。因此，在该块BL2内无效的组变为仅有上半组，下半组可以有效地使用。换句话说，在对应于块BL2的上半组的主字线驱动电路内仅切断熔丝105，而保持对应于块BL2的上半组的主字线驱动电路内的熔丝不断。因此，假定一个块包括例如64个组，无效的组数仅为32。由于可以减少变为无效的组数，因此可以限制半导体存储器的存储容量的减少。

类似地，考虑如图2所示的在块的左侧部分上有缺陷位线的情况。在这种情况下，信号ACT0为高电平。因此，行地址的最高位Xi反相为Yi并且列地址的最高位Yi反相为Xi。因此，缺陷区域204的最高位(1，0)和(0，0)分别转换成(1，0)和(1，1)。因此，包含没有缺陷位线的左侧区域的最高位(1，0)和(0，1)分别转换成(0，0)和(0，1)。

这种转换的结果，包含缺陷位线203的块BL2内的缺陷区204内对应于(0，0)部分的地址和包含非缺陷位线的块BL2内的缺陷区204内对应于(1，1)那部分的地址互换。即，在该块BL2内无效的组仅为上半组，可有效地使用下半组。根据该实施例，通过这种地址信号转换，可以将无效的组数减少到常规情况的一半。

然而，在该实施例中，如果在地址信号转换后进行刷新操作，一个位线有两个字线激活，使数据损坏。在该实施例中，为了防止刷新操作期间进行地址转换操作，如图4和6所示，将刷新信号RFMA施加到地址转换电路400。当刷新信号RFMA变为高电平时，地址转换电路400可抑制地址转换，与信号ACT的电平无关。因此，在刷新操作期间不进行地址转换，因此可防止数据损坏。

然而，当在一个块中的右和左部分中存在缺陷位线时，地址转换自身已变得无意义，因此，熔丝700和710未断。在这种情况下，在该块中的所有的主字线驱动电路的熔丝切断，以使属于该块的所有组无效。

如上所述，该实施例的优点为即使存在缺陷位线，无效的组数减少到常规半导体存储器无效的组数的一半。然而，当在某个块中，当缺陷位线存在于例如它的右侧部分，并且在另一块中，缺陷位线存在于它的左部分时，不可能将无效的组数减少到为常规半导体存储器无效的组数的一半，由于如上所述，缺陷位线存在于一个块的右侧部分的情况的地址转换方法与缺陷位线存在于一个块的左侧部分的情况的地址转换方法不同。因此，在这种情况中，对于某个块，通过根据该实施例的地址转换，某个块的无效的组数减少到为常规半导体存储器无效的组数的一半，通过将另一个块内的主字线驱动电路的所有熔丝切断，使另一块的所有组无效。即使在这种情况中，无效的组数减少到常规半导体存储器无效的组数的3/4。

本发明的第二实施例改善了根据第一实施例的半导体存储器。根据第二实施例，无效的组数总是常规半导体存储器无效的组数的一半，即使缺陷位线存在于例如某个块中的右侧部分和缺陷位线存在于另一个块中的左侧部分。

根据本发明的半导体存储器件包括改善的地址转换电路400。即，该实施例的半导体存储器件的特征为信号ACT施加到每个块。下面参考图8和13详细介绍。

图8显示了根据本发明的第二实施例的半导体存储器件中的ACT信号发生器。由这些电路产生的信号ACT显示包括缺陷位线的每个块的右或左侧部分。例如，信号ACT00表示缺陷位线存在于块BL0的左侧部分，信号ACT10表示缺陷位线存在于块BL0的右侧部分。类似地，信号ACT01表示指示缺陷位线存在于块BL1的左侧部分。如图8所示，分别将块选择信号BSL施加到ACT信号发生电路，仅与所选择的块相应的那些信号ACT用做有信息。对应于未被选择的块的信号ACT固定到低电平，而与是否存在缺陷位线无关。

如图13所示，指示缺陷位线在各个块的右侧部分中的信号ACT00到ACT0n进行“或”运算，指示缺陷位线在各块的左侧部分中的信号ACT10到ACT1n也进行“或”运算。因此，地址转换电路400顺序地改变对应于被访问的块的信号ACT的转换方法。由于可以确定地址转换是否存在以及它的每个块以这种方式的转换方法，无效的组数变为常规半导体存储器件中的一半，即使在缺陷位线存在于例如某个块中的右侧部分和缺陷位线存在于另一个块中的左侧部分的情况下。然而，当缺陷位线存在于相同的块的右侧和左侧部分中时，和第一实施例中一样，使该块中的所有组无效。

产生用于分别块的信号ACT施加到显示在图15中的分别的主字线驱动电路310中。

如上所述，根据本发明，由于存在缺陷位线，将具有最小存储单元量的半导体存储器件分离出。

Claims (4)

1.一种半导体存储器件，包括主字线、每个由所述主字线激活的第一和第二存储区、激活指示所述第一和第二存储区中至少一个有缺陷的第一信号的第一电路、激活指示所述第一存储区有缺陷的第二信号的第二电路、激活指示所述第二存储区有缺陷的第三信号的第三电路，以及当所述第一和第二信号中一个被激活时使所述第一存储区无效并且当所述第一和第三信号中的一个被激活时使所述第二存储区无效的电路。

2.根据权利要求1的半导体存储器件，还包括当所述第一和第二存储区域中至少一个被无效时，转换至少部分行地址和部分列地址的转换电路。

3.一种半导体存储器件，包括：

第一和第二存储部分，所述第一和第二存储部分各包括多个存储单元，分别对应于第一和第二列地址选择所述的第一和第二存储部分；

第一主字驱动器，根据第一行地址激活第一主字线，所述第一主字线延长到所述第一和第二存储部分；

第二主字线驱动器，根据第二行地址激活第二主字线，所述第二主字线延长到第一和第二存储部分；

控制信号发生器，产生控制信号显示至少所述第一和第二存储部分中存在缺陷；以及

地址转换电路，根据所述控制信号将所述第一行地址转换为所述第一列地址，并将所述第二行地址转换为所述第二列地址。

4.根据权利要求3的半导体存储器件，其中在刷新周期期间，所述地址转换电路未被激活。

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