[go: up one dir, main page]

CN1819057A - 带有公共预充电器的动态随机存取存储器 - Google Patents

带有公共预充电器的动态随机存取存储器 Download PDF

Info

Publication number
CN1819057A
CN1819057A CN200510120433.1A CN200510120433A CN1819057A CN 1819057 A CN1819057 A CN 1819057A CN 200510120433 A CN200510120433 A CN 200510120433A CN 1819057 A CN1819057 A CN 1819057A
Authority
CN
China
Prior art keywords
bit line
semiconductor memory
pairs
charge circuit
bit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200510120433.1A
Other languages
English (en)
Other versions
CN1819057B (zh
Inventor
崔荣珠
金奎泓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1819057A publication Critical patent/CN1819057A/zh
Application granted granted Critical
Publication of CN1819057B publication Critical patent/CN1819057B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1204—Bit line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C2029/2602—Concurrent test

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

本发明公开了一种存储器布局，其中预充电器电路连接在不同的位线对之间而不是在读出放大器之间：每个位线对中的两个位线连接到不同的预充电电路，因此它们可以被充电到不同的预充电电压。即，每个位线对中的位线和位线杆读出线连接到不同的预充电电路。利用这种配置，可能通过同时激活全部的地址线进行读出应力测试，并对每对读出线中的位线和位线杆充电到不同电压。利用该配置，可能减少所要求的测试焊盘数。

Description

带有公共预充电器的动态随机存取存储器
技术领域
本发明涉及动态随机存取存储器(DRAM)半导体存储器，尤其涉及DRAM存储器的结构和测试。
背景技术
半导体DRAM存储器传统上包括：存储器单元阵列、均衡器电路、预充电电路、读出放大器、位线和字线。一个常用的结构包括扭绞的位线。图1示出了简单的传统DRAM存储器的部分的例子。存储器元件(未特别地示出)位于标为WL的字线和由数131至138标号的位线的相交处。位线131至134被扭绞为成对位线，而位线135至138没有被扭绞。每对位线具有相关联的均衡器电路和标为121至128的预充电电路以及相关联的标为110至117的读出放大器。为提高面积效率，每个读出放大器被两个存储器单元阵列使用。
用于集成电路的制造工艺不总是产生完美的器件，并且每个器件必须在它被制作之后测试。在有时使用高温和高压的测试中的老化(burn)通常被用来确保DRAM存储器在被发货(ship)时按照它们的规范工作。
常用的测试中老化在相邻的存储器单元之间产生电压差。在没有扭绞的成对位线的存储器中，这可以通过同时启用0、3、4和7字线和用高压预充电所述位线，然后启用1、2、5和6字线并用低压预充电位线来完成。
利用包括诸如如图1所示的扭绞的位线的存储器，如上所述的测试过程不会在所有的相邻单元之间导致电压差。图2A图示了测试电压的应用。图2B示出了在代表性数量的存储器单元上的结果电压。如图2B所示，位线BL0与4个高压单元相交(由带有垂直交叉影线的圆表示)，并且位线BL0B与4个低压单元相交(由带有水平交叉影线的圆表示)。因此，读出放大器可以读出在线BL0和BL0B之间的电压差。位线BL1和BL1B每个都与两高压单元和两低压单元相交。结果在具有扭绞位线的存储器中，如果所有字线同时激活，则在位线BL1和BL1B之间不会存在适合的电压，并且所述测试不会令人满意地运行。
因此，解决上述问题的现有技术设计将所述字线如下划分为组：
对于读出应力(stress)测试：
WL_4k和WL_4k+3
WL_4k+1和WL_4k+2
对于写应力测试：
WL_4K和WL_4K+2
WL_4K+1和WL_4K+3
因此，四个测试焊盘需要激活适合的字线，用于所述测试。
发明内容
本发明提供了一种存储器布局，其中预充电器电路连接在不同的位线对之间而不是在读出放大器之间：每个位线对中的两个位线连接到不同的预充电电路，因此它们可以被充电到不同的预充电电压。即，每个位线对中的位线和位线杆读出线连接到不同的预充电电路。利用这种配置，可能通过同时激活全部的地址线进行读出应力测试。每对位线中的位线和位线杆被预充电到不同电压。即使所述位线被扭绞，也可以在全部字线被同时激活时读出所述电压。和传统的一样，可以通过顺序激活偶数字线接着激活奇数字线进行写应力测试。这要求两个测试焊盘。然而，因为利用本发明，通过同时激活全部字线进行写测试，在所述写测试期间可以使用这两个相同的测试焊盘。结果，可能将所要求的测试焊盘数从四个减少到两个焊盘。
附图说明
图1是简单的传统DRAM存储器的图。
图2A和2B是图示妨碍有效存储器测试的问题的图。
图3是第一实施例的框图。
图4A和4B是示出在第一实施例中的相邻单元上的电压的图。
图5A和5B图示了测试模式结构。
图6A和6B是时序图。
图7A、7B和7C是图示3个不同实施例的图。
具体实施方式
现在参照附图描述本发明的几个优选实施例。本发明的各种其它的实施例也是可能的和实际的。本发明可以以许多不同的形式实施，并且本发明不应该被理解为限于在此提出的各实施例。
上面所列出的图图示了本发明的优选实施例和这样的实施例的操作。在图中，方框的大小不旨在表示各种物理组件的大小。如果相同的元件出现在多幅图中，相同的参考标号就被用于指示在它所出现的全部附图中的元件。
只示出和描述了各种单元中为向本领域技术人员传达对所述实施例的理解所必要的那些部分。未示出的那些部分和元件在本领域是常规和已知的。
图3图示了第一实施例的布局。在图3中所图示的实施例包括：3个DRAM存储器阵列块302、304和305。标号为311至316的6个读出放大器位于各存储器阵列块之间。和传统的一样，每个读出放大器连接到两个位线。(由斜交叉影线的框所示的)均衡器电路连接在每个成对的位线之间，这和传统的一样。代表性的均衡器被标为322；然而，要注意到在每对位线之间存在均衡器电路。
在图3中用带有水平和垂直交叉影线的长方形表示预充电器电路。带有垂直交叉影线的长方形表示高压预充电器，而带有水平交叉影线的长方形表示低压预充电器。例如，标号为321的块表示低压预充电器，而块324表示高压预充电器。随后将会相对图7A、7B和7C描述在预充电器电路、均衡器电路和存储器阵列中的电路系统的细节。由均衡器控制信号EQ_A、EQ_B等控制各均衡器，而由预充电控制线PRE_A、PRE_B等控制预充电电路。
每个读出放大器连接到成对的位线。例如，读出放大器311连接在标号为BLn和BLnB之间。同样，例如均衡器电路322的各均衡器电路连接在每对位线的各线之间。然而，在每对位线中的每个位线连接到不同的预充电器电路。也就是说，预充电器电路连接在连接到每个读出放大器的成对的位线之间。因此，在老化测试过程中，在每个位线对中的两个位线可以被充电到不同的预充电电压。结果是在老化测试期间，相邻单元具有在4B中所图示的高电压和低电压。带有水平交叉影线的预充电器电路连接到低压线VBL_L，而带有垂直交叉影线的预充电器连接到高压线VBL_H。
在此所使用的术语低压和高压意思是相对存储器阵列中的特定电路系统来说为低和高的电压。这些是在老化测试期间所使用的传统的低和高电压电平。要注意，在正常操作期间，全部位线被预充电到和传统相同的电压。
在读出应力测试期间，所有的地址线如图4A所示的那样被同时激活。在位线BL0和BL0B以及在BL1和BL1B上的各电压如图4A所示。相邻单元的各电压如图4B所示。正如可以从图4B所看到的那样，每个位线只能读出充电到特定电压的单元。对于未扭绞和扭绞的位线对来说，都是这样情形。
利用如图3所示的安排，可能同时预充电位线和位线杆(bar)到不同电压电平。即，例如，BL1和BL1B连接到不同的预充电器，其又连接到不同的老化预充电电压VBL_H和VBL_L。例如，BL1和BL1B线可以同时被充电到不同电压。这就如图4A所示那样缩短了测试周期。
图5A和5B表示用于进行晶片(wafer)老化测试的结构。列译码器501连接到具有第一和第二阵列块506和510的存储器阵列502。读出放大器507位于阵列506和507之间。焊盘508和509连接到外部测试器(tester)，以便提供适合的信号给字线。在图7A、7B和7C中提供了存储器502的各种实施例的细节图。晶片老化控制信号(WBE)激活晶片老化处理器504。处理器504又激活地址译码器505。
可以由所示的电路系统进行两个测试。所述两个测试是读出应力测试和写应力测试。要注意到只要求两个焊盘508和509来提供信号进行这些测试。只要求两个焊盘的理由是，正如先前所解释的，所述存储器包括具有两个电压电平的预充电，并且在读出测试期间，全部线被同时激活。在所述写测试期间，字线被划分为要求两个测试焊盘的两组。然而，这些相同的焊盘可以被用于在所述读出测试期间激活所有的线。
现在描述进行这两种测试的方式。在读出应力测试中，所有字线如先前描述的那样同时被激活。在图6A中示出了如何进行读出应力测试的时序图。时间a、b、c和d的周期沿着水平线表示。要注意到字线P_even和P_odd被同时激活。同样，低和高预充电VBL_H和VBL_L同时发生。充电发生在周期a和c，而读出发生在周期b和d。
在图5B中更详细地示出了在写应力测试期间地址译码器505激活字线的方式。全部字线由连接到焊盘508和509的两个信号P_even和P_odd激活。
在写应力测试期间，和传统的一样，所述字线如下被划分为偶数线和奇数线两组：
1)WL_4K和WL_4K+2
2)WL_4K+1和WL_4K+3
在读出应力测试期间，全部字线被同时激活。也就是说，如下将上面的两个组合并为一个组：
WL_4K、WL_4K+1、WL_4K+2和WL_4K+3
因此，可以只使用两个测试焊盘进行读出应力测试和写应力测试。相比之下，现有技术要求4个测试焊盘。
如图5B所图示的那样，两个测试信号P_even和P_odd提供了门561至564的两个输入，以便如下生成激活字线的信号PWBE0、PWBE1、PWBE2和PWBE3：
PWBE0    线0、4、8、12等
PWBE1    线1、5、9、13等
PWBE2    线2、6、10、14等
PWBE3    线3、7、11、15等
图6B中示出了各操作的时序。和先前的时序图一样，定时周期a、b、c等沿着水平轴示出。在这种情形，P_even和P_odd字线信号在不同的时间周期发生。然而，位线信号VBL_L和VBH_H发生在不同时间。在时间周期a，数据被写入节点WL4K、WL4K+2等。在时间周期b，数据被写入节点WL_4K+1、WL_4K+3等。
在图7A、7B和7C中示出了不同实施例的图。在如图7A所示的实施例中，存在用于存储器单元的每个阵列中的每对位线的预充电电路和均衡器电路。在如图7B所示的实施例中，存在用于连接到每个读出放大器的两个阵列中的位线的公共均衡器电路。在如图7B所示的实施例中，存在用于存储器单元的每个阵列中的每对位线的预充电电路。在如图7C所示的实施例中，存在用于连接到每个读出放大器的两个阵列中的位线的公共预充电电路和公共均衡器电路。
总之，在图7A所示的实施例中，存在用于每个单元阵列中的每对位线的预充电电路和均衡器。在如图7B所示的实施例中，存在公共均衡器电路。在如图7C所示的实施例中，存在公共均衡器电路和公共预充电电路。
在图7A、7B和7C中，某个均衡器电路和某个预充电电路被圈上，并在下面讨论。应该注意，尽管只具体讨论了一个预充电和均衡器电路，但所述讨论适于其它同等位置的均衡器和预充电器电路。每个个别的预充电器电路和每个个别的均衡器电路由如各图所示连接的传统的晶体管组成。
如图7A所示的实施例具有DRAM存储器单元阵列701、706和708。读出放大器705位于阵列701和706之间。读出放大器707位于存储器阵列706和708之间。存储器单元阵列701具有预充电电路702A和均衡器电路703A。存储器单元阵列706具有预充电电路702B和均衡器电路703B。要注意到，预充电电路连接到如先前描述的低和高压线VBL_H和VBL_L。预充电和均衡器电路的相同配置位于阵列706和708之间。
在图7B所示的实施例具有DRAM存储器单元阵列721、725和728。读出放大器722位于阵列721和725之间。读出放大器726位于阵列725和728之间。预充电电路722A与阵列721相关联，而预充电电路722B与阵列725相关联。均衡器723服务于存储器单元阵列721和存储器单元阵列725两者。预充电和均衡器电路的相同配置出现在存储器阵列725和728之间。
在图7C中所示的实施例具有DRAM存储器单元阵列751、755和759。读出放大器752位于阵列751和755之间。读出放大器756位于阵列755和759之间。预充电电路753A位于存储器单元阵列751和存储器单元阵列755之间并为存储器单元阵列751和存储器单元阵列755服务。同样地，均衡器电路754A位于存储器单元阵列751和存储器单元阵列755之间并为存储器单元阵列751和存储器单元阵列755服务。预充电电路753B和均衡器电路754B服务于阵列755和759。
应该懂得，在图3、7A、7B和7C中，只示出了3个存储器阵列块。为方便图示和解释只示出了3个存储器块。其它实施例包括各种其它数目的存储器块。而且，要注意，存储器的整个宽度在图中没有示出。存储器的剩余部分的配置类似于所图示的存储器的部分。
尽管已经相对本发明的优选实施例示出和描述了本发明，但是应该懂得，在不脱离本发明的范围和精神的情况下，各种各样的其它实施例是可能的。本发明的范围只由权利要求限定。

Claims (20)

1.一种半导体存储器设备，包括：
多个存储器单元，其布置为存储器单元的二维矩阵，所述存储器单元的矩阵被划分为多个二维存储器单元阵列；
多个字线，所述字线以第一方向横穿所述单元矩阵；
多个位线，所述位线以第二方向横穿所述矩阵，每对位线具有第一和第二位线；
所述存储器单元中的一个位于字线和所述第一或者所述第二位线中的任何一个的相交处；
所述位线的交替的对在存储器单元的相邻阵列之间扭绞；
每对位线具有相关联的读出放大器以检测所述对位线之间的电压差；
多个预充电电路，用于将在每个位线对中的两个位线充电到不同电压。
2.如权利要求1所述的半导体存储器设备，其中所述预充电电路被物理地安置在所述位线对之间。
3如权利要求1所述的半导体存储器设备，其中在读出测试期间，所述预充电电路将在每个位线对中的两个位线充电到不同的预充电电压。
4.如权利要求3所述的半导体存储器设备，其中在读出测试期间，全部字线被同时启用。
5.如权利要求4所述的半导体存储器设备，其中在读出测试期间，由每个位线所读出的全部单元被预充电到相同电压。
6.如权利要求1所述的半导体存储器设备，其中所述存储器单元是DRAM存储器单元。
7.如权利要求1所述的半导体存储器设备，包括与每对位线相关联的均衡器电路。
8.如权利要求7所述的半导体存储器设备，其中存在与每个存储器阵列相关联的分开的均衡器电路和分开的预充电电路。
9.如权利要求7所述的半导体存储器设备，其中存在与每个存储器阵列相关联的分开的预充电电路，并且均衡器电路由两个存储器阵列中的位线共享。
10.如权利要求7所述的半导体存储器设备，其中预充电电路和均衡器电路由两个存储器阵列中的位线共享。
11.如权利要求1所述的半导体存储器设备，其中所述预充电器被安排为两组预充电器，每个位线对中的两个线连接到不同组预充电器的预充电器，由此在测试操作期间，每组预充电器可以充电到不同电压，使得在每个位线对中的两个位线将被充电到不同电压。
12.一种半导体存储器，包含多个存储器单元阵列、多个字线、具有两个位线的位线对以及检测在所述位线对上的电压的读出放大器，所述位线的交替的对在相邻的存储器单元阵列之间扭绞，改进包括：
在所述位线的相邻对之间安置的预充电电路，每个预充电电路连接到两个相邻位线对中的一个位线，所述预充电电路适合于在测试操作期间将每个位线对的两个位线充电到不同的电压，
由此在老化读出测试期间，当所有的所述字线被同时激活时，电压将出现在所有的所述位线上。
13.如权利要求12所述的半导体存储器，其中在正常操作期间，所述预充电电路充电所述位线到相同的预充电电压。
14.如权利要求12所述的半导体存储器，包括用于每个位线对的均衡器电路。
15.如权利要求14所述的半导体存储器设备，其中存在与每个存储器阵列相关联的分开的均衡器电路组和分开的预充电电路组。
16.如权利要求14所述的半导体存储器设备，其中存在与每个存储器阵列相关联的分开的预充电电路组，并且所述均衡器电路由两个存储器阵列中的位线共享。
17.如权利要求14所述的半导体存储器设备，其中预充电电路和均衡器电路由两个存储器阵列中的位线共享。
18.一种半导体存储器，包括：
在字线和位线交叉处的存储器单元，所述位线以位线对组织，每对具有位线和位线杆，每个字线与存储器单元在每个位线对中的位线或者位线杆处相交，每个位线对具有读出放大器，
所述存储器单元布置为存储器单元阵列，每个单元阵列具有多个单元块，各位线对在各阵列块之间扭绞，以及
预充电器，用于两个位线对中的一个位线，每个预充电器对两个位线对中的一个位线充电，所述预充电电路适合于在老化读出测试期间充电每个位线对中的两个位线到不同电压。
19.如权利要求18所述的半导体存储器，其中在所选择的测试操作期间，所述预充电电路将每个位线对中的所述位线充电到不同电压，并且在正常操作期间，所述预充电器电路将每个位线对中的所述位线充电到相同电压。
20.如权利要求1所述的存储器电路，包括两个测试焊盘和逻辑，用于在写测试操作期间同时激活全部的偶数字线或者全部的奇数字线。
CN200510120433.1A 2004-11-10 2005-11-10 带有公共预充电器的动态随机存取存储器 Active CN1819057B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR91454/04 2004-11-10
KR1020040091454A KR100630714B1 (ko) 2004-11-10 2004-11-10 트위스트 비트 라인들에 센싱 스트레스를 효과적으로 줄수 있는 프리차아지부를 갖는 메모리 장치, 그 웨이퍼번-인 테스트 방법 및 프리차아지부의 배치 방법
US11/245,350 US7327610B2 (en) 2004-11-10 2005-10-05 DRAM memory with common pre-charger
US11/245,350 2005-10-05

Publications (2)

Publication Number Publication Date
CN1819057A true CN1819057A (zh) 2006-08-16
CN1819057B CN1819057B (zh) 2012-04-11

Family

ID=36316164

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200510120433.1A Active CN1819057B (zh) 2004-11-10 2005-11-10 带有公共预充电器的动态随机存取存储器

Country Status (4)

Country Link
US (1) US7327610B2 (zh)
KR (1) KR100630714B1 (zh)
CN (1) CN1819057B (zh)
TW (1) TWI310567B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102496389A (zh) * 2011-11-30 2012-06-13 中国科学院微电子研究所 一种读取时序控制电路
CN106067315A (zh) * 2015-04-20 2016-11-02 爱思开海力士有限公司 感测放大器及包括其的半导体器件

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100838363B1 (ko) * 2005-10-20 2008-06-13 주식회사 하이닉스반도체 센스앰프 회로
US7324396B2 (en) * 2005-10-20 2008-01-29 Infineon Technologies Ag Sense amplifier organization for twin cell memory devices
KR100827444B1 (ko) 2006-12-22 2008-05-06 삼성전자주식회사 반도체 메모리 장치 및 이의 번인 테스트 방법
US7495976B2 (en) * 2007-01-08 2009-02-24 Arm Limited Repairing integrated circuit memory arrays
KR100913969B1 (ko) 2007-07-26 2009-08-26 주식회사 하이닉스반도체 메모리 장치의 이퀄라이즈 트랜지스터 레이아웃
US7697343B2 (en) * 2007-09-27 2010-04-13 Intel Corporation Circuit and method for pre-charging from both ends of an array in a read operation in NAND flash memory
CN101645305B (zh) * 2008-08-05 2013-03-27 辉达公司 静态随机存取存储器的自动跟踪数据
US7881137B2 (en) * 2008-10-23 2011-02-01 Qualcomm Incorporated Read assist for memory circuits with different precharge voltage levels for bit line pair
US8934314B2 (en) * 2011-12-28 2015-01-13 Intel Corporation Apparatus and method for improving power delivery in a memory, such as, a random access memory
KR102125568B1 (ko) * 2014-02-19 2020-06-23 에스케이하이닉스 주식회사 반도체 장치 및 그 테스트 방법
CN104601734B (zh) * 2015-02-14 2018-06-01 成都我来啦网格信息技术有限公司 一种智能储物柜的在线激活方法
US9928899B2 (en) 2015-12-29 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Flying and twisted bit line architecture for dual-port static random-access memory (DP SRAM)
JP2021047969A (ja) * 2019-09-20 2021-03-25 キオクシア株式会社 メモリデバイス

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07118196B2 (ja) * 1988-12-28 1995-12-18 株式会社東芝 スタティック型半導体メモリ
JP2793427B2 (ja) * 1992-04-08 1998-09-03 株式会社東芝 半導体装置
KR100319897B1 (ko) * 2000-01-31 2002-01-10 윤종용 파이프라인 구조에서의 데이터 테스트 시간을 줄일 수있는 반도체 메모리장치
US6307768B1 (en) * 2000-12-28 2001-10-23 Infineon Technologies Richmond, Lp Bitline twist with equalizer function
US6721217B2 (en) * 2002-06-27 2004-04-13 Texas Instruments Incorporated Method for memory sensing

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102496389A (zh) * 2011-11-30 2012-06-13 中国科学院微电子研究所 一种读取时序控制电路
CN102496389B (zh) * 2011-11-30 2014-11-05 中国科学院微电子研究所 一种读取时序控制电路
CN106067315A (zh) * 2015-04-20 2016-11-02 爱思开海力士有限公司 感测放大器及包括其的半导体器件
CN106067315B (zh) * 2015-04-20 2020-09-25 爱思开海力士有限公司 感测放大器及包括其的半导体器件

Also Published As

Publication number Publication date
CN1819057B (zh) 2012-04-11
US20060098508A1 (en) 2006-05-11
US7327610B2 (en) 2008-02-05
KR20060042702A (ko) 2006-05-15
TWI310567B (en) 2009-06-01
KR100630714B1 (ko) 2006-10-04
TW200625330A (en) 2006-07-16

Similar Documents

Publication Publication Date Title
CN1283005C (zh) 半导体存储设备
CN1819057A (zh) 带有公共预充电器的动态随机存取存储器
US5457696A (en) Semiconductor memory having internal test circuit
US4757503A (en) Self-testing dynamic ram
US4868823A (en) High speed concurrent testing of dynamic read/write memory array
CN1700356A (zh) 半导体存储器
US8477547B2 (en) Semiconductor memory device and method of operating the same
US7362633B2 (en) Parallel read for front end compression mode
CN1509476A (zh) 在存储阵列中使用互补位的设备与方法
USRE34445E (en) Self-testing dynamic RAM
JP4141656B2 (ja) 半導体メモリ集積回路および半導体メモリ装置をテストする方法
KR0181202B1 (ko) 고대역폭을 얻기 위한 반도체 메모리장치 및 그 신호선배치방법
CN1053143A (zh) 半导体存储器件
KR101564848B1 (ko) 공유 판독 및 기록 회로들을 가진 타일들을 포함하는 메모리 장치
US6292383B1 (en) Redundant memory cell for dynamic random access memories having twisted bit line architectures
US5432744A (en) Dynamic semiconductor memory circuit
US6058495A (en) Multi-bit test circuit in semiconductor memory device and method thereof
JPH0349092A (ja) 半導体集積回路メモリのためのテスト信号発生器およびテスト方法
CN1121693C (zh) 半导体存储装置及其测试方法
US5615156A (en) Semiconductor memory device having plural memory mats with centrally located reserve bit or word lines
KR100430617B1 (ko) 반도체 기억 장치 및 그 동작 방법
KR20030049480A (ko) 메쉬 형태 구조의 프리차아지 전압 라인을 가지는 반도체메모리 장치
JP5221847B2 (ja) 共通プリチャージャを有するｄｒａｍメモリ
US6754113B2 (en) Topography correction for testing of redundant array elements
US7299381B2 (en) Discrete tests for weak bits

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant