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KR20060042702A - 트위스트 비트 라인들에 센싱 스트레스를 효과적으로 줄수 있는 프리차아지부를 갖는 메모리 장치, 그 웨이퍼번-인 테스트 방법 및 프리차아지부의 배치 방법 - Google Patents

트위스트 비트 라인들에 센싱 스트레스를 효과적으로 줄수 있는 프리차아지부를 갖는 메모리 장치, 그 웨이퍼번-인 테스트 방법 및 프리차아지부의 배치 방법 Download PDF

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KR20060042702A
KR20060042702A KR1020040091454A KR20040091454A KR20060042702A KR 20060042702 A KR20060042702 A KR 20060042702A KR 1020040091454 A KR1020040091454 A KR 1020040091454A KR 20040091454 A KR20040091454 A KR 20040091454A KR 20060042702 A KR20060042702 A KR 20060042702A
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bit line
memory device
precharge
voltage
pair
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Abstract

본 발명은 트위스트 비트 라인들에 센싱 스트레스를 효과적으로 줄 수 있는 프리차아지부를 갖는 메모리 장치, 그 웨이퍼 번-인 테스트 방법 및 프리차아지부의 배치 방법에 대하여 개시된다. 프리차아지부는 공유된 센스 앰프부에 접속되어 있는 비트 라인과 상보 비트 라인으로 서로 다른 스트레스 전압을 인가한다. 프리차아지부는 서로 다른 비트 라인 쌍에 속하며 인접된 비트 라인들 사이에 연결되고, 인접된 비트 라인들에 제1 비트 라인 전압 또는 제2 비트 라인 전압을 인가한다. 웨이퍼 번-인 테스트 시, 한꺼번에 모든 워드라인들을 인에이블시켜 트위스트 비트 라인 구조의 이웃한 비트 라인들에 서로 다른 제1 비트 라인 전압과 제2 비트 라인 전압을 인가한다. 이에 따라, 트위스트 비트 라인 상의 데이터 충돌 없이 이웃한 비트 라인들에 센싱 스트레스를 준다.
프리차아지부, 이퀄라이저부, 트위스트 비트 라인, 웨이퍼 번-인 테스트

Description

트위스트 비트 라인들에 센싱 스트레스를 효과적으로 줄 수 있는 프리차아지부를 갖는 메모리 장치, 그 웨이퍼 번-인 테스트 방법 및 프리차아지부의 배치 방법{Precharge circuit for inducing sensing stress upon twist bit lines of memory, layout of the precharge circuit and wafer burn-in test method of the memory device}
도 1은 종래의 트위스트 비트 라인 구조의 메모리 장치를 설명하는 도면이다.
도 2는 본 발명의 제1 실시예에 따른 메모리 장치를 설명하는 도면이다.
도 3은 본 발명의 제2 실시예에 따른 메모리 장치를 설명하는 도면이다.
도 4는 본 발명의 제3 실시예에 따른 메모리 장치를 설명하는 도면이다.
도 5a 및 도 5b는 트위스트 비트 라인 구조 예들을 설명하는 도면이다.
도 6은 본 발명의 프리차아지 및 이퀄라이저부의 배치 방법을 설명하는 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 트위스트 비트 라인들에 센싱 스트레스를 효과적으로 줄 수 있는 프리차아지부를 갖는 메모리 장치, 그 웨이퍼 번-인 테스트 방법 및 프리차아지부의 배치 방법에 관한 것이다.
반도체 메모리 장치 특히, DRAM의 셀 밀도(cell density)가 고집적화되어 감에 따라 비트 라인 간의 간격이 줄어들게 된다. 이에 따라 메모리 셀 데이터 센싱시 비트 라인 커플링 노이즈가 급격하게 증가되어 이를 해결하기 위한 트위스트 비트 라인 구조가 개발되었다.
트위스트 비트 라인 구조는 비트 라인(BL)과 상보 비트 라인(
Figure 112004052112223-PAT00001
)이 일정한 간격을 두고 위치가 치환되는 구조로, 홀수 열(odd column)과 짝수 열(even column)의 배열을 적당히 조절하여 임의의 비트 라인(BL)과 상보 비트 라인(
Figure 112004052112223-PAT00002
)에서 발생하는 비트 라인 커플링 노이즈를 인접한 열의 비트 라인에서 인가되는 비트 라인 커플링 노이즈를 이용하여 서로 상쇄시킴으로써 상호 비트 라인 커플링 노이즈를 제거한다.
DRAM 제품의 수율 향상과 신뢰성 확보를 위하여, DRAM 셀들에 일정한 데이터 패턴을 반복적으로 기입하고 독출하는 웨이퍼 번-인 테스트를 수행한다. 웨이퍼 번-인 테스트는 웨이퍼 레벨에서 번인-스트레스를 인가하여 초기에 신뢰성 관련 불량 셀을 스크린하여 리페어함으로써, 패키지 수율 향상과 더불어 결함 셀의 불필요한 패키지와 후속 테스트에 들어가는 비용과 시간을 절감할 수 있는 유용한 테스트 방법이다.
웨이퍼 번-인 스트레스는 크게 라이트(write) 스트레스와 센싱 스트레스로 구분된다. 라이트 스트레스는 일정한 비트 라인 전압(VBL)을 모든 비트 라인들에 동시에 인가하여 메모리 셀에 기입하는 것으로, 주로 셀 스토리지 노드 결함, 셀 정션 결함, 워드라인들의 브릿지, 워드라인과 비트 라인 사이의 브릿지 등의 잠재성 소프트 불량을 스크린한다. 센싱 스트레스는 셀 데이터 토폴로지를 고려하여 서로 다른 데이터를 비트 라인(BL)과 상보 비트 라인(/BL)에 순차적으로 인가하여 메모리 셀에 기입한 후 센싱 동작을 통하여 비트 라인(BL)과 상보 비트 라인(/BL)을 디벨롭시켜 인접한 비트 라인 간의 쇼트(short) 불량이나 셀 간 쇼트 불량을 스크린한다.
도 1은 종래의 트위스트 비트 라인 구조의 메모리 장치를 설명하는 도면이다. 이를 참조하면, 메모리 장치(100)는 제1 메모리 셀 어레이 블락(10)과 제2 메모리 셀 어레이 블락(20)이 제1 센스 앰프 블락(40)을 공유하고, 제2 메모리 셀 어레이 블락(20)과 제3 메모리 셀 어레이 블락(30)이 제2 센스 앰프 블락(50)을 공유한다. 제1 내지 제3 메모리 셀 어레이 블락(10, 20, 30)은 제2 메모리 셀 어레이 블락(20)에 도시된 바와 같이, 이븐 비트 라인 쌍들((BL0,/BL0), (BL2,/BL2), (BL4,/BL4), (BL6,/BL6))은 노멀 비트 라인 구조를 가지고 오드 비트 라인 쌍들((BL1,/BL1), (BL3,/BL3), (BL5,/BL5), (BL7,/BL7))은 트위스트 비트 라인 구조를 갖는다.
제1 센스 앰프 블락(40)은 제1 또는 제2 아이소레이션부(60, 70)를 통해 연결되는 제1 또는 제2 메모리 셀 어레이 블락(10, 20)의 이븐 비트 라인 쌍들((BL0,/BL0), (BL2,/BL2), (BL4,/BL4), (BL6,/BL6))에 연결된 메모리 셀들의 데이 터를 감지 증폭한다. 제2 센스 앰프 블락(50)은 제3 또는 제4 아이소레이션부(80, 90)를 통해 연결되는 제2 또는 제3 메모리 셀 어레이 블락(10, 20)의 오드 비트 라인 쌍들((BL1,/BL1), (BL3,/BL3), (BL5,/BL5), (BL7,/BL7))에 연결된 메모리 셀들의 데이터를 감지 증폭한다. 대표적으로, 제2 메모리 셀 어레이 블락(20)의 이븐 비트 라인 쌍들((BL0,/BL0), (BL2,/BL2), (BL4,/BL4), (BL6,/BL6))은 제1 프리차아지 및 이퀄라이저부(110)와 연결되고, 오드 비트 라인 쌍들((BL1,/BL1), (BL3,/BL3), (BL5,/BL5), (BL7,/BL7))은 제2 프리차아지 및 이퀄라이저부(120)와 연결된다.
웨이퍼 번-인 테스트은 대용량의 셀들로 데이터를 기입하기 위하여, 비트 라인(BLi, i=0,1,2,…)과 상보 비트 라인(/BLi, i=0,1,2,…)을 소정의 비트 라인 전압 레벨(VBL)로 등화시키는 제1 및 제2 프리차아지 및 이퀄라이저부(110, 120)를 이용한다. 제1 및 제2 프리차아지 및 이퀄라이저부(110, 120)는 비트 라인(BLi)과 상보 비트 라인(/BLi) 사이에 이퀄라이징 신호(EQ_C)에 그 게이트들이 연결되는 3개의 트랜지스터들(111, 112, 113)로 구성된다. 제1 트랜지스터(111)와 제2 트랜지스터(112)의 소스들은 비트 라인 전압(VBL)에 연결되고 그 드레인들은 각각 비트 라인(BLi)과 상보 비트 라인(/BLi)에 연결된다. 제3 트랜지스터(113)의 소스와 드레인은 비트 라인(BLi)과 상보 비트 라인(/BLi)에 연결된다.
웨이퍼 번-인 테스트에서는 예컨대, 제2 메모리 셀 어레이 블락(20) 내 4개의 워드라인들(WL<4m>-WL<4m+3>, …, WL<4n>-WL<4n+3>, (m,n은 자연수))이 하나의 기입 단위로 설정된다. 제1 워드라인(WL<4m>, …, WL<4n>)과 제4 워드라인 (WL<4m+3>, …, WL<4n+3>))을 동시에 인에이블시킨 후 비트 라인 전압(VBL)으로 고 전압을 인가하여 메모리 셀 스토리지 노드에 하이(H) 데이터를 기입한다. 제2 워드라인(WL<4m+1>, …, WL<4n+1>)과 제3 워드라인(WL<4m+2>, …, WL<4n+2>))을 동시에 인에이블시킨 후 비트 라인 전압(VBL)으로 접지 전압을 인가하여 메모리 셀 스토리지 노드에 로우(L) 데이터를 기입한다. 이렇게 하여, 비트 라인(BLi, i=자연수)에 접속되어 있는 모든 셀(이하 "트루 셀"이라 칭한다)에는 하이(H) 데이터가, 그리고 상보 비트 라인(/BLi, i=자연수)에 접속되어 있는 모든 셀(이하 "컴플리먼터리 셀"이라 칭한다)에는 로우(L) 데이터가 저장된다.
이러한 웨이퍼 번-인 테스트 방법은 노멀 비트 라인 구조인 이븐 비트 라인 쌍((BL0,/BL0), (BL2,/BL2), (BL4,/BL4), (BL6,/BL6))에서는 트루 셀들과 컴플리먼터리 셀들 각각에 동일한 하이(H) 데이터와 로우(L) 데이터가 저장되어 있어서, 센싱 스트레스를 제대로 줄 수 있다. 이에 반하여, 트위스트 비트 라인 구조의 오드 비트 라인 쌍((BL1,/BL1), (BL3,/BL3), (BL5,/BL5), (BL7,/BL7))에서는 트루 셀들과 컴플리먼터리 셀들 각각의 반은 하이(H) 데이터가, 그리고 나머지 반은 로우(L) 데이터가 저장되어 있다. 이에 따라 모든 워드라인들을 열고 센싱 스트레스를 진행하는 경우, 하이(H) 데이터와 로우(L) 데이터가 반반씩 존재함으로 인해 서로 상쇄되는 결과를 가져오기 되어, 센싱 스트레스를 제대로 줄 수 없는 문제점이 발생한다.
그러므로, 트위스트 비트 라인 구조를 갖는 메모리 장치의 센싱 스트레스를 제대로 인가할 수 있는 웨이퍼 번인 테스트 방법이 필요하다.
본 발명의 목적은 트위스트 비트 라인들에 센싱 스트레스를 효율적으로 인가할 수 있는 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 상기 메모리 장치의 웨이퍼 번인 테스트 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 본 발명의 프리차아지부의 배치 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 메모리 장치는 비트 라인과 상보 비트 라인으로 구성된 비트 라인 쌍들이 적어도 하나 이상 배열되고, 비트 라인 쌍이 트위스트 비트 라인 구조를 갖는 메모리 셀 어레이; 및 서로 다른 비트 라인 쌍에 속하며 인접된 비트 라인들 사이에 연결되고, 인접된 비트 라인들에 제1 또는 제2 비트 라인 전압을 인가하는 프리차아지부를 포함한다. 프리차아지부는 제1 비트 라인 쌍의 상보 비트 라인과 제2 비트 라인 쌍의 비트 라인 사이에 연결되는 2개의 트랜지스터들로 구성된다.
상기 다른 목적을 달성하기 위하여, 본 발명의 비트 라인 및 상보 비트 라인으로 구성된 비트 라인 쌍들이 트위스트 비트 라인 구조를 갖는 메모리 장치의 웨이퍼 번-인 테스트 방법은 제1 비트 라인 전압을 제공하는 단계; 제2 비트 라인 전압을 제공하는 단계; 제1 비트 라인 쌍의 상기 상보 비트 라인에 상기 제1 비트 라인 전압을 인가하는 단계; 제2 비트 라인 쌍의 상기 비트 라인에 상기 제2 비트 라 인 전압을 인가하는 단계; 및 상기 제1 및 제2 비트 라인 쌍들에 연결되는 메모리 셀들의 모든 워드라인들을 인에이블시키는 단계를 포함한다.
상기 또 다른 목적을 달성하기 위하여. 본 발명의 프리차아지부의 배치 방법은 메모리 장치의 제1 방향으로 비트 라인 및 상보 비트 라인을 각각 형성하는 제1 메탈 라인들; 메모리 장치의 제2 방향으로 제1 전압 라인과 제2 전압 라인을 각각 형성하는 제2 메탈 라인들; 비트 라인 및 상보 비트 라인 각각과 연결되는 제1 및 제2 콘택들과 접촉되는 제1 액티브 영역; 제1 전압 라인과 연결되는 제3 콘택과 접촉되는 제2 액티브 영역; 제2 전압 라인과 연결되는 제4 콘택과 접촉되는 제3 액티브 영역; 제1 액티브 영역 위로 제1 콘택과 제2 콘택 사이에 형성되어 이퀄라이저 신호 라인을 형성하는 제1 게이트 폴리 영역; 제1 액티브 영역과 상기 제2 액티브 영역을 연결하는 제4 액티브 영역; 제1 액티브 영역과 상기 제3 액티브 영역을 연결하는 제5 액티브 영역; 제4 액티브 영역 위로 제1 콘택과 제3 콘택 사이에 형성되고, 제5 액티브 영역 위로 제2 콘택과 제4 콘택 사이에 형성되어 프리차아지 신호 라인을 형성하는 제2 게이트 폴리 영역을 포함한다.
따라서, 본 발명의 메모리 장치에 의하면, 웨이퍼 번-인 테스트 시 한꺼번에 모든 워드라인들을 인에이블시켜 트위스트 비트 라인 구조의 이웃한 비트 라인들에 서로 다른 제1 비트 라인 전압과 제2 비트 라인 전압을 인가한다. 이에 따라, 종래의 웨이퍼 번-인 테스트 시 발생되던 트위스트 비트 라인 상의 데이터 충돌 없이 이웃한 비트 라인들에 센싱 스트레스를 준다. 그리고, 모든 워드라인을 한꺼번에 인에이블시켜 센싱 스트레스를 주기 때문에, 웨이퍼 번-인 테스트의 생산성을 높인 다. 또한, 웨이퍼 번-인 테스트 시 프로빙하는 패드 수를 줄일 수 있어 한번에 여러 개의 칩들을 테스트할 수 있어서 생산성이 더욱 향상된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 제1 실시예에 따른 메모리 장치를 설명하는 도면이다. 이를 참조하면, 메모리 장치(200)는 도 1의 메모리 장치(100)와 비교하여, 제1 프리차아지 및 이퀄라이저부(110)가 제1 프리차아지부(210)와 제1 이퀄라이저부(220)로 분리되고, 제2 프리차아지 및 이퀄라이저부(120)가 제2 프리차아지부(230)와 제2 이퀄라이저부(240)로 분리된다는 점에서 차이가 있다. 그리고 제2 이퀄라이저부(240)가 센스앰프부(예컨대, 제2 센스앰프부(50))를 공유하는 메모리 셀 어레이 블락들(예컨대, 제2 및 제3 메모리 셀 어레이 블락들(20, 30)의 비트 라인들에 공유된다는 점에서 차이가 있다. 그리고, 메모리 장치(200)의 나머지 구성 요소들은 도 1의 메모리 장치(100) 내 구성 요소들과 동일하여 동일한 참조 부호를 갖는다.
설명의 편의를 위하여, 메모리 장치(200) 내 대표적으로 제2 메모리 셀 어레이 블락(20)은 예컨대 8개의 비트 라인 쌍들((BL0,/BL0), (BL1,/BL1), (BL2,/BL2), (BL3,/BL3), (BL4,/BL4), (BL5,/BL5), (BL6,/BL6))로 구성되는 예에 대하여 설명된 다. 이븐 비트 라인 쌍들((BL0,/BL0), (BL2,/BL2), (BL4,/BL4), (BL6,/BL6))은 노멀 비트 라인 구조를 갖고, 오드 비트 라인 쌍들((BL1,/BL1), (BL3,/BL3), (BL5,/BL5), (BL7,/BL7))은 트위스트 비트 라인 구조를 갖는다. 그리고 메모리 장치(200)는 웨이퍼 번-인 테스트 동작에 대하여 먼저 설명된 후, 노멀 동작에 대하여 설명된다.
웨이퍼 번인 테스트에서, 제1 및 제2 이퀄라이저부(220, 240)는 제1 및 제2이퀄라이징 신호(EQ_A, EQ_B)의 비활성화에 응답하여 트랜지스터들(221-224, 241-244)이 오프된다. 그리고 아이솔레이션부(60,70,80,90) 각각은 제1 내지 제3 아이소레이션 신호(ISO_T, ISO_C, ISO_B)의 활성화에 응답하여 각 트랜지스터들이 온 상태가 된다.
제1 프리차아지부(210)는 서로 다른 이븐 비트 라인 쌍에 속하는 인접된 비트 라인들 사이에 연결되는 2개의 트랜지스터들(211, 212-213, 214-215, 216-217, 218)로 구성된다. 211과 218 트랜지스터들은 메모리 셀 어레이 블락(20)의 에지에 속하는 비트 라인들(BL0, /BL6)에 연결되어 이웃한 비트 라인을 갖지 못하기 때문에, 하나씩 구성된다.
211 트랜지스터는 BL0 비트 라인이 그 드레인에 연결되고, 제1 비트 라인 전압(VBL_H)이 그 소스에 연결되고, 프리차아지 신호(PRE_C)가 그 게이트에 연결된다. 212-213 트랜지스터들은 /BL0와 BL2 비트 라인들 사이에 직렬 연결되고, 그 게이트들은 프리차아지 신호(PRE_C)에 연결되고, 그 소스들은 제2 비트 라인 전압(VBL_L)에 연결된다. 214-215 트랜지스터들은 /BL2와 BL4 비트 라인들 사이에 직렬 연결되고, 그 게이트들은 프리차아지 신호(PRE_C)에 연결되고, 그 소스들은 제1 비트 라인 전압(VBL_H)에 연결된다. 216-217 트랜지스터들은 /BL4와 BL6 비트 라인들 사이에 직렬 연결되고, 그 게이트들은 프리차아지 신호(PRE_C)에 연결되고, 그 소스들은 제2 비트 라인 전압(VBL_L)에 연결된다. 그리고, 218 트랜지스터들은 /BL6 비트 라인이 그 드레인에 연결되고, 제1 비트 라인 전압(VBL_H)이 그 소스에 연결되고, 프리차아지 신호(PRE_C)가 그 게이트에 연결된다.
211 내지 218 트랜지스터들의 게이트들이 프리차아지 신호(PRE_C)에 연결되므로, 프리차아지 신호(PRE_C)의 활성화에 응답하여 211 내지 218 트랜지스터들이 온된다. 이에 따라, /BL0 비트 라인에 제1 비트 라인 전압(VBL_H)이, /BL0와 BL2 비트 라인들에 제2 비트 라인 전압(VBL_L)이, /BL2와 BL4 비트 라인들에 제1 비트 라인 전압(VBL_H)이, /BL4와 BL6 비트 라인들에 제2 비트 라인 전압(VBL_L)이, 그리고 /BL6 비트 라인에 제1 비트 라인 전압(VBL_H)이 인가된다.
웨이퍼 번-인 테스트 시, 제1 비트 라인 전압(VBL_H)을 제2 비트 라인 전압(VBL_L) 보다 높은 전압 레벨을 갖도록 설정한다. 예컨대 제1 비트 라인 전압(VBL_H)은 전원 전압(VDD) 레벨을 갖고 제2 비트 라인 전압(VBL_L)은 접지 전압(VSS) 레벨을 갖도록 설정할 수 있다. 즉, BL0 비트 라인에 로직 "1" 데이터가, /BL0와 BL2 비트 라인들에 로직 "0" 데이터가, /BL2와 BL4 비트 라인들에 로직 "1" 데이터가, /BL4와 BL6 비트 라인들에 로직 "0" 데이터가, 그리고 /BL6 비트 라인에 로직 "1" 데이터가 인가된다.
그리고, 제2 프리차아지부(230)는 서로 다른 오드 비트 라인 쌍에 속하는 인 접된 비트 라인들 사이에 연결되는 2개의 트랜지스터들(231, 232-233, 234-235, 236-237, 238)로 구성된다. 231과 238 트랜지스터들은 메모리 셀 어레이 블락(20)의 에지에 속하는 비트 라인들(BL1 /BL7)에 연결되어 이웃한 비트 라인을 갖지 못하기 때문에, 하나씩 구성된다.
231 트랜지스터는 BL1 비트 라인이 그 드레인에 연결되고, 제1 비트 라인 전압(VBL_H)이 그 소스에 연결되고, 프리차아지 신호(PRE_C)가 그 게이트에 연결된다. 232-233 트랜지스터들은 /BL1와 BL3 비트 라인들 사이에 직렬 연결되고, 그 게이트들은 프리차아지 신호(PRE_C)에 연결되고, 그 소스들은 제2 비트 라인 전압(VBL_L)에 연결된다. 234-235 트랜지스터들은 /BL3와 BL5 비트 라인들 사이에 직렬 연결되고, 그 게이트들은 프리차아지 신호(PRE_C)에 연결되고, 그 소스들은 제1 비트 라인 전압(VBL_H)에 연결된다. 236-237 트랜지스터들은 /BL5와 BL7 비트 라인들 사이에 직렬 연결되고, 그 게이트들은 프리차아지 신호(PRE_C)에 연결되고, 그 소스들은 제2 비트 라인 전압(VBL_L)에 연결된다. 그리고, 238 트랜지스터들은 /BL7 비트 라인이 그 드레인에 연결되고, 제1 비트 라인 전압(VBL_H)이 그 소스에 연결되고, 프리차아지 신호(PRE_C)가 그 게이트에 연결된다.
마찬가지로, 231 내지 238 트랜지스터들의 게이트들도 프리차아지 신호(PRE_C)에 연결되므로, 프리차아지 신호(PRE_C)의 활성화에 응답하여 231 내지 238 트랜지스터들도 온된다. 이에 따라, BL1 비트 라인에 제1 비트 라인 전압(VBL_H)이, /BL1와 BL3 비트 라인들에 제2 비트 라인 전압(VBL_L)이, /BL3와 BL5 비트 라인들에 제1 비트 라인 전압(VBL_H)이, /BL5와 BL7 비트 라인들에 제2 비트 라인 전 압(VBL_L)이, 그리고 /BL7 비트 라인에 제1 비트 라인 전압(VBL_H)이 인가된다.
웨이퍼 번-인 테스트 시 설정된 전원 전압(VDD) 레벨의 제1 비트 라인 전압(VBL_H)과 접지 전압(VSS) 레벨의 제2 비트 라인 전압(VBL_L)에 따라, BL1 비트 라인에 로직 "1" 데이터가, /BL1와 BL3 비트 라인들에 로직 "0" 데이터가, /BL3와 BL5 비트 라인들에 로직 "1" 데이터가, /BL5와 BL7 비트 라인들에 로직 "0" 데이터가, 그리고 /BL7 비트 라인에 로직 "1" 데이터가 인가된다.
이상에서 설명된 제1 프리차아지부(210)와 제2 프리차아지부(230)에 의해, BL0 비트 라인에 로직 "1" 데이터가, /BL0 비트 라인들에 로직 "0" 데이터가, BL1 비트 라인에 로직 "1" 데이터가, /BL1 비트 라인들에 로직 "0" 데이터가, BL2 비트 라인에 로직 "0" 데이터가, /BL2 비트 라인들에 로직 "1" 데이터가, BL3 비트 라인에 로직 "0" 데이터가, /BL3 비트 라인들에 로직 "1" 데이터가, BL4 비트 라인에 로직 "1" 데이터가, /BL4 비트 라인들에 로직 "0" 데이터가, BL5 비트 라인들에 로직 "1" 데이터가, /BL5 비트 라인에 로직 "0" 데이터가, BL6 비트 라인들에 로직 "0" 데이터가, /BL6 비트 라인들에 로직 "1" 데이터가, BL7 비트 라인들에 로직 "0" 데이터가, 그리고 /BL7 비트 라인에 로직 "1" 데이터가 인가된 상태에서, 모든 워드라인들(WL<4m>, WL<4m+1>, WL<4m+2>, WL<4m+3>, …, WL<4n>, WL<4n+1>, WL<4n+2>, WL<4n+3> (m,n은 자연수))이 인에이블된다. 이에 따라, 워드라인들에 연결된 메모리 셀들로 해당 비트 라인들의 데이터들이 기입된다.
이 후, 모든 워드라인들을 디스에이블 시키고 비트라인들을 VDD/2로 프리차 지 시킨 후, 모든 워드라인들(WL<4m>, WL<4m+1>, WL<4m+2>, WL<4m+3>, …, WL<4n>, WL<4n+1>, WL<4n+2>, WL<4n+3> (m,n은 자연수))을 인에이블시키고, 제1 및 제2 센스앰프부(40, 50)를 통해 모든 비트 라인들로 전달되는 메모리 셀 데이터를 센싱하게 되면, 각 비트 라인들에 데이터 충돌없이 센싱 스트레스, 즉 웨이퍼 번-인 스트레스를 주게 된다. 그리고, 모든 워드라인을 한꺼번에 인에이블시켜 센싱 스트레스를 주기 때문에, 웨이퍼 번-인 테스트의 생산성을 높인다. 또한, 웨이퍼 번-인 테스트 시 프로빙하는 패드 수를 줄일 수 있어서 한번에 여러 개의 칩들을 테스트할 수 있기 때문에 생산성이 더욱 향상된다.
한편, 메모리 장치(200)의 노멀 동작은 다음과 같이 이루어진다. 우선, 제1 비트 라인 전압(VBL_H)과 제2 비트 라인 전압(VBL_L)은 동일한 전압 레벨을 갖도록 설정된다. 예컨대, 제1 및 제2 비트 라인 전압들(VBL_H, VBL_L)은 전원 전압(VDD)의 반에 해당하는 전압 레벨을 갖는다. 프리차아지 신호(PRE_C)의 활성화에 응답하여 제1 및 제2 프리차아지부(210, 230)의 트랜지스터들(211-218, 231-238)이 온되어 모든 비트 라인들(BL0-/BL7)이 동일하게 설정된 제1 및 제2 비트 라인 전압(VBL_H, VBL_L)으로 프리차아지된다. 그리고, 제1 이퀄라이징 신호(EQ_A)의 활성화에 응답하여 제1 이퀄라이저부(220) 내 모든 트랜지스터들(221-224)이 온되어 이븐 비트 라인 쌍들((BL0,/BL0), (BL2,/BL2), (BL4,/BL4), (BL6,/BL6))이 프리차아지된 제1 및 제2 비트 라인 전압(VBL_H, VBL_L)으로 등화되고, 제2 이퀄라이징 신호(EQ_B)의 활성화에 응답하여 제2 이퀄라이저부(240) 내 모든 트랜지스터들(241-244)이 온되어 오드 비트 라인 쌍들((BL1,/BL1), (BL3,/BL3), (BL5,/BL5), (BL7,/BL7))이 프리차아지된 제1 및 제2 비트 라인 전압(VBL_H, VBL_L)으로 등화된다. 이 후, 메모리 장치(200)는 당업자에게 잘 알려진 방법으로 기입 동작과 독출 동작을 수행한다.
도 3은 본 발명의 제2 실시예에 따른 메모리 장치를 설명하는 도면이다. 이를 참조하면, 메모리 장치(300)는 도 2의 메모리 장치와 비교하여, 제1 프리차아지부(210)와 이퀄라이저부(220)가 제1 아이소레이션부(70)를 사이에 두고 서로 분리되어 있던 구성을 합체(merge)하여 메모리 셀 어레이 블락(예컨대, 제2 메모리 셀 어레이 블락(20)) 쪽에 제1 프리차아지 및 이퀄라아저부(310)로 배치된다는 점에서 차이가 있다. 그리고, 메모리 장치(300)는 도 2의 제2 프리차아지부(230) 대신에 제2 메모리 셀 어레이 블락(20) 쪽에 제2 프리차아지 및 이퀄라이저부(320)를 구비한다는 점에서 차이가 있다. 설명의 중복을 피하기 위하여, 나머지 구성 요소들에 대한 설명은 생략된다.
제1 프리차아지 및 이퀄라이저부(310)는 이븐 비트 라인 쌍들((BL0,/BL0), (BL2,/BL2), (BL4,/BL4), (BL6,/BL6)) 사이에 각각 연결되고 제1 이퀄라이징 신호(EQ_C)에 게이팅되는 이퀄라이징 트랜지스터들(301, 302, 303, 304)을 포함한다. 그리고 제1 프리차아지 및 이퀄라이저부(310)는 도 2의 제1 프리차아지부(210)처럼 서로 다른 이븐 비트 라인 쌍에 속하는 인접된 비트 라인들 사이에 연결되는 2개의 트랜지스터들(311, 312-313, 314-315, 316-317, 318)을 더 포함한다. 311 내지 318 트랜지스터들의 연결 관계는 도 2의 211 내지 218 트랜지스터들과 동일하기 때문에, 구체적인 설명은 생략된다.
제2 프리차아지 및 이퀄라이저부(320)는 오드 비트 라인 쌍들((BL1,/BL1), (BL3,/BL3), (BL5,/BL5), (BL7,/BL7)) 사이에 연결되고 제2 이퀄라이징 신호(EQ_T)에 게이팅되는 이퀄라이징 트랜지스터들(305, 306, 307, 308)을 포함한다. 그리고 제2 프리차아지 및 이퀄라이저부(320)는 도 2의 제2 프리차아지부(230)처럼 서로 다른 오드 비트 라인 쌍에 속하는 인접된 비트 라인들 사이에 연결되는 2개의 트랜지스터들(321, 322-323, 324-325, 326-327, 328)을 더 포함한다. 321 내지 328 트랜지스터들의 연결 관계는 도 2의 231 내지 238 트랜지스터들과 동일하기 때문에, 구체적인 설명은 생략된다.
프리차아지 신호(PRE_C)의 활성화에 응답하여 온되는 제1 프리차아지 및 이퀄라이저부(310)의 트랜지스터들(311-318)과 제2 프리차아지 및 이퀄라이저부(320)의 트랜지스터들(321-328)에 의해, BL0 비트 라인에 로직 "1" 데이터가, /BL0 비트 라인들에 로직 "0" 데이터가, BL1 비트 라인에 로직 "1" 데이터가, /BL1 비트 라인들에 로직 "0" 데이터가, BL2 비트 라인에 로직 "0" 데이터가, /BL2 비트 라인들에 로직 "1" 데이터가, BL3 비트 라인에 로직 "0" 데이터가, /BL3 비트 라인들에 로직 "1" 데이터가, BL4 비트 라인에 로직 "1" 데이터가, /BL4 비트 라인들에 로직 "0" 데이터가, BL5 비트 라인들에 로직 "1" 데이터가, /BL5 비트 라인에 로직 "0" 데이터가, BL6 비트 라인들에 로직 "0" 데이터가, /BL6 비트 라인들에 로직 "1" 데이터가, BL7 비트 라인들에 로직 "0" 데이터가, 그리고 /BL7 비트 라인에 로직 "1" 데이터가 인가된다. 모든 워드라인들(WL<4m>, WL<4m+1>, WL<4m+2>, WL<4m+3>, …, WL<4n>, WL<4n+1>, WL<4n+2>, WL<4n+3> (m,n은 자연수))이 인에이블 되어 워드라인들에 연결된 메모리 셀들로 해당 비트 라인들의 데이터들이 기입된다.
이 후, 모든 워드라인들(WL<4m>, WL<4m+1>, WL<4m+2>, WL<4m+3>, …, WL<4n>, WL<4n+1>, WL<4n+2>, WL<4n+3> (m,n은 자연수))을 인에이블시키고, 아이소레이션 신호(ISO_C)의 활성화에 응답하여 제1 및 제2 아이소레이션부(70, 80)의 크랜지스터들을 온시키고, 제1 및 제2 센스앰프부(40, 50)를 통해 모든 비트 라인들로 전달되는 메모리 셀 데이터를 센싱하게 되면, 각 비트 라인들에 데이터 충돌없이 센싱 스트레스, 즉 웨이퍼 번-인 스트레스를 주게 된다.
메모리 장치(300)의 노멀 동작에서, 제1 비트 라인 전압(VBL_H)과 제2 비트 라인 전압(VBL_L)은 동일한 전압 레벨을 갖도록 설정된다. 프리차아지 신호(PRE_C)의 활성화에 응답하여 제1 및 제2 프리차아지 및 이퀄라이저부(310, 320)의 트랜지스터들(311-318, 321-328)이 온되어 모든 비트 라인들(BL0-/BL7)이 동일하게 설정된 제1 및 제2 비트 라인 전압(VBL_H, VBL_L)으로 프리차아지된다. 그리고, 이퀄라이징 신호(EQ_C)의 활성화에 응답하여 제1 프리차아지 및 이퀄라이저부(310) 내 이퀄라이징 트랜지스터들(301-304)이 온되어 이븐 비트 라인 쌍들((BL0,/BL0), (BL2,/BL2), (BL4,/BL4), (BL6,/BL6))이 프리차아지된 제1 및 제2 비트 라인 전압(VBL_H, VBL_L)으로 등화되고, 이퀄라이징 신호(EQ_C)의 활성화에 응답하여 제2 프리차아지 및 이퀄라이저부(320) 내 이퀄라이징 트랜지스터들(305-308)이 온되어 오드 비트 라인 쌍들((BL1,/BL1), (BL3,/BL3), (BL5,/BL5), (BL7,/BL7))이 프리차아지된 제1 및 제2 비트 라인 전압(VBL_H, VBL_L)으로 등화된다. 이 후, 메모리 장치 (300)는 당업자에게 잘 알려진 방법으로 기입 동작과 독출 동작을 수행한다.
도 4는 본 발명의 제3 실시예에 따른 메모리 장치를 설명하는 도면이다. 이를 참조하면, 메모리 장치(400)는 도 3의 메모리 장치(300)와 비교하여, 제1 프리차아지 및 이퀄라이저부(310)와 제1 아이소레이션부(70)의 배치가 서로 바뀌어, 제1 프리차아지 및 이퀄라이저부(410)가 제1 센스앰프부(40) 쪽에 배치되고 제1 아이소레이션부(70)가 제2 메모리 셀 어레이 블락(20) 쪽에 배치된다는 점에서 차이가 있다. 제1 프리차아지 및 이퀄라이저부(410)는 제1 및 제2 메모리 셀 어레이 블락(10, 20)의 이븐 비트 라인 쌍들((BL0,/BL0), (BL2,/BL2), (BL4,/BL4), (BL6,/BL6))을 제1 또는 제2 비트 라인 전압(VBL_H, VBL_L)으로 프리차아지시키거나 등화시킨다. 그리고 메모리 장치(400)는 도 3의 메모리 장치(300)에서의 제2 프리차아지 및 이퀄라이저부(320)가 없이 제2 센스앰프부(50) 쪽에 제2 아이소레이션부(80) 만이 배치되고, 제2 센스앰프부(50)와 제3 아이소레이션부(90) 사이에 제2 프리차아지 및 이퀄라이저부(420)가 배치된다는 점에서 차이가 있다. 제2 프리차아지 및 이퀄라이저부(420)는 제2 메모리 셀 어레이 블락(20)과 제3 메모리 셀 어레이 블락(30)의 오드 비트 라인 쌍들(((BL1,/BL1), (BL3,/BL3), (BL5,/BL5), (BL7,/BL7))을 제1 또는 제2 비트 라인 전압(VBL_H, VBL_L)으로 프리차아지시키거나 등화시킨다.
제1 프리차아지 및 이퀄라이저부(410)는 도 3의 제1 프리차아지 및 이퀄라이저부(310)와 동일한 구성과 연결 관계를 갖는다. 제1 프리차아지 및 이퀄라이저부(410)는 제1 메모리 셀 어레이 블락(10)과 제2 메모리 셀 어레이 블락(20)의 이븐 비트 라인 쌍들((BL0,/BL0), (BL2,/BL2), (BL4,/BL4), (BL6,/BL6))에 공유된다. 제1 프리차아지 및 이퀄라이저부(410)에 의해 제1 또는 제2 비트 라인 전압(VBL_H, VBL_L)으로 프리차아지된 이븐 비트 라인 쌍들((BL0,/BL0), (BL2,/BL2), (BL4,/BL4), (BL6,/BL6))은 제1 아이소레이션 신호(ISO_T)의 활성화에 응답하여 제1 아이소레이션부(60)의 트랜지스터들이 온되어 제1 메모리 셀 어레이 블락(10)의 이븐 비트 라인 쌍들((BL0,/BL0), (BL2,/BL2), (BL4,/BL4), (BL6,/BL6))로 제공된다. 이 때 제2 아이소레이션 신호(ISO_C)는 비활성화되어 제2 아이소레이션부(70)의 트랜지스터들을 오프시킨다. 이에 따라 제2 메모리 셀 어레이 블락(20)의 이븐 비트 라인 쌍들((BL0,/BL0), (BL2,/BL2), (BL4,/BL4), (BL6,/BL6))은 제1 프리차아지 및 이퀄라이저부(410)와 연결이 차단된다.
한편, 제1 아이소레이션 신호(ISO_T)가 비활성화되면 제1 메모리 셀 어레이 블락(10)의 이븐 비트 라인 쌍들((BL0,/BL0), (BL2,/BL2), (BL4,/BL4), (BL6,/BL6))과 제1 프리차아지 및 이퀄라이저부(410)와의 연결이 차단된다. 이 때 제2 아이소레이션 신호(ISO_C)가 활성화되고 제2 아이소레이션부(70)의 트랜지스터들이 온되어 제2 메모리 셀 어레이 블락(20)의 이븐 비트 라인 쌍들((BL0,/BL0), (BL2,/BL2), (BL4,/BL4), (BL6,/BL6))이 제1 프리차아지 및 이퀄라이저부(410)와 연결되고, 제3 아이소레이션부(80)의 트랜지스터들이 온되어 제2 메모리 셀 어레이 블락(20)의 오드 비트 라인 쌍들(((BL1,/BL1), (BL3,/BL3), (BL5,/BL5), (BL7,/BL7))이 제2 프리차아지 및 이퀄라이저부(420)와 연결된다. 그리고, 제3 아이소레이션 신호(ISO_B)의 비활성화에 응답하여 제4 아이소레이션부(90)의 트랜지 스터들이 오프되어 제3 메모리 셀 어레이 블락(30)의 오드 비트 라인 쌍들(((BL1,/BL1), (BL3,/BL3), (BL5,/BL5), (BL7,/BL7))은 제2 프리차아지 및 이퀄라이저부(420)와 연결이 차단된다.
프리차아지 신호(PRE_C)의 활성화에 응답하여 온되는 제1 프리차아지 및 이퀄라이저부(410)의 트랜지스터들(411-418)과 제2 프리차아지 및 이퀄라이저부(420)의 트랜지스터들(421-428)에 의해, BL0 비트 라인에 로직 "1" 데이터가, /BL0 비트 라인들에 로직 "0" 데이터가, BL1 비트 라인에 로직 "1" 데이터가, /BL1 비트 라인들에 로직 "0" 데이터가, BL2 비트 라인에 로직 "0" 데이터가, /BL2 비트 라인들에 로직 "1" 데이터가, BL3 비트 라인에 로직 "0" 데이터가, /BL3 비트 라인들에 로직 "1" 데이터가, BL4 비트 라인에 로직 "1" 데이터가, /BL4 비트 라인들에 로직 "0" 데이터가, BL5 비트 라인들에 로직 "1" 데이터가, /BL5 비트 라인에 로직 "0" 데이터가, BL6 비트 라인들에 로직 "0" 데이터가, /BL6 비트 라인들에 로직 "1" 데이터가, BL7 비트 라인들에 로직 "0" 데이터가, 그리고 /BL7 비트 라인에 로직 "1" 데이터가 인가된다. 모든 워드라인들(WL<4m>, WL<4m+1>, WL<4m+2>, WL<4m+3>, …, WL<4n>, WL<4n+1>, WL<4n+2>, WL<4n+3> (m,n은 자연수))이 인에이블되어 워드라인들에 연결된 메모리 셀들로 해당 비트 라인들의 데이터들이 기입된다.
이 후, 모든 워드라인들(WL<4m>, WL<4m+1>, WL<4m+2>, WL<4m+3>, …, WL<4n>, WL<4n+1>, WL<4n+2>, WL<4n+3> (m,n은 자연수))을 인에이블시키고, 아이소레이션 신호(ISO_C)의 활성화에 응답하여 제1 및 제2 아이소레이션부(70, 80)의 크 랜지스터들을 온시키고, 제1 및 제2 센스앰프부(40, 50)를 통해 모든 비트 라인들로 전달되는 메모리 셀 데이터를 센싱하게 되면, 각 비트 라인들에 데이터 충돌없이 센싱 스트레스, 즉 웨이퍼 번-인 스트레스를 주게 된다.
메모리 장치(400)의 노멀 동작에서, 제1 비트 라인 전압(VBL_H)과 제2 비트 라인 전압(VBL_L)은 동일한 전압 레벨을 갖도록 설정된다. 제1 및 제2 프리차아지 신호(PRE_A, PRE_B)의 활성화에 응답하여 제1 및 제2 프리차아지 및 이퀄라이저부(410, 420)의 트랜지스터들(411-418, 421-428)이 온되어 모든 비트 라인들(BL0-/BL7)이 동일하게 설정된 제1 및 제2 비트 라인 전압(VBL_H, VBL_L)으로 프리차아지된다. 그리고, 제1 이퀄라이징 신호(EQ_A)의 활성화에 응답하여 제1 프리차아지 및 이퀄라이저부(410) 내 이퀄라이징 트랜지스터들(401-404)이 온되어 이븐 비트 라인 쌍들((BL0,/BL0), (BL2,/BL2), (BL4,/BL4), (BL6,/BL6))이 프리차아지된 제1 및 제2 비트 라인 전압(VBL_H, VBL_L)으로 등화되고, 제2 이퀄라이징 신호(EQ_B)의 활성화에 응답하여 제2 프리차아지 및 이퀄라이저부(420) 내 이퀄라이징 트랜지스터들(405-408)이 온되어 오드 비트 라인 쌍들((BL1,/BL1), (BL3,/BL3), (BL5,/BL5), (BL7,/BL7))이 프리차아지된 제1 및 제2 비트 라인 전압(VBL_H, VBL_L)으로 등화된다. 이 후, 메모리 장치(400)는 당업자에게 잘 알려진 방법으로 기입 동작과 독출 동작을 수행한다.
본 실시예들에서, 제1 내지 제3 메모리 어레이 블락(10-30)의 트위스트 비트 라인 구조가 하나의 트위스트 포인트를 갖는 예에 대하여 기술하고 있으나, 이를 확장하여 도 5a처럼, 비트 라인 쌍들이 다수개의 트위스트 포인트들을 가질 수도 있다. 또한 도5b처럼, 비트 라인 쌍들 마다 서로 다른 트위스트 포인트들을 가질 수도 있다.
도 6은 본 발명의 따른 이퀄라이저 및 프리차아지부(예컨대, 도 3의 제1 프리차아지 및 이퀄라이저부(310)의 배치 방법(layout)을 설명하는 도면으로, 4개의 단위 레이아웃들(601, 602, 603, 604)로 구성된다. 제1 단위 레이아웃(601)을 참조하면, 메모리 장치(300, 도 3)의 비트 라인 방향에 대하여 수직한 방향으로 제1 비트 라인 전압(VBL_H) 라인과 제2 비트 라인 전압(VBL_L) 라인을 각각 형성하는 제2 메탈 라인들(610, 612)이 배치된다. 메모리 장치(300, 도 3)의 비트 라인 방향으로 제1 이븐 비트 라인(BL0)과 제1 이븐 상보 비트 라인(/BL0)을 각각 형성하는 제1 메탈 라인들(630, 632)이 배치된다.
제1 이븐 비트 라인(630)과 제1 이븐 상보 비트 라인(632) 각각은 제1 메탈 콘택(640)과 제1 메탈 콘택(642)을 통하여 제1 액티브 영역(650)과 연결된다. 제1 비트 라인 전압(VBL_H) 라인(610)은 제2 메탈 콘택(620)과 제1 메탈 라인(634), 그리고 제1 메탈 콘택(644)을 통하여 제2 액티브 영역(652)과 연결된다. 제2 비트 라인 전압(VBL_L) 라인(612)은 제2 메탈 콘택(622)과 제1 메탈 라인(636), 그리고 제1 메탈 콘택(646)을 통하여 제3 액티브 영역(654)과 연결된다. 그리고, 제1 액티브 영역(650)과 제2 액티브 영역(652)을 연결하는 제4 액티브 영역(656)과 제1 액티브 영역(650)과 제3 액티브 영역(654)을 연결하는 제5 액티브 영역(658)이 배치된다. 설명의 편의를 위하여, 제1 내지 제5 액티브 영역들(650-658)로 나누어 설명하고 있지만 하나의 액티브 형성 공정에 의해 만들어진다. 여기에서, 제2 및 제4 액티브 영역들(652, 656)과 제3 및 제5 액티브 영역들(654, 658)은 서로 분리되어 있다.
제1 액티브 영역(650) 위로 제1 메탈 콘택(640)과 제1 메탈 콘택(642) 사이에 형성되어 이퀄라이저 신호(EQ_C) 라인을 형성하는 제1 게이트 폴리 영역(660)이 배치된다. 이에 따라 제1 이퀄라이징 트랜지스터(301, 도 3)이 형성된다. 제4 액티브 영역(656) 위로 제1 메탈 콘택(640)과 제1 메탈 콘택(644) 사이에 형성되고, 제5 액티브 영역(658) 위로 제1 메탈 콘택(642)과 제1 메탈 콘택(646) 사이에 형성되어 프리차아지 신호(PRE_C) 라인을 형성하는 제2 게이트 폴리 영역(662)이 배치된다. 이에 따라, 프리차아지 트랜지스터들(311, 312)이 형성된다.
제1 메탈 콘택들(640-646)은 제1 메탈 라인과 액티브 영역, 또는 제1 메탈 라인과 폴리 라인(본 실시예에서는 게이트 폴리 영역들)을 각각 연결시키는 콘택들이다. 제2 메탈 콘택들(620-622)은 제1 메탈 라인과 제2 메탈 라인을 연결시키는 비아 콘택들이다.
제2 단위 레이아웃(602)은 제1 단위 레이아웃(601)을 비트 라인 방향으로 미러링 복사시켜 배치된다. 제3 및 제4 단위 레이아웃(603, 604)은 제1 및 제2 단위 레이아웃(601, 602)을 복사시켜 배치된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 메모리 장치에 의하면, 웨이퍼 번-인 테스트 시 한꺼번에 모든 워드라인들을 인에이블시켜 트위스트 비트 라인 구조의 이웃한 비트 라인들에 서로 다른 제1 비트 라인 전압과 제2 비트 라인 전압을 인가한다. 이에 따라, 종래의 웨이퍼 번-인 테스트 시 발생되던 트위스트 비트 라인 상의 데이터 충돌 없이 이웃한 비트 라인들에 센싱 스트레스를 준다. 그리고, 모든 워드라인을 한꺼번에 인에이블시켜 센싱 스트레스를 주기 때문에, 웨이퍼 번-인 테스트의 생산성을 높인다. 또한, 웨이퍼 번-인 테스트 시 프로빙하는 패드 수를 줄일 수 있어 한번에 여러 개의 칩들을 테스트할 수 있어서 생산성이 더욱 향상된다.

Claims (51)

  1. 비트 라인과 상보 비트 라인으로 구성된 비트 라인 쌍들이 적어도 하나 이상 배열되고, 상기 비트 라인 쌍이 트위스트 비트 라인 구조를 갖는 메모리 셀 어레이; 및
    상기 서로 다른 비트 라인 쌍에 속하며 인접된 상기 비트 라인들 사이에 연결되고, 상기 인접된 비트 라인들에 제1 또는 제2 비트 라인 전압을 인가하는 프리차아지부를 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 메모리 장치는
    웨이퍼 번-인 테스트시, 상기 제1 비트 라인 전압과 상기 제2 비트 라인 전 압 레벨이 서로 다르게 제공되는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서, 상기 메모리 장치는
    노멀 동작시, 상기 제1 비트 라인 전압과 상기 제2 비트 라인 전압 레벨이 동일하게 제공되는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서, 상기 프리차아지부는
    상기 제1 비트 라인 쌍의 상기 상보 비트 라인과 상기 제2 비트 라인 쌍의 상기 비트 라인 사이에 연결되는 2개의 트랜지스터들로 구성되는 것을 특징으로 하는 메모리 장치.
  5. 제2항에 있어서, 상기 프리차아지부는
    제1 비트 라인 쌍의 상기 상보 비트 라인이 그 드레인에 연결되고, 상기 제1 비트 라인 전압이 그 소스에 연결되고, 프리차아지 신호가 그 게이트에 연결되는 제1 트랜지스터; 및
    제2 비트 라인 쌍의 상기 비트 라인이 그 드레인에 연결되고, 상기 제2 비트 라인 전압이 그 소스에 연결되고, 상기 프리차아지 신호가 그 게이트에 연결되는 제2 트랜지스터를 구비하는 것을 특징으로 하는 메모리 장치.
  6. 제5항에 있어서, 상기 제1 및 제2 트랜지스터는
    엔모스 트랜지스터들로 구성되는 것을 특징으로 하는 메모리 장치.
  7. 제1항에 있어서, 상기 메모리 장치는
    상기 비트 라인 쌍의 상기 비트 라인과 상기 상보 비트 라인을 등화시키는 이퀄라이저를 더 구비하는 것을 특징으로 하는 메모리 장치.
  8. 제7항에 있어서, 상기 이퀄라이저부는
    상기 비트 라인 쌍의 상기 비트 라인과 상기 상보 비트 라인 사이에 연결되고 이퀄라이진 신호가 그 게이트에 연결되는 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 메모리 장치.
  9. 복수개의 워드 라인들과 비트 라인 쌍들에 연결된 메모리 셀들을 갖고, 상기 비트 라인 쌍들이 트위스트 비트 라인 구조를 갖는 메모리 셀 어레이 블락;
    상기 비트 라인 쌍들 중 짝수번에 해당하는 이븐 비트 라인 쌍들과 연결되는 제1 센스 앰프부;
    상기 비트 라인 쌍들 중 홀수번에 해당하는 오드 비트 라인 쌍들과 연결되는 제2 센스 앰프부;
    상기 서로 다른 이븐 비트 라인 쌍에 속하며 인접된 상기 이븐 비트 라인들 사이에 연결되고, 상기 인접된 이븐 비트 라인들에 제1 또는 제2 비트 라인 전압을 인가하는 제1 프리차아지부; 및
    상기 서로 다른 오드 비트 라인 쌍에 속하며 인접된 상기 오드 비트 라인들 사이에 연결되고, 상기 인접된 오드 비트 라인들에 상기 제1 또는 제2 비트 라인 전압을 인가하는 제2 프리차아지부를 구비하는 것을 특징으로 하는 메모리 장치.
  10. 제9항에 있어서, 상기 메모리 장치는
    웨이퍼 번-인 테스트시, 상기 제1 비트 라인 전압과 상기 제2 비트 라인 전압 레벨이 서로 다르게 제공되는 것을 특징으로 하는 메모리 장치.
  11. 제9항에 있어서, 상기 메모리 장치는
    노멀 동작시, 상기 제1 비트 라인 전압과 상기 제2 비트 라인 전압 레벨이 동일하게 제공되는 것을 특징으로 하는 메모리 장치.
  12. 제9항에 있어서, 상기 제1 프리차아지부는
    제1 이븐 비트 라인 쌍의 상기 상보 비트 라인과 상기 제2 이븐 비트 라인 쌍의 상기 비트 라인 사이에 연결되는 2개의 트랜지스터들로 구성되는 것을 특징으로 하는 메모리 장치.
  13. 제12항에 있어서, 상기 프리차아지부는
    상기 제1 이븐 비트 라인 쌍의 상기 상보 비트 라인이 그 드레인에 연결되고, 상기 제1 비트 라인 전압이 그 소스에 연결되고, 프리차아지 신호가 그 게이트 에 연결되는 제1 트랜지스터; 및
    상기 제2 이븐 비트 라인 쌍의 상기 비트 라인이 그 드레인에 연결되고, 상기 제2 비트 라인 전압이 그 소스에 연결되고, 상기 프리차아지 신호가 그 게이트에 연결되는 제2 트랜지스터를 구비하는 것을 특징으로 하는 메모리 장치.
  14. 제13항에 있어서, 상기 제1 및 제2 트랜지스터는
    엔모스 트랜지스터들로 구성되는 것을 특징으로 하는 메모리 장치.
  15. 제9항에 있어서, 상기 제2 프리차아지부는
    상기 제1 오드 비트 라인 쌍의 상기 상보 비트 라인이 그 드레인에 연결되고, 상기 제1 비트 라인 전압이 그 소스에 연결되고, 프리차아지 신호가 그 게이트에 연결되는 제3 트랜지스터; 및
    상기 제2 오드 비트 라인 쌍의 상기 비트 라인이 그 드레인에 연결되고, 상기 제2 비트 라인 전압이 그 소스에 연결되고, 상기 프리차아지 신호가 그 게이트에 연결되는 제4 트랜지스터를 구비하는 것을 특징으로 하는 메모리 장치.
  16. 제15항에 있어서, 상기 제3 및 제4 트랜지스터는
    엔모스 트랜지스터들로 구성되는 것을 특징으로 하는 메모리 장치.
  17. 제9항에 있어서, 상기 메모리 장치는
    상기 이븐 비트 라인 쌍의 상기 비트 라인과 상기 상보 비트 라인을 등화시키는 제1 이퀄라이저부; 및
    상기 오드 비트 라인 쌍의 상기 비트 라인과 상기 상보 비트 라인을 등화시키는 제2 이퀄라이저부를 더 구비하는 것을 특징으로 하는 메모리 장치.
  18. 제17항에 있어서, 상기 제1 이퀄라이저부는
    상기 이븐 비트 라인 쌍의 상기 비트 라인과 상기 상보 비트 라인 사이에 연결되고 이퀄라이징 신호에 게이팅되는 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 메모리 장치.
  19. 제17항에 있어서, 상기 제2 이퀄라이저부는
    상기 오드 비트 라인 쌍의 상기 비트 라인과 상기 상보 비트 라인 사이에 연결되고 이퀄라이징 신호에 게이팅되는 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 메모리 장치.
  20. 제9항에 있어서, 상기 메모리 장치는
    상기 이븐 비트 라인 쌍들을 상기 제1 센스 앰프부로 연결시키는 제1 아이소레이션부; 및
    상기 오드 비트 라인 쌍들을 상기 제2 센스 앰프부로 연결시키는 제2 아이소레이션부를 더 구비하는 것을 특징으로 하는 메모리 장치.
  21. 제20항에 있어서, 상기 제1 이퀄라이저부는
    상기 이븐 비트 라인 쌍의 상기 비트 라인과 상기 상보 비트 라인 사이에 연결되고 이퀄라이징 신호에 게이팅되는 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 메모리 장치.
  22. 제20항에 있어서, 상기 제2 이퀄라이저부는
    상기 오드 비트 라인 쌍의 상기 비트 라인과 상기 상보 비트 라인 사이에 연결되고 이퀄라이징 신호에 게이팅되는 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 메모리 장치.
  23. 복수개의 제1 워드 라인들과 비트 라인 쌍들에 연결된 제1 메모리 셀들을 갖고, 상기 비트 라인 쌍들이 트위스트 비트 라인 구조를 갖는 제1 메모리 셀 어레이 블락;
    복수개의 제2 워드 라인들과 비트 라인 쌍들에 연결된 제2 메모리 셀들을 갖고, 상기 비트 라인 쌍들이 트위스트 비트 라인 구조를 갖는 제2 메모리 셀 어레이 블락;
    제1 아이소레이션 신호에 응답하여 상기 제1 메모리 셀 어레이 블락의 이븐 비트 라인 쌍들을 제1 센스 앰프부와 연결시키는 제1 아이소레이션부;
    상기 제1 아이소레이션 신호에 응답하여 상기 제1 메모리 셀 어레이 블락의 오드 비트 라인 쌍들을 제2 센스 앰프부와 연결시키는 제2 아이소레이션부;
    제2 아이소레이션 신호에 응답하여 상기 제2 메모리 셀 어레이 블락의 오드 비트 라인 쌍들을 상기 제2 센스 앰프부와 연결시키는 제3 아이소레이션부;
    상기 제1 센스 앰프부와 상기 제1 아이소레이션부 사이에 연결되고, 제1 이퀄라이징 신호에 응답하여 상기 제1 메모리 셀 어레이 블락의 상기 이븐 비트 라인 쌍의 상기 비트 라인과 상기 상보 비트 라인을 등화시키는 제1 이퀄라이저부;
    상기 제2 센스 앰프부와 상기 제3 아이소레이션부 사이에 연결되고, 제2 이퀄라이진 신호에 응답하여 상기 제1 및 제2 메모리 셀 어레이 블락들의 상기 오드 비트 라인 쌍의 상기 비트 라인과 상기 상보 비트 라인을 등화시키는 제2 이퀄라이저부;
    상기 제1 메모리 셀 어레이 블락의 상기 서로 다른 이븐 비트 라인 쌍에 속하며 인접된 상기 이븐 비트 라인들 사이에 연결되고, 상기 인접된 이븐 비트 라인들에 제1 또는 제2 비트 라인 전압을 인가하는 제1 프리차아지부; 및
    제1 메모리 셀 어레이 블락의 상기 서로 다른 오드 비트 라인 쌍에 속하며 인접된 상기 오드 비트 라인들 사이에 연결되고, 상기 인접된 오드 비트 라인들에 상기 제1 또는 제2 비트 라인 전압을 인가하는 제2 프리차아지부를 구비하는 것을 특징으로 하는 메모리 장치.
  24. 제23항에 있어서, 상기 메모리 장치는
    웨이퍼 번-인 테스트시, 상기 제1 비트 라인 전압과 상기 제2 비트 라인 전 압 레벨이 서로 다르게 제공되는 것을 특징으로 하는 메모리 장치.
  25. 제23항에 있어서, 상기 메모리 장치는
    노멀 동작시, 상기 제1 비트 라인 전압과 상기 제2 비트 라인 전압 레벨이 동일하게 제공되는 것을 특징으로 하는 메모리 장치.
  26. 제23항에 있어서, 상기 제1 프리차아지부는
    상기 제1 이븐 비트 라인 쌍의 상기 상보 비트 라인과 상기 제2 이븐 비트 라인 쌍의 상기 비트 라인 사이에 연결되는 2개의 트랜지스터들로 구성되는 것을 특징으로 하는 메모리 장치.
  27. 제26항에 있어서, 상기 제1 프리차아지부는
    상기 제1 이븐 비트 라인 쌍의 상기 상보 비트 라인이 그 드레인에 연결되고, 상기 제1 비트 라인 전압이 그 소스에 연결되고, 프리차아지 신호가 그 게이트에 연결되는 제1 트랜지스터; 및
    상기 제2 이븐 비트 라인 쌍의 상기 비트 라인이 그 드레인에 연결되고, 상기 제2 비트 라인 전압이 그 소스에 연결되고, 상기 프리차아지 신호가 그 게이트에 연결되는 제2 트랜지스터를 구비하는 것을 특징으로 하는 메모리 장치.
  28. 제27항에 있어서, 상기 제1 및 제2 트랜지스터는
    엔모스 트랜지스터들로 구성되는 것을 특징으로 하는 메모리 장치.
  29. 제23항에 있어서, 상기 제2 프리차아지부는
    상기 제1 오드 비트 라인 쌍의 상기 상보 비트 라인이 그 드레인에 연결되고, 상기 제1 비트 라인 전압이 그 소스에 연결되고, 프리차아지 신호가 그 게이트에 연결되는 제3 트랜지스터; 및
    상기 제2 오드 비트 라인 쌍의 상기 비트 라인이 그 드레인에 연결되고, 상기 제2 비트 라인 전압이 그 소스에 연결되고, 상기 프리차아지 신호가 그 게이트에 연결되는 제4 트랜지스터를 구비하는 것을 특징으로 하는 메모리 장치.
  30. 제29항에 있어서, 상기 제3 및 제4 트랜지스터는
    엔모스 트랜지스터들로 구성되는 것을 특징으로 하는 메모리 장치.
  31. 복수개의 제1 워드 라인들과 비트 라인 쌍들에 연결된 제1 메모리 셀들을 갖고, 상기 비트 라인 쌍들이 트위스트 비트 라인 구조를 갖는 제1 메모리 셀 어레이 블락;
    복수개의 제2 워드 라인들과 비트 라인 쌍들에 연결된 제2 메모리 셀들을 갖고, 상기 비트 라인 쌍들이 트위스트 비트 라인 구조를 갖는 제2 메모리 셀 어레이 블락;
    제1 아이소레이션 신호에 응답하여 상기 제1 메모리 셀 어레이 블락의 이븐 비트 라인 쌍들을 제1 센스 앰프부와 연결시키는 제1 아이소레이션부;
    상기 제1 아이소레이션 신호에 응답하여 상기 제1 메모리 셀 어레이 블락의 오드 비트 라인 쌍들을 제2 센스 앰프부와 연결시키는 제2 아이소레이션부;
    제2 아이소레이션 신호에 응답하여 상기 제2 메모리 셀 어레이 블락의 오드 비트 라인 쌍들을 상기 제2 센스 앰프부와 연결시키는 제3 아이소레이션부;
    상기 제1 센스 앰프부와 상기 제1 아이소레이션부 사이에 연결되고, 제1 이퀄라이징 신호에 응답하여 상기 제1 메모리 셀 어레이 블락의 상기 이븐 비트 라인 쌍의 상기 비트 라인과 상기 상보 비트 라인을 등화시키는 제1 이퀄라이저부;
    상기 제2 센스 앰프부와 상기 제3 아이소레이션부 사이에 연결되고, 제2 이퀄라이징 신호에 응답하여 상기 제1 및 제2 메모리 셀 어레이 블락들의 상기 오드 비트 라인 쌍의 상기 비트 라인과 상기 상보 비트 라인을 등화시키는 제2 이퀄라이저부;
    상기 제1 이퀄라이저부에 이웃하여 배치되고, 상기 제1 메모리 셀 어레이 블락의 상기 서로 다른 이븐 비트 라인 쌍에 속하며 인접된 상기 이븐 비트 라인들 사이에 연결되고, 제1 프리차아지 신호에 응답하여 상기 인접된 이븐 비트 라인들에 제1 또는 제2 비트 라인 전압을 인가하는 제1 프리차아지부; 및
    상기 제2 이퀄라이저부에 이웃하여 배치되고, 상기 제2 메모리 셀 어레이 블락의 상기 서로 다른 오드 비트 라인 쌍에 속하며 인접된 상기 오드 비트 라인들 사이에 연결되고, 제2 프리차아지 신호에 응답하여 상기 인접된 오드 비트 라인들에 상기 제1 또는 제2 비트 라인 전압을 인가하는 제2 프리차아지부를 구비하는 것 을 특징으로 하는 메모리 장치.
  32. 제31항에 있어서, 상기 메모리 장치는
    웨이퍼 번-인 테스트시, 상기 제1 비트 라인 전압과 상기 제2 비트 라인 전압 레벨이 서로 다르게 제공되는 것을 특징으로 하는 메모리 장치.
  33. 제31항에 있어서, 상기 메모리 장치는
    노멀 동작시, 상기 제1 비트 라인 전압과 상기 제2 비트 라인 전압 레벨이 동일하게 제공되는 것을 특징으로 하는 메모리 장치.
  34. 제31항에 있어서, 상기 제1 프리차아지부는
    상기 제1 이븐 비트 라인 쌍의 상기 상보 비트 라인과 상기 제2 이븐 비트 라인 쌍의 상기 비트 라인 사이에 연결되는 2개의 트랜지스터들로 구성되는 것을 특징으로 하는 메모리 장치.
  35. 제34항에 있어서, 상기 제1 프리차아지부는
    상기 제1 이븐 비트 라인 쌍의 상기 상보 비트 라인이 그 드레인에 연결되고, 상기 제1 비트 라인 전압이 그 소스에 연결되고, 프리차아지 신호가 그 게이트에 연결되는 제1 트랜지스터; 및
    상기 제2 이븐 비트 라인 쌍의 상기 비트 라인이 그 드레인에 연결되고, 상 기 제2 비트 라인 전압이 그 소스에 연결되고, 상기 프리차아지 신호가 그 게이트에 연결되는 제2 트랜지스터를 구비하는 것을 특징으로 하는 메모리 장치.
  36. 제35항에 있어서, 상기 제1 및 제2 트랜지스터는
    엔모스 트랜지스터들로 구성되는 것을 특징으로 하는 메모리 장치.
  37. 제31항에 있어서, 상기 제2 프리차아지부는
    상기 제1 오드 비트 라인 쌍의 상기 상보 비트 라인이 그 드레인에 연결되고, 상기 제1 비트 라인 전압이 그 소스에 연결되고, 프리차아지 신호가 그 게이트에 연결되는 제3 트랜지스터; 및
    상기 제2 오드 비트 라인 쌍의 상기 비트 라인이 그 드레인에 연결되고, 상기 제2 비트 라인 전압이 그 소스에 연결되고, 상기 프리차아지 신호가 그 게이트에 연결되는 제4 트랜지스터를 구비하는 것을 특징으로 하는 메모리 장치.
  38. 제37항에 있어서, 상기 제3 및 제4 트랜지스터는
    엔모스 트랜지스터들로 구성되는 것을 특징으로 하는 메모리 장치.
  39. 비트 라인 및 상보 비트 라인으로 구성된 비트 라인 쌍들이 트위스트 비트 라인 구조를 갖는 메모리 장치에 있어서, 상기 메모리 장치의 웨이퍼 번-인 테스트 방법은
    제1 비트 라인 전압을 제공하는 단계;
    제2 비트 라인 전압을 제공하는 단계;
    제1 비트 라인 쌍의 상기 상보 비트 라인에 상기 제1 비트 라인 전압을 인가하는 단계;
    제2 비트 라인 쌍의 상기 비트 라인에 상기 제2 비트 라인 전압을 인가하는 단계; 및
    상기 제1 및 제2 비트 라인 쌍들에 연결되는 메모리 셀들의 모든 워드라인들을 인에이블시키는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 웨이퍼 번-인 테스트 방법.
  40. 제39항에 있어서, 상기 메모리 장치의 웨이퍼 번-인 테스트 방법은
    이웃한 비트 라인 쌍들에 동일하게 적용하는 것을 특징으로 하는 메모리 장치의 웨이퍼 번-인 테스트 방법.
  41. 제39항에 있어서, 상기 메모리 장치의 웨이퍼 번-인 테스트 방법은
    상기 제1 비트 라인 전압과 상기 제2 비트 라인 전압이 서로 다른 전압 레벨을 갖는 것을 특징으로 하는 메모리 장치의 웨이퍼 번-인 테스트 방법.
  42. 제41항에 있어서, 상기 메모리 장치의 웨이퍼 번-인 테스트 방법은
    상기 제1 비트 라인 전압이 로직 "1" 레벨을 갖고 상기 제2 비트 라인 전압 이 로직 "0" 레벨을 갖는 것을 특징으로 하는 메모리 장치의 웨이퍼 번-인 테스트 방법.
  43. 제41항에 있어서, 상기 메모리 장치의 웨이퍼 번-인 테스트 방법은
    상기 제1 비트 라인 전압이 로직 "0" 레벨을 갖고 상기 제2 비트 라인 전압이 로직 "1" 레벨을 갖는 것을 특징으로 하는 메모리 장치의 웨이퍼 번-인 테스트 방법.
  44. 제39항에 있어서, 상기 제1 및 제2 비트 라인 전압은
    상기 메모리 장치의 노멀 동작시, 동일한 전압 레벨로 제공되는 것을 특징으로 하는 메모리 장치의 웨이퍼 번-인 테스트 방법.
  45. 비트 라인과 상보 비트 라인으로 구성된 비트 라인 쌍들이 트위스트 비트 라인 구조를 갖는 메모리 셀 어레이와 서로 다른 비트 라인 쌍에 속하며 인접된 비트 라인들에 제1 또는 제2 전압으로 프리차아지시키는 프리차아지부를 포함하는 메모리 장치에 있어서, 상기 프리차아지부의 배치 방법은
    상기 메모리 장치의 제1 방향으로 상기 비트 라인 및 상보 비트 라인을 각각 형성하는 제1 메탈 라인들;
    상기 메모리 장치의 제2 방향으로 제1 전압 라인과 제2 전압 라인을 각각 형성하는 제2 메탈 라인들;
    상기 비트 라인 및 상기 상보 비트 라인 각각과 연결되는 제1 및 제2 콘택들과 접촉되는 제1 액티브 영역;
    상기 제1 전압 라인과 연결되는 제3 콘택과 접촉되는 제2 액티브 영역;
    상기 제2 전압 라인과 연결되는 제4 콘택과 접촉되는 제3 액티브 영역;
    상기 제1 액티브 영역 위로 상기 제1 콘택과 상기 제2 콘택 사이에 형성되어 이퀄라이저 신호 라인을 형성하는 제1 게이트 폴리 영역;
    상기 제1 액티브 영역과 상기 제2 액티브 영역을 연결하는 제4 액티브 영역;
    상기 제1 액티브 영역과 상기 제3 액티브 영역을 연결하는 제5 액티브 영역;
    상기 제4 액티브 영역 위로 상기 제1 콘택과 상기 제3 콘택 사이에 형성되고, 상기 제5 액티브 영역 위로 상기 제2 콘택과 상기 제4 콘택 사이에 형성되어 프리차아지 신호 라인을 형성하는 제2 게이트 폴리 영역을 구비하는 것을 특징으로 하는 프리차아지부의 배치 방법.
  46. 제45항에 있어서, 상기 프리차아지부의 배치 방법은
    이웃한 비트 라인 쌍에 미러링되어 배치되는 것을 특징으로 하는 프리차아지부의 배치 방법.
  47. 제45항에 있어서, 상기 제1 방향은
    상기 메모리 장치의 상기 비트 라인 방향인 것을 특징으로 하는 프리차아지부의 배치 방법.
  48. 제45항에 있어서, 상기 제2 방향은
    상기 제1 방향에 수직한 방향인 것을 특징으로 하는 프리차아지부의 배치 방법.
  49. 제45항에 있어서, 상기 제1 내지 제4 콘택들은
    상기 액티브 영역들과 상기 제1 메탈 라인을 연결시키는 제1 메탈 콘택들인 것을 특징으로 하는 프리차아지부의 배치 방법.
  50. 제45항에 있어서, 상기 프리차아지부의 배치 방법은
    상기 제1 전압 라인 또는 상기 제2 전압 라인과 각각 접촉하는 제2 메탈 콘택들; 및
    상기 제1 전압 라인과 접촉하는 상기 제2 메탈 콘택과 상기 제3 콘택을 연결시키고 상기 제2 전압 라인과 접촉하는 상기 제2 메탈 콘택과 상기 제4 콘택을 연결시키는 제1 메탈 라인들을 더 구비하는 것을 특징으로 하는 프리차아지부의 배치 방법.
  51. 제50항에 있어서, 상기 제2 메탈 콘택들은
    상기 제1 메탈 라인과 상기 제2 메탈 라인을 연결시키는 비아 콘택들인 것을 특징으로 하는 프리차아지부의 배치 방법.
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