CN107810533B - 使用位线缺陷信息解码数据 - Google Patents

Abstract

一种数据存储装置包含存储器，该存储器包含配置为存储数据的多个存储元件。多个存储元件包含存储元件的第一组和存储元件的第二组。数据存储装置还包含选择模块，该选择模块配置为撷取影响存储元件的第一组的第一位线缺陷信息和撷取影响存储元件的第二组的第二位线缺陷信息。

Description

使用位线缺陷信息解码数据

技术领域

本公开总体上涉及使用位线缺陷信息来解码数据。

背景技术

数据存储装置可以包含诸如错误校正码(ECC)引擎的解码器，其用于校正存储在数据存储装置的存储器处的数据中的错误。一些ECC引擎使用软位(soft bit)，该软位指示一个或多个位是正确(或错误)的概率，以便解码数据的表示(representation)和校正一个或多个错误。用于产生软位的一种类型的信息是位线缺陷信息。位线缺陷信息可以指示存储器的哪个位线是“坏位线”(bad bit line)。坏位线是指具有缺陷(例如，故障、瑕疵和/或“错误”)的位线。耦合到坏位线的至少一些存储元件可能具有存储错误数据的高可能性。第一种类型的位线缺陷称为“闭合缺陷”(例如，短路)。当一个位线与另一个位线接触时，发生闭合缺陷，使得耦合到两个位线的所有存储元件具有存储错误数据的高可能性。第二种类型的位线缺陷称为“开路缺陷”(例如，“开路”)。当位线中存在“中断”时，发生开路缺陷。在中断的一侧上的存储元件具有存储错误数据的高可能性，但是中断的另一侧上的存储元件不具有存储错误数据的增加的可能性。

在数据存储装置的制造和生产期间，进行测试来标识存储器处的坏位线(例如，具有闭合缺陷和开路缺陷的位线)。整个存储器的位线缺陷信息存储在存储器处，并且用于产生软位，该软位对于ECC引擎在解码数据中的使用是可用的。因为具有开路缺陷的位线被标识为坏位线，所以不具有存储错误数据的高可能性的至少一些存储元件(例如，在位线中的中断的一侧上的存储元件)被错误地标识为具有存储错误数据的高可能性。向解码器提供软位(该软位错误地将位标识为具有很高的错误可能性)降低了解码器的效率，其增加了在解码过程期间的解码器的处理时间和功率消耗。

附图说明

图1系统的特定说明性示例的框图，该系统配置为使用位线缺陷信息来解码存储在数据存储装置的存储器的存储元件的组处的数据，该位线缺陷信息标识具有影响存储元件的组的缺陷的位线。

图2是示出了图1的存储器104的多个区块以及具有开路缺陷的多个位线的框图。

图3是示出了图1的数据存储装置的控制器的操作的方法的特定示例的流程图；以及

图4是示出了图1的数据存储装置的存储器的操作的方法的特定示例的流程图。

具体实施方式

参考附图来描述特定实施方式。在说明书中，所有附图中的共同的特征由共同的附图标记指定。如本文所使用的，用于修饰元件(诸如结构、组件、操作等)的序数术语(例如，“第一”、“第二”、“第三”等)本身不指示元件相对于另一个元件的任何优先级或顺序，而仅仅是将该元件与具有相同名称的另一个元件区分开来(但是为了使用序数术语)。

参考图1，描绘了系统的特定说明性示例并将其总体指定为100。系统100包含数据存储装置102和存取装置150。数据存储装置102包含控制器120和耦合到控制器120的存储器104。在一些实施方式中，存储器104是非易失性存储器。在其他实施方式中，存储器104是易失性存储器。

存储器104可以包含配置为存储数据的多个存储元件，诸如存储元件的第一组103和存储元件的第二组105。存储元件的第一组103和存储元件的第二组105可以耦合到位线的公共集合。存储器104还可以存储与存储元件的组相关联的位线缺陷信息。存储器104可以包含多个裸芯，并且每个裸芯可以组织成存储元件的多个组(例如，区块、逻辑页和/或物理页)。位线缺陷信息可以对应于裸芯的一部分(例如，存储元件的组)，而不是裸芯的整体。与存储器104的存储元件的特定组相关联或相对应的位线缺陷信息标识具有缺陷(例如，故障、瑕疵或“错误”)的一个或多个位线，该缺陷影响(例如，施加影响于)存储元件的特定组。在一些实施方式中，存储元件的特定组对应于存储器104的特定区块。在其他实施方式中，存储元件的特定组可以对应于存储器104的字线或者存储器104的字线的组。位线缺陷信息不标识具有不影响存储元件的特定组的缺陷的位线。例如，仅当开路缺陷影响存储器104的存储元件的特定组中的存储元件(例如，如果开路缺陷使得存储元件的特定组中的存储元件具有存储错误数据的高可能性)，则对应于存储元件的特定组的位线缺陷信息可以标识具有开路缺陷的位线。指示具有影响存储元件的特定组的缺陷的位线的位线缺陷信息可以由控制器120使用，以增加速度并且降低数据解码过程的功率消耗，如本文进一步所描述的。

存储器104可以配置为存储存储器104的存储元件的不同组(例如，区块)的位线缺陷信息。例如，存储器104的专用部分142可以存储与存储器104的存储元件103的第一组(例如，第一区块)相关联的第一位线缺陷信息134，并且专用部分142可以存储与存储器104的存储元件105的第二组(例如，第二区块)相关联的第二位线缺陷信息135。第一位线缺陷信息134和第二位线缺陷信息135各自标识具有影响存储元件的对应组的缺陷(例如，位线错误)的位线。例如，第一位线缺陷信息134可以标识具有影响存储元件的第一组103的缺陷的位线。第一位线缺陷信息134可以标识具有影响整个位线的“闭合缺陷”(例如，短路)的位线、以及具有影响存储元件的第一组103的“开路缺陷”(例如，中断)的位线。“影响”或者“施加影响于”存储元件的第一组103的开路缺陷是指位于存储元件的第一组103中的字线的特定侧上的位线中的中断，使得耦合到字线的存储元件具有存储错误数据的高可能性。第一位线缺陷信息134不标识具有不影响存储元件的第一组103的开路缺陷的位线。参考图2进一步描述了开路缺陷。第二位线缺陷信息135可以标识具有影响存储元件的第二组105的缺陷的位线。因为影响存储元件的第一组103的一个或多个开路缺陷可以不影响存储元件的第二组105或者反之亦然，所以第一位线缺陷信息134可以不同于第二位线缺陷信息135。

为了撷取(retrieve)位线缺陷信息，存储器104包含选择模块144。选择模块144可以配置为撷取影响存储元件的第一组103的第一位线缺陷信息134，并且选择模块144可以配置为撷取影响存储元件的第二组105的第二位线缺陷信息。在特定实施方式中，第一位线缺陷信息134和第二位线缺陷信息135可以存储在存储器104处的表格中。选择模块144可以配置为基于从控制器120接收的对数据的请求中的地址来撷取位线缺陷信息。举例来说，存储器104可以接收对数据130的第一请求，该第一请求指示读取数据存储在存储器104处的第一地址。响应于确定第一地址对应于存储元件的第一组103，选择模块144可以撷取第一位线缺陷信息134。可以将第一位线缺陷信息134以及存储在存储元件的第一组103处的第一读取数据132的表示提供给控制器120，并且控制器120可以使用第一位线缺陷信息134来解码第一读取数据132的表示。

控制器120可以配置为接收影响存储元件的特定组的位线缺陷信息，并且配置为在存储在存储元件的特定组处的读取数据的解码过程期间使用位线缺陷信息。控制器120可以配置为从存储器104接收第一位线缺陷信息134，并且配置为基于从存储元件的第一组103感测到的信息和第一位线缺陷信息134来产生软位的第一集合172(例如，概率信息)。例如，控制器120的软位发生器170可以配置为基于第一位线缺陷信息134和指示从存储元件的第一组103所感测的电压电平的信息产生软位的第一集合172。控制器120还可以配置为从存储器104接收第二位线缺陷信息135，并且配置为基于第二位线缺陷信息135和从存储元件的第二组105感测到的信息来产生软位的第二集合174(例如，第二概率信息)。因为软位172和174的集合是基于影响存储元件的特定组的位线缺陷信息而产生的，所以与基于存储器104的整体的位线缺陷信息而产生的软位的集合相比较，软位172和174的集合可以具有减少数量的错误地被标识为具有很高的错误可能性的位。

控制器120可以配置为基于对应的软位的集合来解码读取数据的表示。例如，控制器120可以包含解码器176，该解码器配置为基于软位的第一集合172和第一读取数据132的表示来产生第一解码的数据138。解码器176还可以配置为基于软位的第二集合174和第二读取数据133的表示来产生第二解码的数据139。因为软位的第一集合172是基于具有影响存储元件的第一组103的缺陷(而不是不影响存储元件的第一组103的缺陷)的位线的标识方法而产生的，所以与基于存储具有缺陷所有位线的列表所产生的软位的集合相比较(无论该缺陷是否影响存储元件的第一组103)，软位的第一集合172可以具有更少的被错误地指示为具有很高的错误可能性的位。减少被错误地指示为具有很高的错误可能性的位的数量增加了解码器176的效率，从而在产生第一解码数据138的过程期间增加了速度并且降低了解码器176的功率消耗。在产生第一解码的数据138(和/或附加的解码的数据，如本文进一步所描述的)后，响应于来自存取装置150的对数据的请求(例如，作为读取操作的一部分而发送的请求)，可以向存取装置150提供第一解码的数据138。

数据存储装置102和存取装置150可以经由连接(例如，通信路径110)耦合，诸如总线或无线连接。例如，数据存储装置102可以包含存取接口108，其使得能够经由数据存储装置102和存取装置150之间的通信路径110进行通信，诸如当存取接口108通信地耦合到存取装置150时。在一些实施方式中，诸如根据联合电子器件工程委员会(JEDEC)固态技术协会通用闪存(UFS)配置，数据存储装置102可以嵌入在存取装置150内。替代地，数据存储装置102可以从存取装置150是可移除的(即，“可移除地”耦合到存取装置150)。作为示例，根据可移除通用串行总线(USB)配置，数据存储装置102可以可移除地耦合到存取装置150。在一些实施方式中，数据存储装置102可以包含或对应于固态驱动器(SSD)，其可以包含在存取装置150中或者与存取装置150不同(并且可由存取装置150存取)。例如，作为说明性的非限制性实例，数据存储装置102可以包含或者对应于SSD，其可以用作嵌入式存储驱动器(例如，可移动的嵌入式存储驱动器)、企业存储驱动器(ESD)、客户端存储装置或云存储驱动器。在一些实施方式中，数据存储装置102可以间接地耦合到存取装置150，例如经由网络。例如，数据存储装置102可以是网络附加存储(NAS)装置或者数据中心存储系统、企业存储系统或存储区域网络的组件(例如，固态驱动器(SSD)装置)。

在一些实施方式中，作为说明性实例，数据存储装置102可以配置为作为嵌入式存储器耦合到存取装置150，诸如

(弗吉尼亚州阿灵顿的JEDEC Solid StateTechnology Association的商标)和eSD。举例来说，数据存储装置102可以对应于eMMC(嵌入式多媒体卡)装置。作为另一个示例，数据存储装置102可以对应于存储器卡，诸如安全数字(SD)卡、microSD卡、miniSD^TM卡(特拉华州威尔明顿的SD-3C LLC的商标)、MultiMediaCard^TM(MMC^TM)卡(弗吉尼亚州阿灵顿的JEDEC Solid State TechnologyAssociation的商标)或

(CF)卡(加利福尼亚州米尔皮塔斯的SanDiskCorporation的商标)。数据存储装置102可以按照JEDEC工业规范进行操作。例如，数据存储装置102可以按照JEDEC eMMC规范、JEDEC通用闪存存储(UFS)规范、一个或多个其他规范、或其组合进行操作。

在一些实施方式中，作为说明性的非限制性实例，数据存储装置102和存取装置150可以配置为使用一个或多个协议进行通信，该一个或多个协议诸如eMMC协议、通用闪存(UFS)协议、通用串行总线(USB)协议、串行高级技术附件(SATA)协议和/或另一个协议。一个或多个协议可以包含标准化的协议和/或诸如专有协议的非标准化的协议。在一些实施方式中，数据存储装置102和存取装置150可以配置为使用双信道通信来进行通信(例如，两个装置可以发布并从另一个装置接收命令)。

存取装置150可以包含存储器接口(未示出)，并且可以配置为与数据存储装置102经由存储器接口进行通信，以从数据存储装置102的存储器104读取数据并且将数据写入数据存储装置102的存储器104。例如，存取装置150可以按照诸如通用闪存存储(UFS)存取控制器接口规范的联合电子器件工程委员会(JEDEC)工业规范进行操作。作为另一个示例，存取装置150可以按照诸如安全数字(SD)存取控制器规范的一个或多个规范进行操作。存取装置150可以根据任何其他适当的通信协议与存取装置104通信。

存取装置150可以包含处理器和存储器。存储器可以配置为存储数据和/或由处理器可执行的指令。存储器可以是单个存储器，或者可以包含多个存储器，诸如一个或多个非易失性存储器、一个或多个易失性存储器、或其组合。存取装置150可以向数据存储装置102发布一个或多个命令，诸如发布一个或多个请求以擦除数据、从数据存储装置102的存储器104读取数据、或将数据写入到数据存储装置102的存储器104。例如，存取装置150可以配置为提供存储在存储器104处的数据或者请求从存储器104读取的数据。作为说明性的非限制性实例，存取装置150可以包含移动电话、音乐播放器、视频播放器、游戏机、电子书阅读器、个人数字助理(PDA)、计算机(例如膝上型计算机或笔记本计算机)、网络计算机、服务器、任何其他电子装置、或其任何组合。

控制器120可以配置为从存取装置150接收数据和/或指令，并且配置为向存储器104提供数据和/或指令。控制器120经由总线106、接口(例如，诸如存储器接口109的接口电路)、另一个结构、或其组合来耦合到存储器104。控制器120和存储器104可以经由总线106、存储器接口109、或其组合来交换信息。例如，读取数据的表示、位线缺陷信息、对数据的请求和其他数据或指令中的一个或多个可以经由总线106、存储器接口109、或其组合来交换，可以在控制器120和存储器104之间进行交换。

控制器120配置为从存取装置150接收数据和指令，并且配置为向存取装置150发送数据。例如，控制器120可以经由存取接口108向存取装置150发送数据，并且控制器120可以经由存取接口108从存取装置150接收数据。控制器120配置为向存储器104发送数据和指令，并且配置为从存储器104接收数据。例如，控制器120配置为发送数据和写入命令，以使得存储器104将数据存储到存储器104的指定地址。写入命令可以在存储器104的存储数据的部分(例如，区块)内指定(多个)存储元件的物理地址。控制器120配置为向存储器104发送读取命令，以从存储器104的指定地址存取数据。读取命令可以指定存储器104的一部分(例如，区块)的(多个)存储元件的物理地址(例如，耦合到存储元件的位线的物理地址)。

读取命令可以基于从存取装置150接收的数据请求。例如，存取装置150可以经由通信路径110、存取接口108、或其组合来将数据请求发送到控制器120。基于数据请求，控制器120配置为将对数据的请求(例如，读取命令)发送到存储器104，并且配置为响应于对数据的请求，从存储器104接收数据的表示。控制器120配置为基于位线缺陷信息来解码数据的表示，如本文进一步所描述的。控制器120还可以配置为经由通信路径110、存取接口108、或其组合来将解码的数据发送到存取装置150。

数据存储装置102的存储器140可以包含非易失性存储器。在特定的实施方式中，存储器104包含闪存存储器。存储器104包含配置为存储数据的多个存储元件。存储器104可以具有二维(2D)存储器配置。替代地，存储器104可以具有另一个配置，诸如三维(3D)存储器配置。例如，存储器104可以包含三维(3D)存储器配置，该三维存储器配置单片地形成在具有设置在硅基板之上的有源区的存储器单元的阵列的一个或多个物理级中。在另一个实施方式中，存储器104可以包含易失性存储器。存储器104可以包含一个存储器裸芯或多个存储器裸芯。在一些实施方式中，存储器104包含与存储元件(例如，存储器单元)的操作相关联的电路。

存储器104可以包含存储元件的多个组。例如，存储器104可以包含存储元件的第一组103和存储元件的第二组105。存储元件的多个组可以包含或对应于存储器104的特定组。在特定实施方式中，存储元件的多个组对应于存储器104的多个区块。例如，存储元件的第一组103对应于存储器104的第一区块，并且存储元件的第二组105对应于存储器104的第二区块。在其他实施方式中，存储元件的多个组可以对应于其他分组，诸如逻辑页或物理页。如果存储器104包含多个裸芯，则每个裸芯可以被组织成存储元件的多个组。在特定实施方式中，存储器104的每个区块包含耦合到128个字线的存储元件。在其他实施方式中，存储器104的区块可以包含多于或少于128个字线。在特定的实施方式中，存储器104包含或对应于包含多个区块的闪存存储器，存储元件的第一组103包含多个区块中的第一区块，并且存储元件的第二组105包含多个区块的第二区块。尽管描述了具有存储元件的两个组的存储器104的示例，但是这样的示例仅仅是为了示例性的目的。在其他实施方式中，存储器104可以包含存储元件的多于两个组(例如，区块)，或者可以包含存储元件的单个组(例如，区块)。

存储器104还包含配置为存储位线缺陷信息的专用部分142。例如，专用部分142可以存储第一位线缺陷信息134和第二位线缺陷信息135。在特定实施方式中，位线缺陷信息可以存储在表格中(例如，位线缺陷信息的表格)。表格中的第一条目可以包含第一位线缺陷信息134，并且表格中的第二条目可以包含第二位线缺陷信息135。在其他实施方式中，作为一个非限制性示例，位线缺陷信息可以存储在诸如列表的不同的数据结构中。在一些实施方式中，如本文进一步所描述的，位线缺陷信息可以被压缩。在一些实施方式中，存储器104的存储元件的每个组可以具有存储在专用部分142处的对应的位线缺陷信息。如果存储器104包含多个裸芯，则来自多个裸芯的存储元件的多个组可以具有存储在专用部分142处的对应的位线缺陷信息。换言之，位线缺陷信息可以对应于裸芯的一部分(例如，裸芯的存储元件的组)，而不是裸芯的整体。

在特定的实施方式中，专用部分142包含一个或多个只读存储器(ROM)熔丝(fuse)。在该实施方式中，可能在数据存储装置102的制造期间的一个或多个工厂测试期间产生位线缺陷信息(例如，第一位线缺陷信息134和第二位线缺陷信息135)。例如，在将存储器104焊接到数据存储装置102的印刷电路板(PCS)后，可以对存储器104的存储元件的每个组进行测试，以确定哪个位线具有影响存储元件的所测试的组的缺陷(例如，故障、瑕疵、或者错误)。在已经标识了具有影响存储元件的所测试的组的缺陷的一个或多个位线后，一个或多个ROM熔丝可以被“熔断”(blown)，以存储标识位线的信息。该信息可以由存储器104(诸如选择模块144)读取，作为撷取对应于存储器104的存储元件的特定组的位线缺陷信息的一部分。尽管一个或多个ROM熔丝被描述为包含在存储器104中，但是这样的描述不是限制性的，并且仅用于示例性的目的。在其他实施方式中，一个或多个ROM熔丝可以是与存储器104分开的只读(ROM)存储器的一部分，或者一个或多个ROM熔丝可以包含在控制器120中。

附加地或替代地，专用部分142包含一个或多个单级单元(SLC)存储元件。在该实施方式中，位线缺陷信息可能在数据存储装置102的生产期间的一个或多个测试期间产生。例如，可以对存储器104的存储元件的每个组进行生产测试，以确定哪个位线具有影响存储元件的测试的组的缺陷。举例来说，具有特定模式的数据可以写入到存储器104的存储元件的组，并且可以读取存储在存储元件的组处的数据的表示并且将其与写入的数据(例如，到特定模式)进行比较。基于该比较，可以标识具有影响存储元件的组的缺陷的位线。可以对存储器104的存储元件的每个组进行生产测试，以确定对应于存储元件的每个组的位线缺陷信息。在另一个实施方式中，位线缺陷信息可能在数据存储装置102的使用期限期间产生或更新。例如，存储器104中的电路或控制器120可以配置为初始化一个或多个测试，以确定对应于存储器104的存储元件的每个组的位线缺陷信息。除了在生产数据存储装置102期间进行该测试之外，该测试可以与上述的测试相同，并且对存储器104的存储元件的每个组的测试可以确定具有影响存储元件的所测试的组的缺陷的一个或多个位线。

位线缺陷信息(例如，第一位线缺陷信息134和第二位线缺陷信息135)标识具有影响存储器104的存储元件的对应组的缺陷的位线。例如，第一位线缺陷信息134标识具有影响存储元件的第一组103的缺陷的位线，并且第二位线缺陷信息135标识具有影响存储元件的第二组105的缺陷的位线。在特定实施方式中，位线缺陷信息包含被标识为具有缺陷的每个位线的标识符，该缺陷影响存储器104的存储元件的对应组。在另一个实施方式中，位线缺陷信息包含多达特定数量的位线的标识符，所述位线被标识为具有影响存储元件的对应组的缺陷。在一些实施方式中，存储器104的存储元件的组可以包含存储器104的区块。在其他实施方式中，存储元件的组可以小于区块。例如，在一些实施方式中，可以对存储器104中的每个字线或者对存储器104的存储元件的小于区块的其他组产生位线缺陷信息。在又一其他的实施方式中，存储元件的组可以大于区块，使得在存储器104中存储更少的位线缺陷信息，并且专用部分142可以更小，因此减少存储器104的大小。

在一些实施方式中，位线缺陷信息(例如，第一位线缺陷信息134和第二位线缺陷信息135)可以标识至多(例如，最大值为)特定数量的位线。在特定实施方式中，位线缺陷信息标识多达二十个具有影响存储器104的存储元件的对应组的缺陷的位线。例如，如果二十个或更多个位线具有影响存储器104的存储元件的对应组的缺陷，则位线缺陷信息指示二十个位线。如果少于二十个位线具有影响存储器104的存储元件的对应组的缺陷，则位线缺陷信息标识具有缺陷的位线中的每一个，该缺陷影响存储器104的存储元件的对应组。在其他实施方式中，由位线缺陷信息标识的位线的最大数量可以大于或小于二十个位线。可以基于存储器104的专用部分142的目标大小、解码器176的目标速度或操作功率、及其结合，在数据存储装置102的设计期间选择由位线缺陷信息标识的位线的数量。举例来说，增加由位线缺陷信息标识的位线的数量可能增加存储器104的用于存储位线缺陷信息的专用部分142的大小，或者降低在基于位线缺陷信息的解码过程期间的解码器176的速度。

位线缺陷信息(例如，第一位线缺陷信息134和第二位线缺陷信息135)可以标识具有多个类型的缺陷的位线。作为一个示例，位线缺陷信息可以标识具有“闭合缺陷”(例如，短路)的位线。当一个位线与另一个位线接触时，发生闭合缺陷，使得耦合到两个位线的所有存储元件具有存储错误数据的高可能性。作为另一个示例，位线缺陷信息可以标识具有“开路缺陷”(例如，“开路”)的位线。当字线中存在“中断”(例如，开路)时，发生开路缺陷。在中断的一侧上的耦合到位线的存储元件具有存储错误数据的高可能性，但是在中断的另一侧上的耦合到位线的存储元件不具有存储错误数据的增加的可能性。如果存储元件的特定组的字线以及耦合到字线的存储元件是在中断的被中断所影响的一侧，则对应于存储器104的存储元件的对应组的位线缺陷信息包含具有开路缺陷的位线的标识符。如果中断发生在位线中，则位线可以在中断的一侧是有缺陷的，而在中断的另一侧是没有缺陷的。耦合到中断的受影响的一侧(例如，有缺陷的一侧)上的字线的存储元件具有存储错误数据的高可能性，并且耦合到中断的另一侧上的字线的存储元件不具有存储错误数据的增加的可能性。因为如果位线具有影响存储元件的特定组的中断，则存储在存储器104的存储元件的特定组的存储元件中的数据的位线缺陷减少，所以与存储元件的特定组相对应的位线缺陷信息指示了具有影响存储元件的特定组的中断的位线，而不指示具有不影响存储元件的特定组的中断的位线。在其他示例中，位线缺陷信息标识具有影响存储器104的存储元件的对应组的其他类型的缺陷的位线。

存储器104可以包含诸如读取/写入电路140的支持电路，以支持存储器104的操作。虽然被描绘为单个组件，但是读取/写入电路140可以被分割成存储器104的分开的组件，诸如读取电路和写入电路。读取/写入电路140可以配置为基于来自控制器120的请求，从存储器104的存储元件的一个或多个组读取数据的表示，或者将数据写入到存储器104的存储元件的一个或多个组。例如，响应于来自控制器120的对读取数据的请求，读取/写入电路140可以配置为感测存储在存储元件的特定组处的读取数据。举例来说，控制器120可以将对读取数据的第一请求130发送到存储器104。对读取数据的第一请求130可以指示地址，该地址对应于存储器104的存储元件的第一组103内的(多个)存储元件。响应于对读取数据的第一请求130，读取/写入电路140可以感测存储在存储元件的第一组103处的第一读取数据132，并且第一读取数据132的表示可以被提供给控制器120。第一读取数据132的表示可以提供有第一位线缺陷信息134，如本文所进一步描述的。

存储器104可以包含选择模块144，该选择模块配置为响应于包含在从控制器120接收的请求中的地址来从专用部分142撷取位线缺陷信息。在一些实施方式中，选择模块144可以包含或对应于诸如数字逻辑电路的选择电路，该选择电路配置为进行选择模块144的操作。在另一个实施方式中，选择模块144可以包含或对应于专用集成电路(ASIC)、现场可编程门阵列(FPGA)装置、或者配置为进行选择模块144的操作的其他专用硬件。在另一个实施方式中，作为非限制性示例，选择模块144可以包含或对应于处理器可执行的指令，该指令可以由处理器或者控制器执行以进行选择模块144的操作。

基于对数据的请求中的地址，选择模块144可以撷取位线缺陷数据。举例来说，存储器104可以从控制器120接收对数据的第一请求130，该请求指示存储被请求的读取数据的第一地址。响应于与存储元件的第一组103相对应的第一地址，选择模块144可以配置为从存储器104的专用部分142撷取第一位线缺陷信息134。为了进一步说明，控制器120可以向存储器104发送对数据的第二请求131，并且对数据的第二请求131可以指示存储被请求的读取数据的第二地址。基于与存储元件的第二组105相对应的第二地址，选择模块144可以配置为从专用部分142撷取第二位线缺陷信息135。以此方式，选择模块144配置为基于对数据的请求来撷取不同的位线缺陷信息，该请求指示与存储器104的存储元件的不同组相对应的地址。在撷取位线缺陷信息后，位线缺陷信息可以提供给控制器120。

在一些实施方式中，对数据的请求可以包含对位线缺陷信息的请求。例如，对数据的请求130可以包含对第一位线缺陷信息134的请求。在这些实施方式中，响应于包含对第一位线缺陷信息134的请求的对数据的第一请求130，选择模块144可以撷取第一位线缺陷信息134。如果存储器104接收不包含对位线缺陷信息的请求的对数据的附加请求，则选择模块144不基于对数据的附加请求来撷取任何位线缺陷信息。在这些实施方式中，控制器120可以确定是否请求位线缺陷信息，如本文所进一步描述的，并且如果由控制器120请求，则选择模块144可以撷取位线缺陷信息。在其他实施方式中，对数据的请求不包含对位线缺陷信息的请求，并且选择模块144响应于对数据的每个请求，基于由对数据的请求所指示的地址来自动地撷取位线缺陷信息。在这些实施方式中，响应于对数据的每个请求，位线缺陷信息被撷取并且提供给控制器120。

在一些实施方式中，选择模块144可以配置为，与读取/写入电路140感测和提供读取数据的表示同时地(例如，并行地)或者实质上同时地撷取和提供位线缺陷信息。例如，在第一时间段期间，读取/写入电路140可以感测第一读取数据132并且向控制器120提供第一读取数据132的表示，并且在第二时间段期间，选择模块144可以撷取第一位线缺陷信息134并将其提供给控制器120。第二时间段的至少部分可以与第一时间段重叠。在特定实施方式中，在完成第一读取数据132的感测之前，向控制器120提供第一位线缺陷信息134，使得控制器120能够在接收第一读取数据132的表示之前使用第一位线缺陷信息134来进行一个或多个操作(例如，解压缩操作)。

除了存储器104之外，数据存储装置102包含控制器120。控制器120可以包含第二存储器160、软位发生器170、解码器176和压缩模块178。在特定实施方式中，第二存储器160是易失性存储器。控制器120可以配置为在第二存储器160中存储位线缺陷信息。例如，控制器120可以在第二存储器160处存储第一位线缺陷信息134。

在一些实施方式中，第二存储器160可以用作位线缺陷信息的高速缓存。在这些实施方式中，控制器120可以配置为在接收位线缺陷信息时，在第二存储器160(例如，易失性存储器)中存储位线缺陷信息。例如，响应于从存储器104接收第一位线缺陷信息134，控制器120可以在第二存储器160中存储第一位线缺陷信息134。

在特定实施方式中，控制器120可以配置为，如果对附加的读取数据的请求的地址对应于存储元件的近来最多存取的组内的(多个)存储元件，则抑制第二存储器160中的附加的位线缺陷信息的存储。例如，在第二存储器160中存储第一位线缺陷信息134后，控制器120可以确定由对数据的第二请求131指示的地址是否对应于存储元件的第一组103内(例如，存储元件的近来最多存取的组)的(多个)存储元件。基于确定了由对数据的第二请求131指示的地址不对应于在存储元件的第一组103内的(多个)存储元件(例如，地址对应于存储元件的不同组)，则控制器120在对数据的第二请求131中包含对位线缺陷信息的请求。响应于在对数据的第二请求131中包含对位线缺陷信息的请求，控制器120接收第二位线缺陷信息135，并且在第二存储器160处存储第二位线缺陷信息135。

作为另一个示例，在第二存储器160中存储第一位线缺陷信息134后，控制器120可以将对附加的数据的请求(未示出)发送到存储器104，并且可以接收附加的位线缺陷信息(未示出)。控制器120可以确定由对数据的附加请求指示的地址对应于存储元件的第一组103(例如，存储元件的近来最多存取的组)内的(多个)存储元件。基于确定了由对数据的附加请求指示的地址对应于存储元件的第一组103的(多个)存储元件，控制器120抑制在第二存储器160处的附加的位线缺陷信息的存储。因为对数据的附加请求对应于存储元件的与对数据的第一请求130相同的组(例如，存储元件的第一组103)，所以附加的位线缺陷信息与第一位线缺陷信息134相同，其已经存储在第二存储器160中。代替在第二存储器160处存储第一位线缺陷信息134的副本，控制器120从第二存储器160存取第一位线缺陷信息134，以在数据解码中使用。在替代的实施方式中，如果由对数据的附加请求指示的地址对应于存储元件的第一组103的(多个)存储元件，则控制器120不包含(例如，抑制包含)在对数据的附加请求中的对位线缺陷信息的请求。在该实施方式中，基于不包含对位线缺陷信息的请求的对数据的附加请求，附加的位线缺陷信息不在控制器120处接收。

在一些实施方式中，控制器120可以在对数据的每个请求中包含对位线缺陷信息的请求，或者控制器120可以在与对数据的请求的每个响应中接收位线缺陷信息。举例来说，在第二存储器160中存储第一位线缺陷信息134后，控制器120可以向存储器140发送对数据的第二请求131。响应于对数据的第二请求131，控制器120接收第二位线缺陷信息135。控制器120可以配置为确定由对数据的第二请求131指示的地址是否对应于在存储元件的第一组103(例如，存储器104的存储元件的近来最多存取的组)内的(多个)存储元件。响应于控制器120确定了对数据的第二请求131指示的地址不对应于存储元件的第一组103的(多个)存储元件，控制器120在第二存储器160处存储第二位线缺陷信息135。在特定实施方式中，第二存储器160配置为，每当存储位线缺陷信息时就覆写存储在第二存储器160处的位线缺陷信息，并且控制器120以第二位线缺陷信息135覆写第一位线缺陷信息134。替代地，除了第一位线缺陷信息134之外，控制器120可以存储第二位线缺陷信息135。在特定实施方式中，作为一个非限制性示例，如果第二存储器160变满，则可以使用近来最少使用(LRU)的方案来覆写位线缺陷信息。

软位发生器170可以配置为基于位线缺陷信息来产生软位的集合。软位的集合可以指示位的对应集合是正确的(或错误的)概率。例如，软位的与读取数据的表示相关联的集合可以指示读取数据的表示的位是正确的概率。在一些实施方式中，软位的集合可以基于位线缺陷信息来产生。在其他实施方式中，软位的集合可以基于位线缺陷信息和从存储器104所感测的数据来产生。例如，除了从存储元件的第一组103感测第一读取数据132之外，存储器104还可以感测存储在存储元件处的电荷是否在对应于不同数据值的阈值之间的重叠内。存储这些电荷的存储元件可能具有很高的错误可能性。可以基于感测的数据来产生软位的集合，以指示第一读取数据132的表示中的位是正确(错误)的概率。

软位的集合可以进一步基于位线缺陷数据来产生。软位发生器170可以配置为基于与读取数据的表示相对应的位线缺陷信息来产生与读取数据的表示相关联的软位的集合。例如，软位发生器170可以基于感测的信息和基于第一位线缺陷信息134来产生软位的第一集合172，该软位的第一集合与第一读取数据132的表示相关联。作为另一个示例，软位发生器170可以基于感测的信息和基于第二位线缺陷信息135来产生软位的第二集合174，该软位的第二集合与第二读取数据133的表示相关联。如上所述，第一位线缺陷信息134指示具有影响存储元件的第一组103的存储元件的缺陷的位线。因此，与第一读取数据132的表示的特定位相关联的软位(例如，存储在耦合于具有缺陷的位线的存储元件处的位)可以指示特定位具有很高的错误可能性。软位的集合可以由解码器176使用，以解码从存储器104接收的读取数据的表示。例如，软位的第一集合172可以用于解码第一读取数据132的表示，并且软位的第二集合174可以用于解码第二读取数据133的表示。

解码器176可以配置为解码从存储器104接收的数据的表示。解码器176可以是错误校正码(ECC)引擎的一部分或者包含在错误校正码(ECC)引擎中。ECC引擎可以配置为接收数据，并且配置为基于数据来产生一个或多个错误校正码(ECC)码字(例如，包含数据部分和奇偶部分)。例如，ECC引擎可以接收数据(例如，基于来自存取装置150的写入命令)，并且可以产生码字。举例来说，ECC引擎可以包含配置为使用ECC编码技术来编码数据的编码器。作为说明性的非限制性实例，ECC引擎可以包含Reed-Solomon编码器、Bose-Chaudhuri-Hocquenghem(BCH)编码器、低密度奇偶校验(LDPC)编码器、turbo编码器、配置为根据一个或多个其他ECC技术或其组合来编码数据的编码器。

ECC引擎可以包含配置为解码从存储器104读取的数据的表示的解码器(例如，解码器176)，以检测并校正可能在数据的表示中存在的位错误。例如，解码器176可以校正多至由解码器176使用的ECC技术的错误校正能力的数量的错误。为了解码数据的表示，解码器176可以使用来自软位发生器170的软位的一个或多个集合。例如，解码器176可以基于第一读取数据132的表示和软位的第一集合172来产生第一解码的数据138。作为另一个示例，解码器176可以基于第二读取数据133的表示和软位的第二集合174来产生第二解码的数据139。

在一些实施方式中，在存储器104的专用部分142处进行存储之前压缩位线缺陷信息。在控制器120产生并向存储器104发送位线缺陷信息(例如，第一位线缺陷信息134和第二位线缺陷信息135)的实施方式中，压缩模块178配置为在第二存储器160中存储第一位线缺陷信息134和第二位线缺陷信息135之前，对第一位线缺陷信息134和第二位线缺陷信息135进行数据压缩操作。在特定实施方式中，数据压缩操作可以是“开始-运行”(start-run)压缩操作。在其他实施方式中，数据压缩操作可以是不同的压缩操作。压缩模块178配置为在产生软位的第一集合172和软位的第二集合174之前，对第一位线缺陷信息134和第二位线缺陷信息135进行数据解压缩操作。在特定实施方式中，数据解压缩操作可以是开始-运行解压缩操作。在其他实施方式中，数据解压缩操作可以是不同的解压缩操作。

在操作期间，数据存储装置102可以从存取装置150接收命令。例如，数据存储装置102可以从存取装置150接收第一数据请求152。第一数据请求152可以包含地址，该地址与存储器104的存储元件的第一组103内的(多个)存储元件相关联。例如，第一数据请求152可以包含存储器104的存储元件的第一组103中的一个或多个存储元件的逻辑地址、物理地址、虚拟地址、或者一些其他标识符。控制器120可以基于第一数据请求152产生对数据的第一请求130，并且将对数据的第一请求130发送到存储器104。响应于接收对数据的第一请求130，读取/写入电路140可以开始感测操作，以从存储元件的第一组103读取第一读取数据132。此外，基于对数据的第一请求130中的指示在存储元件的第一组103中的位置的地址，选择模块144可以从专用部分142撷取第一位线缺陷信息134。在一些实施方式中，读取/写入电路140和选择模块144可以同时地(例如，并行地)或者实质上同时地进行操作。响应于发送对数据的第一请求130，控制器120可以接收第一位线缺陷信息134和第一读取数据132的表示。

如果存储元件的第一组103(例如，存储器104的对应于第一位线缺陷信息134的存储元件的组)不同于存储器104的先前存取的存储元件的组，则第一位线缺陷信息134可以存储在第二存储器160处。如果存储元件的第一组103不是不同于先前存取的存储元件的组，则第一位线缺陷信息134不在第二存储器160处进行保存。

此外，第一位线缺陷信息134可以被提供给软位发生器170。在一些实施方式中，压缩模块178可以接收第一位线缺陷信息，并且可以解压缩第一位线缺陷信息134，然后向软位发生器170提供被解压缩的第一位线缺陷信息134。与压缩模块178相关联的延迟不超过与读取/写入电路140相关联的延迟，并且因此不向解码过程引入附加的延迟，该读取/写入电路向控制器120提供第一读取数据132的表示(以及附加的感测信息)。响应于接收第一位线缺陷信息134，软位发生器170可以基于第一位线缺陷信息134(并且基于从存储元件的第一组103感测的数据，如上所述)产生软位的第一集合172。软位的第一集合172可以指示第一读取数据132的表示的位是正确(或错误)的概率。

第一读取数据132的表示和软位的第一集合172可以提供给解码器176，并且解码器176可以基于第一读取数据132的表示和软位的第一集合172产生第一解码的数据138。例如，解码器176可以基于软位的第一集合172对第一读取数据132的表示进行解码操作和一个或多个错误校正操作。在特定实施方式中，解码器176是LPC解码器。在该实施方式中，由于软位的第一集合是更精确的(例如，至少一些位未被错误地标识为具有很高的错误的概率)，因此相较于解码器176使用基于存储器104的整体的位线缺陷信息的软位来解码第一读取数据132的表示的情况，解码器176可以收敛得更快。响应于第一数据请求152，可以由控制器120向存取装置150提供第一解码的数据138。

控制器120还可以从存取装置150接收第二数据请求154。响应于第二数据请求154，控制器120可以将对数据的第二请求131发送到存储器104。读取/写入电路140可以感测在存储元件的第二组105处的第二读取数据133，并且可以向控制器120提供第二读取数据133的表示。选择模块144可以撷取第二位线缺陷信息135，并且可以向控制器120提供第二位线缺陷信息135。响应于发送对数据的第二请求131，控制器120可以接收第二位线缺陷信息135和第二读取数据133的表示。由于第二位线缺陷信息135对应于存储器104的存储元件的不同组，因此第二位线缺陷信息135可以不同于第一位线缺陷信息134。

软位发生器170可以基于第二位线缺陷信息135和与第二读取数据133相关联的感测信息来产生软位的第二集合174。解码器176可以基于软位的第二集合174和第二读取数据133的表示来产生第二解码的数据139。由于软位的第二集合174是更精确的(例如，至少一些位未被错误地标识为具有很高的错误可能性)，因此相较于解码器176使用基于存储器104的整体的位线缺陷信息的软位来解码第二读取数据133的表示的情况，解码器176可以收敛得更快。基于第二数据请求154，控制器120可以将第二解码的数据139提供给存取装置150。

尽管已经相对于控制器120描述了数据存储装置102的一个或多个组件，但是在其他实施方式中，这样的组件可以包含在存储器104中。例如，第二存储器160、软位发生器170、解码器176和/或压缩模块178中的一个或多个可以包含在存储器104中。替代地，或者附加地，以上参考控制器120所描述的一个或多个功能可以在存储器104处进行或者由存储器104进行。例如，第二存储器160、软位发生器170、解码器176和/或压缩模块178的一个或多个功能可以由包含在存储器104中的组件和/或电路进行。替代地，或者附加地，数据存储装置102的一个或多个组件可以包含在存取装置150中。例如，第二存储器160、软位发生器170、解码器176和/或压缩模块178中的一个或多个可以包含在存取装置150中。替代地，或者附加地，以上参考控制器120所描述的一个或多个功能可以在存取装置150处进行或者由存取装置150进行。作为说明性的非限制性实例，存取装置150可以配置为基于来自存储器104的位线缺陷信息(例如，基于在位线缺陷信息的基础上产生的软位)来解码读取数据的表示。在一些实施方式中，控制器120、存储器104和/或存取装置150的组件可以包含或对应于专用电路、专用集成电路(ASIC)、现场可编程门阵列(FPGA)装置、或者配置为进行对应的组件的操作的其他专用硬件。在其他实施方式中，作为非限制性示例，组件可以包含或对应于由处理器或控制器可执行的指令，以进行对应的组件的操作。

由于用于存储器104的存储元件的每个组的位线缺陷信息标识具有影响存储元件的组的缺陷的位线，因此用于存储元件的组的位线缺陷信息(例如第一位线缺陷信息134、第二位线缺陷信息135等)可以比用于存储器104的整体的位线缺陷信息更精确。由于位线缺陷信息是更精确的，因此由基于位线缺陷信息而产生的软位指示为错误的位的数量可以少于由基于存储器104的整体的位线缺陷信息而产生的软位指示为错误的位的数量。通过向解码器176提供更精确的软位，解码器176的效率增加，从而增加了解码器176的速度并且降低了解码器176的功率消耗。此外，随着数据存储装置102达到使用期限的终止，存储元件开始失效。存储元件的失效可能使得从存储器104读取的数据中的错误的数量增加，并且其他解码器可能不能够解码具有增加数量的错误的数据。然而，由于解码器176接收到的软位不会将至少一些位错误地识别为具有很高的错误可能性，解码器176能够使用位来解码具有增加数量的错误的数据，从而延长了数据存储装置102的使用期限。

参考图2，图200示出了图1的存储器104的多个区块以及具有开路缺陷的多个位线。图200示出了包含多个区块的存储器104的示例，并且其不是限制性的。多个存储器区块的第一区块可以对应于存储元件的第一组103，并且多个存储器区块的第二区块可以对应于存储元件的第二组105。在其他实施方式中，存储器104可以包含多于或少于图2中示出的区块的数量，和/或存储器104可以包含与图2中示出的不同的区块(具有不同的字线和位线)。

存储器104可以包含多个区块，诸如第一区块202、第N区块204、第(N+1)区块206、和第2N区块208。多个区块可以包含2N个区块。在特定的实施方式中，2N是一千。在其他实施方式中，区块的数量可以多于或者少于一千。每个区块可以包含多个晶体管，并且每个晶体管可以耦合到多个字线中的一个字线和多个位线中的一个位线。每个晶体管可以是图1的存储器104的存储元件，并且可以配置为存储表示数据值的电荷。

多个位线可以包含第一位线210(BL0)、第二位线212(BL1)、第三位线214(BL2)、第四位线216(BL3)、第五位线218(BL4)、第六位线220(BL5)和第M位线222(BLM)。在特定的实施方式中，多个字线可以包含128个字线。图2包含第N个区块204的放大视图250。第N个区块包含128个字线、M个位线、和128×M个晶体管。每个晶体管耦合到一个位线和一个字线，如图2所示出的。此外，位线可以耦合到感测放大器(SA)，以用于从第N个区块204读取数据。区块202和206-208可以具有与第N个区块204相同的配置。

存储器104的多个位线中的一个或多个可能具有缺陷。在图2示出的说明性示例中，第一位线210、第二位线212、第四位线216、第五位线218和第M位线222可能具有开路缺陷。举例来说，第一位线210可以具有中断230，第二位线212可以具有中断232，第四位线216可以具有中断234，第五位线218可以具有中断236，并且第M位线222可以具有中断238。如参考图1所述，在中断的一侧上的耦合到字线的存储元件具有存储错误数据的高可能性，并且中断的另一侧上的耦合到字线的存储元件不具有存储错误数据的增加的可能性。由于中断可能发生在位线中的不同位置，所以影响一个存储器区块的中断可能不影响另一个存储器区块。例如，第M位线222上的中断238可以位于第2N区块208中。在第2N区块208之上的存储器区块(例如，第一区块202-第N区块204)和第2N区块208可能受到中断238的影响。中断238之下的存储器区块(例如，第(N+1)区块206到第(2N-1)区块)可以不受中断238的影响。因为中断238影响第一区块202而不影响第(N+1)区块206，所以对应于第一区块202的位线缺陷信息将第M位线222标识为具有影响第一区块202的缺陷，并且对应于第(N+1)区块206的位线缺陷信息不将第M位线222标识为具有影响第(N+1)区块206的缺陷。

如参考图1所述，可以为存储器104的每个区块存储位线缺陷信息。例如，第一位线缺陷信息134可以对应于存储元件的第一组103(例如，第一区块202)，并且第二位线缺陷信息135可以对应于存储元件的第二组105(例如，第二区块202)。其他区块(例如，区块3-2N)的可靠性信息也可以存储在存储器104的专用部分142中。位线缺陷信息可以包含具有缺陷的位线的一个或多个标识符，该缺陷影响存储器104的与位线缺陷信息相关联的区块。例如，第一位线缺陷信息134可以包含表格，该表格包含影响第一区块202(例如，图1的存储元件的第一组103)的位线210-222的一个或多个标识符。由于区块202-208的位线缺陷信息标识具有影响对应的区块的缺陷的位线(而不标识具有不影响对应的区块的缺陷的位线)，因此与区块202-208相关联的位线缺陷信息可以不同于存储器104的整体的位线缺陷信息。例如，存储器104的整体的位线缺陷信息可以包含第一位线210、第二位线212、第四位线216、第五位线218和第M位线222(而没有第三位线214和第六位线220)的标识符，并且对应于区块202-208中的一个或多个的位线缺陷信息可以是不同的。

举例来说，对应于第一区块202的位线缺陷信息标识第五位线218和第M位线222(标识为具有影响第一区块202的缺陷)，而不是位线210-216和220。作为另一个示例，对应于第N区块204的位线缺陷信息标识第五位线218(当具有影响第N区块204的缺陷)，而不是位线210-216、220和222。作为另一个示例，对应于第(N+1)区块206的位线缺陷信息标识第一位线210、第二位线212、第四位线216、第五位线218和第M位线222(标识为具有影响第(N+1)区块206的缺陷)，而不是位线214和220。作为另一个示例，对应于第2N区块208的位线缺陷信息标识第四位线216、第五位线218和第M位线222(标识为具有影响第2N区块208的缺陷)，而不是位线210-214和220。以此方式，存储器104的每个区块的位线缺陷信息标识具有影响对应的区块的缺陷的位线(例如，位线的具有缺陷的子集)而不是具有缺陷的每个位线(例如，位线210、212、216、218和222)。向图1的软位发生器170提供位线缺陷信息使得软位发生器170能够产生软位的更精确的集合，这在解码来自多个区块202-208的数据的期间增加了解码器176的速度并且降低了解码器176的功率消耗。

参考图3，描绘了方法的特定说明性示例，并总体指定为300。作为说明性的非限制性实例，方法300可以诸如由控制器120、存取装置150、或者其组合在数据存储装置102处进行。

在302处，方法300可以包含从存储器接收第一位线缺陷信息。第一位线缺陷信息可以标识具有影响存储器的多个存储元件中的存储元件的第一组的缺陷的位线。例如，选择模块144撷取指示具有影响存储元件的第一组103的缺陷的位线的第一位线缺陷信息134，该缺陷是诸如影响存储元件的第一组103的闭合缺陷和开路缺陷，而不是不影响存储元件的第一组103的开路缺陷。控制器120从存储器104接收第一位线缺陷信息134。

在304处，方法300可以包含基于第一位线缺陷信息来产生软位的第一集合。例如，软位发生器170可以基于第一位线缺陷信息134和与第一读取数据132相关联的感测信息来产生软位的第一集合172，如参考图1所述。可以将软位的第一集合172提供给解码器176。

在306处，方法300可以包含基于第一读取信息和第一位线缺陷信息来产生第一解码的数据。例如，控制器120的解码器176可以基于第一读取数据132的表示和基于软位的第一集合172来产生第一解码的数据138。

在308处，方法300可以包含从存储器接收第二位线缺陷信息。第二位线缺陷信息可以标识具有影响多个存储元件中的存储元件的第二组的缺陷的位线。例如，选择模块144撷取指示具有影响存储元件的第二组105的缺陷的位线的第二位线缺陷信息135，该缺陷是诸如影响存储元件的第二组105的闭合缺陷和开路缺陷，而不是不影响存储元件的第二组105的开路缺陷。控制器120从存储器104接收第二位线缺陷信息135。因为影响存储元件的第二组103的一个或多个缺陷不会影响存储元件的第二组105，所以第一位线缺陷信息134和第二位线缺陷信息135可以是不同的。

在310处，方法300可以包含基于第二位线缺陷信息来产生软位的第二集合。例如，软位发生器170可以基于第二位线缺陷信息135和与第二读取数据133相关联的感测信息来产生软位的第二集合174，如参考图1所述。可以将软位的第二集合174提供给解码器176。

在312处，方法300可以包含基于第二读取信息和软位的第二集合来产生第二解码的数据。例如，控制器120的解码器176可以基于第二读取数据133的表示和基于软位的第二集合174来产生第二解码的数据139。

在特定的实施方式中，如果与存储元件的第一组相关联的地址不同于与先前存取的存储元件的组相关联的地址，则方法300包含在控制器的易失性存储器处存储第一位线缺陷信息。例如，如果包含在对数据的第一请求130中的第一地址对应于存储元件的第一组103内的(多个)存储元件，则控制器可以在第二存储器160处存储第一位线缺陷信息134。此外，如果与附加的位线缺陷信息相关联的存储元件的第三组是在存储元件的第一组内，则方法300可以包含抑制附加的位线缺陷信息在易失性存储器中的存储。举例来说，控制器120可以响应于与存储元件的第三组相对应的对数据的第三请求来接收附加的位线缺陷信息。如果存储元件的第三组是在存储元件的第一组103内，则控制器120抑制在第二存储器160中的附加的位线缺陷信息的存储。

在特定的实施方式中，方法300包含发送请求以从存储器撷取第一读取数据。撷取第一读取数据的请求可以包含与存储元件的第一组相对应的地址。撷取第一读取数据的请求还可以包含对与地址相关联的位线缺陷信息的请求。例如，控制器120将对数据的第一请求130发送到存储器104。对数据的第一请求130可以包含第一地址，该第一地址对应于存储器104的存储元件的第一组103内的(多个)存储元件。对数据的第一请求130还可以包含对与第一地址相关联的位线缺陷信息的请求。在该实施方式中，响应于发送请求以撷取第一读取数据，方法300还包含从存储器接收第一读取数据的表示和第一位线缺陷信息。例如，响应于发送对数据的第一请求130，控制器120可以接收第一读取数据132的表示和第一位线缺陷信息134。

此外，方法300可以包含从主机装置接收数据请求。数据请求可以包含第二地址。方法300还可以包含确定第二地址是否对应于存储元件的第一组，并且响应于确定第二地址对应于存储元件的第一组，发送请求以撷取存储在存储器的第二地址处的数据。撷取存储在第二地址处的数据的请求可以不包含对位线缺陷信息的请求。举例来说，控制器120可以从存取装置150接收数据请求，并且可以确定包含在数据请求中的地址是否对应于存储元件的第一组103。响应于确定地址对应于存储元件的第一组103，控制器120可以向存储器104发送对第三读取数据的第三请求。由于第一位线缺陷信息134(例如，对应于由数据请求所指示的地址的位线缺陷信息)已经存储在第二存储器160处，所以控制器120可以不包含对第三请求的位线缺陷信息的请求。

在特定的实施方式中，方法300还包含在产生软位的第一集合之前解压缩第一位线缺陷信息。例如，在向解码器176提供第一位线缺陷信息134之前，压缩模块178可以解压缩第一位线缺陷信息134。

通过使用用于存储器104的存储元件的特定组的位线缺陷信息(该位线缺陷信息标识具有在解码过程中影响存储元件的特定组的缺陷的位线)，与使用存储器的整体的位线缺陷信息相比较，方法300增加了解码过程(例如产生解码位)的速度并且降低了解码过程的功率消耗。

参考图4，描绘了方法的特定说明性示例并总体指定为400。方法400可以诸如由存储器104中的组件，在数据存储装置102处进行。作为说明性的非限制性实例，方法400可以由图1的选择模块144进行。

在402处，方法400可以包含从控制器接收对第一数据的请求。对第一数据的请求可以包含存储第一数据的(多个)存储元件的第一地址。例如，存储器104可以从控制器120接收对数据的第一请求130。对数据的第一请求130可以包含存储第一读取数据132的(多个)存储元件的第一地址，并且(多个)存储元件可以在存储器104的存储元件的第一组103内。在404处，方法400可以包含，响应于与存储元件的第一组相对应的第一地址，从存储器的专用部分撷取第一位线缺陷信息。第一位线缺陷信息可以标识具有影响存储元件的第一组的缺陷的位线。例如，响应于与在存储元件的第一组103内的一个或多个存储元件相对应的第一地址，选择模块144可以从存储器104的专用部分142撷取第一位线缺陷信息134。第一位线缺陷信息134标识具有影响存储元件的第一组103的缺陷的位线，而不标识具有不影响存储元件的第一组103的缺陷的位线。在特定的实施方式中，存储器的专用部分可以包含一个或多个只读存储器(ROM)熔丝。在另一个实施方式中，存储器的专用部分可以包含一个或多个单级单元(SLC)存储元件。

在406处，方法400可以包含从控制器接收对第二数据的请求。对第二数据的请求可以包含存储第二数据的(多个)存储元件的第二地址。例如，存储器104可以从控制器120接收对数据的第二请求131。对数据的第二请求131可以包含存储第二读取数据133的(多个)存储元件的第二地址，并且(多个)存储元件可以在存储器104的存储元件的第二组105内。在408处，方法400可以包含，响应于与存储元件的第二组相对应的第二地址，从专用部分撷取第二位线缺陷信息。第二位线缺陷信息可以标识具有影响存储元件的第二组的缺陷的位线。例如，响应于与存储器104的存储元件的第二组105相对应的第二地址，选择模块144可以从存储器104的专用部分142撷取第二位线缺陷信息135。第二位线缺陷信息135标识具有影响存储元件的第二组105的缺陷的位线，而不标识具有不影响存储元件的第二组105的缺陷的位线。

方法400使得数据存储装置能够提供对应于数据存储装置的存储器的存储元件的不同组的位线缺陷信息。用于存储元件的特定组的位线缺陷信息标识具有影响存储元件的特定组的缺陷的位线，而不标识具有不影响存储元件的特定组的缺陷的位线。当基于位线缺陷信息来解码数据时，更精确的位线缺陷信息使得接收位线缺陷信息的解码器能够以增加的速度并且以降低的功率消耗进行操作。

图3的方法300和/或图4的方法400可以由专用集成电路(ASIC)、处理单元(诸如中央处理单元(CPU))、控制器、另一个硬件装置、固件装置、现场可编程门阵列(FPGA)、或者其任何组合来初始化或者控制。作为示例，图3的方法300和/或图4的方法400可以由一个或多个处理器(诸如包含在图1的数据存储装置102的控制器或存储器和/或存取装置150中的一个或多个处理器，或者耦合到图1的数据存储装置102的控制器或存储器和/或存取装置150的一个或多个处理器)来初始化或者控制。作为示例，图3和4的方法中的一个或多个可以单独地或者组合地由图1的控制器120进行。举例来说，图3和4的方法中的一个的一部分可以与图3和4的方法中的一个的第二部分相结合。此外，参考图3和4描述的一个或多个操作可以是可选的，可以至少部分地同时进行，和/或可以以与所示出或所描述顺序不同的顺序进行。

在说明性示例中，可以编程处理器，以使用位线缺陷信息来解码读取数据的表示，该位线缺陷信息标识具有影响存储器的存储元件的存储读取数据的组的缺陷。例如，处理器可以执行指令以从存储器接收第一位线缺陷信息。第一位线缺陷信息可以标识具有影响存储器的多个存储元件中的存储元件的第一组的缺陷的位线。处理器可以执行指令，以基于第一位线缺陷信息来产生软位的第一集合。处理器可以进一步执行指令，以基于软位的第一集合和第一读取数据的表示来产生第一解码的数据。第一读取数据可以存储在存储元件的第一组处。

尽管图1的数据存储装置102和/或存取装置150的各种组件在本文中被描绘为区块组件并且以通用术语进行描述，但是这样的组件可以包含一个或多个微处理器、状态机、或者配置为使的各种组件能够进行本文所描述的操作的其他电路。各种组件的一个或多个方面可以使用微处理器或者微控制器实现，该微处理器或者微控制器被编程为进行本文所描述的操作，诸如图3的方法300和/或图4的方法400中的一个或多个操作。在特定的实施方式中，图1的控制器120、存储器104、第二存储器160和/或存取装置150中的每一个包含执行存储在存储器(诸如图1的数据存储装置102或存取装置150的非易失性存储器)处的指令的处理器。替代地或者附加地，由处理器执行的可执行的指令可以存储在分开的存储器位置，该分开的存储器位置不是非易失性存储器的一部分，诸如在图1的数据存储装置102或存取装置150的只读存储器(ROM)处。

参考图1，数据存储装置102可以附接到一个或多个存取装置或者嵌入到一个或多个存取装置中，诸如在通信装置(例如，存取装置150)的外壳内。例如，数据存储装置102可以集成在设备内，该设备例如是移动电话、计算机(例如笔记本计算机、平板计算机或笔记本计算机)、音乐播放器、视频播放器、游戏装置或控制台、电子书阅读器、个人数字助理(PDA)、便携式导航装置、或者使用非易失性存储器的其他装置。但是，在其他实施例中，数据存储装置102可以实现在配置为选择性地耦合到一个或多个外部存取装置的便携式装置中。在另外的其他实施例中，数据存储装置102可以是网络可访问数据存储系统(诸如企业数据系统、网络附加存储系统、云数据存储系统等)的组件(例如，固态驱动器(SSD))。

在其他实施方式中，作为说明性实例，数据存储装置102可以配置为作为嵌入式存储器耦合到存取装置150，诸如与多媒体卡

(弗吉尼亚州阿灵顿的JEDECSolid State Technology Association的商标)配置相连接。数据存储装置102可以对应于eMMC装置。作为另一个示例，数据存储装置102可以对应于存储器卡，诸如安全数字

卡、

卡、miniSD^TM卡(特拉华州威尔明顿的SD-3C LLC的商标)、MultiMediaCard^TM(MMC^TM)卡(弗吉尼亚州阿灵顿的JEDEC Solid State TechnologyAssociation的商标)或

(CF)卡(加利福尼亚州米尔皮塔斯的SanDiskCorporation的商标)。数据存储装置102可以按照JEDEC工业规范进行操作。例如，数据存储装置102可以按照JEDEC eMMC规范、JEDEC通用闪存存储(UFS)规范、一个或多个规范或其组合进行操作。在又另一个特定实施方式中，数据存储装置102间接地耦合到数据存储装置102，例如经由网络。例如，数据存储装置102可以是网络附加存储(NAS)装置、或者数据中心存储系统、企业存储系统或存储区域网络的组件(例如，固态驱动器(SSD)装置)。

图1的存储器104和/或第二存储器160可以包含电阻式随机存取存储器(ReRAM)、三维(3D)存储器、闪存存储器(例如NAND存储器、NOR存储器、单级单元(SLC)闪存、多级单元(MLC)闪存、分位线NOR(DINOR)存储器、AND存储器、高电容耦合比(HiCR)装置、非对称非接触晶体管(ACT)装置、或者另一个闪存存储器)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、只读存储器(ROM)、一次可编程存储器(OTP)、或其组合。替代地，或者附加地，存储器104和/或第二存储器160可以包含另一种类型的存储器。图1的存储器104和/或第二存储器160可以包含半导体存储器装置。

半导体存储器装置包含易失性存储器装置(诸如动态随机存取存储器(dynamicrandom access memory，“DRAM”)或静态随机存取存储器(static random access memory，“SRAM”)装置)、非易失性存储器装置(诸如磁阻式随机存取存储器(magnetoresistiverandom access memory，“MRAM”)、电阻式随机存取存储器(resistive random accessmemory，“ReRAM”)、电可擦除可编程只读存储器(electrically erasable programmableread only memory、“EEPROM”)、闪存存储器(其也可以被认为是EEPROM的子集)、铁电随机存取存储器(ferroelectric random access memory，“FRAM"))、以及其他能够存储信息的半导体元件。存储器装置的每种类型可以具有不同的配置。例如，闪存装置可以以NAND或NOR配置来配置。

存储器装置可以由无源和/或有源元件以任何组合形成。作为非限制性的示例，无源半导体存储器元件包含ReRAM装置元件，其在一些实施例中包含电阻率转换存储元件(诸如反熔丝、相变材料等)，并且可选择地包含导向元件(诸如二极管等)。进一步作为非限制性的示例，有源半导体存储器元件包含EEPROM和闪存存储器装置元件，其在一些实施例中包含含有电荷存储区域的元件，诸如浮置栅极、导电纳米粒子、或电荷存储介电材料。

可以配置多个存储器元件，以便它们串联连接或者以便每个元件分别可存取。作为非限制性的示例，NAND配置的闪存存储器装置(NAND存储器)通常地含有串联连接的存储器元件。可以配置NAND存储器阵列，以便阵列由存储器的多个串组成，其中串由共享单个位线的多个存储器元件构成并且作为组来存取。替代地，可以配置存储器元件，以便每个元件被分别存取，例如，NOR存储器阵列。NAND和NOR存储器配置是示例性的，并且存储器元件可以以其它方式进行配置。

位于基板内和/或基板之上的半导体存储器元件可以以二维或三维的方式布置，诸如二维存储器结构或三维存储器结构。在二维存储器结构中，半导体存储器元件被布置在单个平面或单个存储器装置级中。典型地，在二维存储器结构中，存储器元件被布置在实质上平行于支撑存储器元件的基板的主表面延伸的平面中(例如，在x-z方向的平面)。基板可以是晶片，存储器元件的层形成在晶片上或晶片中，或者基板可以是载体基板，在形成存储器元件之后，载体基板被附接至存储器元件。作为非限制性的示例，基板可以包含诸如硅的半导体。

存储器元件可以以有序阵列的方式(诸如以多个行和/或列的方式)布置在单个存储器装置级中。然而，存储器元件可以以非规则或非正交的配置列阵。每个存储器元件可以具有两个或多个电极或者接触线，诸如位线和字线。

布置三维存储器阵列，使得存储器元件占据多个平面或多个存储器装置级，从而形成三维中的结构(即在x、y和z方向，其中y方向垂直于基板的主表面，且x方向和y方向实质上平行于基板的主表面)。作为非限制性的示例，三维存储器结构可以被垂直地布置成多个二维存储器装置级的堆叠体。作为另一个非限制性的示例，三维存储器阵列可以被布置成多个垂直列(例如，实质上垂直于基板的主表面(即在y方向上)延伸的列)，每个列在其中具有多个存储器元件。列可以以二维配置布置(例如在x-z平面中)，形成存储器元件的三维布置，其具有在多个垂直堆叠的存储器平面上的元件。三维的存储器元件的其他配置也可以构成三维存储器阵列。

作为非限制性的示例，在三维NAND存储器阵列中，存储器元件可以被耦合在一起以在单个水平(例如，x-z)存储器装置级内形成NAND串。替代地，存储器元件可以被耦合在一起以形成跨越多个水平存储器装置级的垂直的NAND串。可以设想其他的三维配置，其中一些NAND串在单个存储器级中含有存储器元件，而其他串含有跨越多个存储器级的存储器元件。三维存储器阵列也可以以NOR配置和ReRAM配置来设计。

典型地，在单片三维存储器阵列中，一个或多个存储器装置级形成在单个基板上。可选地，单片三维存储器阵列还可以具有至少部分地在单个基板内的一个或多个存储器层。作为非限制性的示例，基板可以包含诸如硅的半导体。在单片三维阵列中，构成阵列的每个存储器装置级的层典型地形成在阵列的底层存储器装置级的层上。但是，单片三维存储器阵列的相邻的存储器装置级的层可以被共享或者具有在存储器装置级之间的中间层。

替代地，二维阵列可以单独形成，然后封装在一起以形成具有存储器的多个层的非单片存储器装置。例如，非单片堆叠的存储器可以通过在单独的基板上形成存储器级然后在上下堆叠存储器级来构建。基板可以在堆叠前减薄或者从存储器装置级移除，但是随着最初在单独的基板上形成存储器装置级，得到的存储器阵列不是单片三维存储器阵列。此外，多个二维存储器阵列或三维存储器阵列(单片或非单片)可以在分开的芯片上形成，然后封装在一起，以形成堆叠芯片存储器装置。

相关联的电路典型地用于存储器元件的操作并且用于与存储器元件的通信。作为非限制性的示例，存储器装置可以具有用于控制和驱动存储器元件以完成诸如编程和读取的功能的电路。该相关联的电路可以与存储器元件在相同的基板上和/或在分开的基板上。例如，用于存储器读取-写入操作的控制器可以位于分开的控制器芯片上和/或在与存储器元件相同的基板上。

本领域的技术人员将认识到，本公开不限于所描述的二维和三维说明性结构，而是覆盖如本文所描述并如本领域技术人员所理解的在本公开的范围内的所有相关存储器结构。本文所描述的实施例的图示旨在提供对各种实施例的总体理解。其他实施例可以被利用并从本公开导出，使得可以在不脱离本公开的范围的情况下进行结构上和逻辑上的替换和改变。本公开旨在覆盖各种实施例的任何和所有随后的修改或变化。本领域技术人员将认识到，这样的修改在本公开的范围内。

以上公开的主题将被认为是说明性的而不是限制性的，并且所附权利要求旨在覆盖落入本公开的范围内的所有这样的修改、增强和其他实施例。因此，在法律允许的最大范围内，本公开的范围由随附权利要求及其等同的最宽的可允许的解释来确定，并且不应被前述的详细描述所局限或限制。

Claims (20)

1.一种数据存储装置，包括：

存储器，其包含配置为存储数据的多个存储元件，其中所述多个存储元件包含存储元件的第一组和存储元件的第二组；以及

选择模块，其配置为响应于与所述存储元件的第一组相对应的第一地址来撷取影响所述存储元件的第一组的第一位线缺陷信息，其中所述第一地址由对读取数据的第一请求指示，且其中所述选择模块还被配置为撷取影响所述存储元件的第二组的第二位线缺陷信息。

2.如权利要求1所述的数据存储装置，其中所述存储器配置为存储位线缺陷信息的表格，其中所述表格中的第一条目包含所述第一位线缺陷信息，并且其中所述表格中的第二条目包含所述第二位线缺陷信息。

3.如权利要求1所述的数据存储装置，其中所述选择模块配置为响应于与所述存储元件的第二组相对应的第二地址来撷取所述第二位线缺陷信息，并且其中所述第二地址由对数据的第二请求指示。

4.如权利要求1所述的数据存储装置，还包括读取/写入电路，所述读取/写入电路配置为响应于来自控制器的对第一读取数据的请求来感测存储在所述存储元件的第一组处的所述第一读取数据，其中响应于所述对第一读取数据的请求来向所述控制器提供所述第一读取数据的表示和所述第一位线缺陷信息。

5.如权利要求4所述的数据存储装置，其中在第一时间段期间感测所述第一读取数据，其中在第二时间段期间撷取所述第一位线缺陷信息，并且其中所述第二时间段的至少一部分与所述第一时间段重叠。

6.如权利要求1所述的数据存储装置，其中所述存储器包含只读存储器(ROM)熔丝，所述只读存储器(ROM)熔丝配置为存储所述第一位线缺陷信息和所述第二位线缺陷信息。

7.如权利要求1所述的数据存储装置，其中所述存储器包含单级单元(SLC)存储元件，其配置为存储所述第一位线缺陷信息和所述第二位线缺陷信息，且其中所述存储器包括非易失性存储器。

8.如权利要求1所述的数据存储装置，其中所述选择模块配置为向控制器的软位生成器提供第一位线缺陷信息和第二位线缺陷信息。

9.一种数据存储装置，包括：

存储器，其包含多个存储元件；以及

控制器，其耦合到所述存储器，所述控制器配置为：

从所述存储器接收第一位线缺陷信息，其中所述第一位线缺陷信息标识具有影响所述多个存储元件中的存储元件的第一组的缺陷的位线；

从所述存储器接收第二位线缺陷信息，其中所述第二位线缺陷信息标识具有影响所述多个存储元件中的存储元件的第二组的缺陷的位线；

基于所述第一位线缺陷信息来产生软位的第一集合；并且

基于所述第二位线缺陷信息来产生软位的第二集合。

10.如权利要求9所述的数据存储装置，其中所述控制器配置为向所述存储器发送对第一读取数据的请求，并且配置为响应于发送所述对第一读取数据的请求来接收所述第一读取数据的表示和所述第一位线缺陷信息。

11.如权利要求10所述的数据存储装置，其中所述控制器配置为向所述存储器发送对第二读取数据的请求，并且配置为响应于发送所述对第二读取数据的请求来接收所述第二读取数据的表示和所述第二位线缺陷信息。

12.如权利要求9所述的数据存储装置，其中所述控制器包含解码器，所述解码器配置为基于第一读取数据的表示和所述软位的第一集合来产生第一解码的数据。

13.如权利要求9所述的数据存储装置，其中所述控制器包含压缩模块，所述压缩模块配置为对所述第一位线缺陷信息、所述第二位线缺陷信息、或其组合进行数据解压缩操作。

14.一种用于使用位线缺陷信息来解码数据的方法，包括：

在包含存储器和耦合到所述存储器的控制器的数据存储装置处，其中所述存储器包含配置为存储数据的多个存储元件，进行：

从所述存储器接收第一位线缺陷信息，其中所述第一位线缺陷信息标识具有影响所述多个存储元件中的存储元件的第一组的缺陷的位线；以及

基于所述第一位线缺陷信息来产生软位的第一集合。

15.如权利要求14所述的方法，还包括，如果与所述存储元件的第一组相关联的地址不同于与先前存取的存储元件的组相关联的地址，则在所述控制器的易失性存储器处存储所述第一位线缺陷信息。

16.如权利要求15所述的方法，还包括，如果与附加的位线缺陷信息相关联的存储元件的第三组是在所述存储元件的第一组内，则抑制所述附加的位线缺陷信息在所述易失性存储器中的存储。

17.如权利要求14所述的方法，还包括基于所述软位的第一集合和第一读取数据的表示来产生第一解码的数据，其中所述第一读取数据存储在所述存储元件的第一组处。

18.如权利要求17所述的方法，还包括：

从所述存储器接收第二位线缺陷信息，其中所述第二位线缺陷信息标识具有影响所述多个存储元件中的存储元件的第二组的缺陷的位线；

基于所述第二位线缺陷信息来产生软位的第二集合；以及

基于所述软位的第二集合和第二读取数据的表示来产生第二解码的数据，其中所述第二读取数据存储在所述存储元件的第二组处。

19.如权利要求17所述的方法，还包括：

发送请求以从所述存储器撷取第一读取数据，其中撷取所述第一读取数据的所述请求包含对应于所述存储元件的第一组的地址，并且其中撷取所述第一读取数据的所述请求包含对与所述地址相关联的位线缺陷信息的请求；以及

响应于发送所述请求以撷取所述第一读取数据，从所述存储器接收所述第一读取数据的表示和所述第一位线缺陷信息。

20.如权利要求19所述的方法，还包括：

从主机装置接收数据请求，其中所述数据请求包含第二地址；

确定所述第二地址是否对应于所述存储元件的第一组；以及

响应于确定所述第二地址对应于所述存储元件的第一组，向所述存储器发送用于撷取存储在所述第二地址处的数据的请求，其中用于撷取存储在所述第二地址处的所述数据的所述请求不包含对位线缺陷信息的请求。

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