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CN118922579A - 溅射靶、溅射靶的制造方法、氧化物半导体薄膜、薄膜半导体装置及其制造方法 - Google Patents

溅射靶、溅射靶的制造方法、氧化物半导体薄膜、薄膜半导体装置及其制造方法 Download PDF

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CN118922579A
CN118922579A CN202380029003.5A CN202380029003A CN118922579A CN 118922579 A CN118922579 A CN 118922579A CN 202380029003 A CN202380029003 A CN 202380029003A CN 118922579 A CN118922579 A CN 118922579A
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CN
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less
thin film
oxide semiconductor
sputtering target
active layer
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谷野健太
小林大士
半那拓
松本浩一
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Ulvac Inc
Original Assignee
Ulvac Inc
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Publication date
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Abstract

溅射靶，其由包含由铟、镁和锡组成的式InXMgYSnZ的氧化物的氧化物烧结体构成，上述式的X为0.32以上且0.65以下，Y为0.17以上且0.46以下，Z为大于0且0.22以下，并且在X+Y+Z＝1的范围。

Description

溅射靶、溅射靶的制造方法、氧化物半导体薄膜、薄膜半导体 装置及其制造方法
技术领域
本发明涉及溅射靶、溅射靶的制造方法、氧化物半导体薄膜、薄膜半导体装置及其制造方法。
背景技术
In-Ga-Zn-O系氧化物半导体膜(IGZO)用于活性层的薄膜晶体管(TFT：Thin-Fi lmTrans istor)与将以往的无定形硅膜用于活性层的TFT相比，能够得到高迁移率，因此近年来，广泛地应用于各种显示器(例如参照专利文献1～3)。
例如，在专利文献1中，公开了驱动有机EL元件的TFT的活性层由IGZO构成的有机EL显示装置。在专利文献2中，公开了沟道层(活性层)由a-IGZO构成、迁移率为5cm2/Vs以上的薄膜晶体管。在专利文献3中，公开了活性层由IGZO构成、开/关电流比为5位数以上的薄膜晶体管。
现有技术文献
专利文献
专利文献1：日本特开2009-31750号公报
专利文献2：日本特开2011-216574号公报
专利文献3：WO2010/092810号
发明内容
发明要解决的课题
近年来，由于与各种显示器中的高分辨率化、低功耗化、高帧率化有关的要求，对显示更高的迁移率的氧化物半导体的需求在高涨。但是，在活性层中使用IGZO的薄膜晶体管中，迁移率难以超过10cm2/Vs，需要开发显示更高迁移率的薄膜晶体管用途的材料。
虽然也进行着抑制活性层的蚀刻损伤、CVD工艺产生的氢的影响的盖层的开发，但具有抑制效果不充分的问题。
另外，如果用于高迁移率的活性层，则发生如下问题：将电流从切断切换为导通的阈值电压的上升将迁移。
鉴于以上的实际情况，本发明的目的在于应用能够形成适于高迁移率的活性层的盖层的氧化物半导体薄膜的溅射靶及其制造方法、氧化物半导体薄膜和氧化物半导体薄膜层叠体、进而薄膜半导体装置及其制造方法。
用于解决课题的手段
为了实现上述目的，反复各种研究，结果获知包含铟、镁和锡的氧化物薄膜适合作为高迁移率的盖层，完成了本发明。
该本发明如下所述。
本发明的第一方案为溅射靶，其由包含由铟、镁和锡组成的式InXMgYSnZ的氧化物的氧化物烧结体构成，上述式的X为0.32以上且0.65以下，Y为0.17以上且0.46以下，Z为大于0且0.22以下，并且在X+Y+Z＝1的范围。
本发明的第二方案为第一方案的溅射靶，其中，所述氧化物烧结体还含有选自Si、Ti、W、Zr、Nb、Ni、Ge、Ta、Al和Y中的至少一种元素即A组元素。
本发明的第三方案为第二方案的溅射靶，其中，Si为4at％以下，Ti为6at％以下，W为6at％以下，Zr为7at％以下，Nb为7at％以下，Ni为7at％以下，Ge为7at％以下，Ta为8at％以下，Al为8at％以下，以及Y为9at％以下，所述A组元素的含量为不到10at％。
本发明的第四方案为第一至第三方案的溅射靶，其中，所述氧化物烧结体还含有选自Mo、Sb、Hf、La、Fe、Ga、Zn、Ca和Sr中的至少一种元素即B组元素。
本发明的第五方案为第四方案的溅射靶，其中，Mo为10at％以下，Sb为13at％以下，Hf为13at％以下，La为13at％以下，Fe为21at％以下，Ga为27at％以下，Zn为38at％以下，Ca为38at％以下，Sr为38at％以下，所述In、Mg和Sn以外的元素的合计含量为38at％以下。
本发明的第六方案为第一至第五方案的溅射靶，其中，相对密度为90％以上。
本发明的第七方案为溅射靶的制造方法，其中，将氧化铟粉末、氧化镁粉末和氧化锡粉末混合以形成成型体，在1100℃以上且1650℃以下将所述成型体烧成，制造具有氧化物烧结体的溅射靶。
本发明的第八方案为溅射靶的制造方法，其中，将铟、镁和锡的氧化物、氢氧化物或碳酸盐混合，将在1000℃～1500℃下预烧成的前体粉末成型以制成成型体，在1100℃以上且1650℃以下将所述成型体烧成，制造具有氧化物烧结体的溅射靶。
本发明的第九方案为氧化物半导体薄膜，其由氧化物半导体构成，所述氧化物半导体以由铟、镁和锡组成的式InXMgYSnZ的氧化物作为主成分，上述式的X为0.32以上且0.65以下，Y为0.17以上且0.46以下，Z为大于0且0.22以下，并且在X+Y+Z＝1的范围。
本发明的第十方案为第九方案的氧化物半导体薄膜，其中，用硫酸、硝酸系蚀刻剂或醋酸系蚀刻剂蚀刻时的蚀刻速率为1nm/秒以上。
本发明的第十一方案为第九或第十方案的氧化物半导体薄膜，其中，带隙为2.5eV以上且3.4eV以下，氢退火处理后的电阻值为1E+2Ω/□以上。
本发明的第十二方案为第九至十一方案的氧化物半导体薄膜，其还含有选自Si、Ti、W、Zr、Nb、Ni、Ge、Ta、Al、Y和Mo中的至少一种元素即A组元素。
本发明的第十三方案为第十二方案的氧化物半导体薄膜，其中，Si为4at％以下，Ti为6at％以下，W为6at％以下，Zr为7at％以下，Nb为7at％以下，Ni为7at％以下，Ge为7at％以下，Ta为8at％以下，Al为8at％以下，以及Y为9at％以下，所述A组元素的含量为不到10at％。
更优选该氧化物半导体膜具有高电阻，Eg为没有增大的范围(Eg≤3.4)。
本发明的第十四方案为第九至十三方案的氧化物半导体薄膜，其还含有选自Mo、Sb、Hf、La、Fe、Ga、Zn、Ca和Sr中的至少一种元素即B组元素。
本发明的第十五方案为第十四方案的氧化物半导体薄膜，其中，Mo为10at％以下，Sb为13at％以下，Hf为13at％以下，La为13at％以下，Fe为21at％以下，Ga为27at％以下，Zn为38at％以下，Ca为38at％以下，Sr为38at％以下，In、Mg和Sn以外的元素的合计含量为38at％以下。
更优选该氧化物半导体膜具有高电阻，Eg为没有增大的范围(Eg≤3.4)。
本发明的第十六方案为氧化物半导体薄膜层叠体，其具备：由高迁移率的氧化物半导体薄膜构成的活性层、和在该活性层上层叠的由第九至第十五方案的氧化物半导体薄膜构成的盖层。
本发明的第十七方案为第十六方案的氧化物半导体薄膜层叠体，其中，所述盖层与所述活性层一起图案化时的蚀刻比适合。
本发明的第十八方案为薄膜半导体装置，其具备由第九至第十五方案的氧化物半导体薄膜构成的盖层。
本发明的第十九方案为第十八方案的薄膜半导体装置，其中，所述盖层以覆盖由高迁移率的氧化物半导体薄膜构成的活性层的方式设置。
本发明的第二十方案为第十八或十九方案的薄膜半导体装置，其具备：栅电极；在所述栅电极上设置的栅绝缘膜；在所述栅绝缘膜上设置的、由高迁移率的氧化物半导体薄膜构成的活性层；以覆盖所述活性层的方式设置的盖层；与所述活性层和所述盖层连接的源电极和漏电极。
本发明的第二十一方案为具备由第九至十五方案的氧化物半导体薄膜构成的盖层的薄膜半导体装置的制造方法，其中，在栅电极上形成栅绝缘膜，在所述栅绝缘膜上采用溅射法形成由高迁移率的氧化物半导体薄膜构成的活性层，在所述活性层上采用溅射法形成所述盖层，将所述活性层和所述盖层的层叠膜图案化，形成以图案化的所述活性层和所述盖层作为基底膜的金属层，通过采用湿蚀刻法将所述金属层图案化从而形成源电极和漏电极。
发明效果
该本发明的包含铟、镁和锡的氧化物薄膜最适合作为高迁移率的盖层，能够抑制蚀刻损伤、CVD工艺产生的氢的影响，使用该盖层时，能够实现迁移率超过10cm2/Vs的薄膜晶体管。
另外，本发明的盖层能够成为不含锌的氧化物半导体薄膜，能够用硫酸、硝酸系蚀刻剂或醋酸系蚀刻剂进行蚀刻，因此能够与高迁移率的活性层一起良好地进行图案化，通过高精度的图案化，能够实现高精细的薄膜晶体管。
附图说明
图1为对于In、Mg和Sn的3元复合氧化物薄膜示出蚀刻速率为1nm/秒的范围的图。
图2为对于In、Mg和Sn的3元复合氧化物薄膜示出带隙为3.4eV以下的范围的图。
图3为对于In、Mg和Sn的3元复合氧化物薄膜示出氢退火后的电阻值为1E+2Ω/□以上的范围的图。
图4为示出将图1至图3的范围合起来的范围的图。
图5为示出在In、Mg和Sn的3元复合氧化物中InXMgYSnZ的X、Y、Z成为Y＞X/2+2Z的范围的图。
图6为示出本发明涉及的薄膜晶体管的一例的概略构成的图。
图7为示出本发明涉及的薄膜晶体管的制造工序的一例的概略构成的图。
图8为示出本发明涉及的薄膜晶体管的制造工序的一例的概略构成的图。
图9为示出在薄膜晶体管中具有由氧化物半导体薄膜构成的盖层14的情形(层叠)和没有设置盖层14的情形(单层)中使保护层16的CVD的成膜中的基板温度变化、对S值进行比较的结果的图。
图10为对制造例1和比较制造例1的薄膜晶体管的Vth进行比较的图。
图11为对比较制造例1和比较制造例2的薄膜晶体管的Vth进行比较的图。
具体实施方式
以下参照附图，对本发明的实施方式进行说明。
最初，在对本实施方式涉及的溅射靶(氧化物半导体溅射靶)进行说明之前，对于使用该溅射靶形成的氧化物半导体薄膜的特性进行说明。
[氧化物半导体薄膜]
氧化物半导体薄膜例如利用于所谓的底栅型的场效应型晶体管等薄膜晶体管中的高迁移率的活性层(反转层)的盖层中。
其中，高迁移率的活性层是指带隙为3eV以下的活性层。迁移率为15cm2/V·s以上。
作为高迁移率的氧化物半导体材料，一般地，代表有ITO(In-Sn-O)系、IGZO(In-Ga-Zn-O)系等。这些氧化物半导体材料由于刚成膜后的结晶性为无定形，因此能够容易地进行采用湿蚀刻法的图案化。
另外，提出了下表1中列举的高迁移率的活性层，揭示了带隙、载流子浓度和迁移率。带隙均为3eV以下，迁移率均超过15cm2/V·s。
[表1]
这样，高迁移率的活性层具有带隙Eg小、载流子浓度高的倾向，本发明的氧化物半导体薄膜用作这样的高迁移率的活性层的盖层最适合。
就盖层而言，一般为了抑制活性层的蚀刻损伤而设置，但本发明的氧化物半导体薄膜除了蚀刻损伤的抑制以外，也能够抑制CVD工艺产生的氢的影响。
就本发明的氧化物半导体薄膜而言，由铟、镁和锡组成的下述式的氧化物半导体薄膜的组成用式InXMgYSnZ表示，上述式的X为0.32以上且0.65以下，Y为0.17以上且0.46以下，Z为大于0且0.22以下，并且X+Y+Z＝1。
目前为止已知的盖层的组成多包含锌，但在本发明中，实现了由不含锌的组成的氧化物半导体薄膜构成的盖层。
这样的组成的盖层能够采用硫酸、硝酸系蚀刻剂或醋酸系蚀刻剂蚀刻，在用硫酸、硝酸系蚀刻剂或醋酸系蚀刻剂蚀刻时的蚀刻速率为1nm/秒以上。
由此，与高迁移率的活性层的蚀刻速率接近，适于一起进行蚀刻处理，能够良好地进行活性层和盖层的层叠体的精细的图案化。
另外，也取得能够抑制活性层的蚀刻损伤、抑制CVD工艺的氢的影响的效果。
其中，硫酸、硝酸系蚀刻剂是以硫酸和硝酸为主体的蚀刻剂，例如，为包含(H2SO4(7.6～8.4％)+HNO3(3.8～4.2％)的蚀刻剂。醋酸系蚀刻剂是以醋酸(HOOC-COOH)为主体的蚀刻剂。
作为一般使用的蚀刻剂，除了硫酸、硝酸系蚀刻剂或醋酸系蚀刻剂以外，有磷酸：H3PO4不到80％、硝酸：HNO3不到5％、醋酸：CH3COOH不到10％的混合液即PAN，在使用该PAN的情况下，优选包含Zn，但本发明的氧化物半导体薄膜如后面详述那样，能够含有Zn，也能够应对采用PAN的蚀刻。
当然，此时也能够成为适于活性层的蚀刻速率的蚀刻速率，也能够取得能够抑制活性层的蚀刻损伤、抑制CVD工艺的氢的影响的效果。
如果使用这样的本发明的盖层，则能够实现迁移率超过10cm2/Vs的薄膜晶体管。
另外，本发明的氧化物半导体薄膜作为盖层与高迁移率的活性层层叠以制成薄膜晶体管的情况下，与没有使用盖层的情形相比，能够抑制阈值电压Vth的偏移，能够实现良好的TFT特性的薄膜晶体管。再有，阈值电压(Vth)为电流从切断切换为导通状态的电压。
就本发明的氧化物半导体薄膜的组成范围而言，由式InXMgYSnZ表示，上述式的X为0.32以上且0.65以下，Y为0.17以上且0.46以下，Z为超过0且0.22以下，并且X+Y+Z＝1，该范围采用以下的方法确定。
本发明中，作为载流子发生器，使用In，作为载流子扼杀剂，使用Mg。Mg具有蚀刻控制的功能、将CVD的氢除去的氢吸收器的功能。另外，Sn具有蚀刻控制的功能、迁移率控制的功能。
各元素的组成范围由使用硫酸、硝酸系蚀刻剂和醋酸系蚀刻剂时的蚀刻速率为1nm/秒以上的范围、带隙为3.4eV以下的范围、氢退火处理后的电阻值为1E+2Ω/□以上的范围等确定。
上述式中，X为0.32以上且0.65以下，Y为0.17以上且0.46以下，Z为超过0且0.22以下，并且在X+Y+Z＝1的范围。
首先，对于In、Mg和Sn的3元复合氧化物薄膜，求出蚀刻速率为1nm/秒的范围。蚀刻剂使用醋酸系蚀刻剂(醋酸(HOOC-COOH))或硫酸(7.6～8.4％)与硝酸(3.8～4.2％)的混酸系蚀刻剂。对于蚀刻速率的测定，采用在将刚成膜后的氧化物半导体薄膜的单膜盖层浸渍于管理到40℃的蚀刻剂中的浸渍法。
在图1中示出其结果。其结果为0＜In≤0.65、0.17≤Mg＜1.0、0＜Sn≤0.22的范围，蚀刻速率为1nm/秒以上。
接着，测定In、Mg和Sn的3元复合氧化物薄膜的带隙。带隙的测定如下所述进行。
1.采用分光器测定透射率T、反射率R。
2.由下式算出吸收系数α。
α＝(((-ln(T/(1-R))/n)/(T/(1-R))
n：膜厚[cm]T、R：测定数据/100
3.算出(α×hω)＾(1/2)。
hω(光子能量)[eV]：1239.8/波长[nm]
4.由横轴：hω[eV]，纵轴(α×hω)＾(1/2)的坐标图，将斜率成为最大的切线与x轴的交点设为带隙。
在图2中示出其结果。其结果，带隙为0.34eV以下的范围是0.32≤In＜1.0、0＜Mg≤0.46、0＜Sn≤0.67。
其中，带隙优选0.34eV以下，其原因在于，为了获得良好的TFT特性，下层与上层的Eg差重要，如果Eg变得比0.34eV大，与活性层之差过大，则在半导体彼此接合时上层的电子流入作为下层的活性层侧，有可能发生活性层侧的费米能级移动至导带附近的不利情况。此时，将电子激发至导带的概率上升，TFT的阈值电压向负方向偏移，产生得不到良好的TFT特性的问题。
进而，测定In、Mg和Sn的3元复合氧化物薄膜的氢退火后的电阻值。
就氢退火而言，在400℃下以1h、使Ar+H2(H2：6at％)的混合气体为流量：1L/min进行。
另外，电阻值通过Hal l测定来测定。
在图3中示出其结果。其结果，电阻值为1E+2以上的范围为0＜In≤0.65、0.15≤Mg＜1.0、0＜Sn≤0.85。
将图1至图3的范围合起来的结果示于图4。其结果，满足全部的范围为0.32≤In≤0.65、0.17≤Mg≤0.46、0＜Sn≤0.22。
本发明的氧化物半导体薄膜能够进一步含有选自Si、Ti、W、Zr、Nb、Ni、Ge、Ta、Al和Y中的至少一种元素即A组元素。
其中，在这些A组元素中，优选Si为4at％以下，Ti为6at％以下，W为6at％以下，Zr为7at％以下，Nb为7at％以下，Ni为7at％以下，Ge为7at％以下，Ta为8at％以下，Al为8at％以下，以及Y为9at％以下，A组元素的整体的含量为不到10at％，该氧化物半导体膜具有高电阻，Eg为没有增大的范围(Eg≤3.4)。
进而，本发明的氧化物半导体薄膜能够进一步含有选自Mo、Sb、Hf、La、Fe、Ga、Zn、Ca和Sr中的至少一种元素即B组元素。
其中，在这些B组元素中，优选Mo为10at％以下，Sb为13at％以下，Hf为13at％以下，La为13at％以下，Fe为21at％以下，Ga为27at％以下，Zn为38at％以下，Ca为38at％以下，Sr为38at％以下，In、Mg和Sn以外的元素的合计含量为38at％以下，该氧化物半导体膜具有高电阻，Eg为没有增大的范围(Eg≤3.4)。
这些A组元素和B组元素的优选范围如下所述确定。
求出在In、Mg、Sn的3元素中添加了A组元素和B组元素的任一种元素时的带隙Eg(eV)。将结果示于表2。
表2示出带隙Eg(eV)是否能够维持3.4eV以下。○为3.4eV以下、×表示超过3.4eV。
盖层的带隙Eg的制约值3.4eV以成为使得TFT的迁移不发生的范围为前提而规定。即，表示对于InMgSn(Eg：3.1eV)，在添加了多少追加元素α情况下能够维持Eg3.4eV以下。
A组元素Si、Ti、W、Zr、Nb、Ni、Ge、Ta、Al和Y的添加量不到10at％。
B组元素Mo、Sb、Hf、La、Fe、Ga、Zn、Ca和Sr的添加量超过10at％。
[表2]
[溅射靶]
接着，对本实施方式的溅射靶进行说明。
溅射靶可为平面型的靶，也可为圆筒状的旋转靶。溅射靶由包含In、Mg和Sn的氧化物半导体烧结体构成，组成比与上述的氧化物半导体薄膜相同，优选的组成比也相同，因此省略重复的说明。
本发明的溅射靶的氧化物半导体烧结体的组成范围由式InXMgYSnZ表示，上述式的X为0.32以上且0.65以下，Y为0.17以上且0.46以下，Z为大于0且0.22以下，并且X+Y+Z＝1。
就构成本发明的溅射靶的氧化物半导体烧结体而言，除了In、Mg和Sn以外，能够进一步含有选自Si、Ti、W、Zr、Nb、Ni、Ge、Ta、Al和Y中的至少一种元素即A组元素。
其中，在这些A组元素中，优选Si为4at％以下，Ti为6at％以下，W为6at％以下，Zr为7at％以下，Nb为7at％以下，Ni为7at％以下，Ge为7at％以下，Ta为8at％以下，Al为8at％以下，以及Y为9at％以下，A组元素的整体的含量为不到10at％。
另外，构成本发明的溅射靶的氧化物半导体烧结体能够进一步含有选自Mo、Sb、Hf、La、Fe、Ga、Zn、Ca和Sr中的至少一种元素即B组元素。
其中，这些B组元素中，优选Mo为10at％以下，Sb为13at％以下，Hf为13at％以下，La为13at％以下，Fe为21at％以下，Ga为27at％以下，Zn为38at％以下，Ca为38at％以下，Sr为38at％以下，In、Mg和Sn以外的元素的合计含量为38at％以下。
使用该溅射靶形成的氧化物半导体薄膜具有如下特性：使用硫酸、硝酸系蚀刻剂和醋酸系蚀刻剂时的蚀刻速率为1nm/秒以上，带隙为2.5eV以上且3.4eV以下，氢退火处理后的电阻值为1E+2Ω/□以上，用作高迁移率的盖层最适合。再有，高迁移率的活性层如上所述。是指带隙为3eV以下的活性层。迁移率为15cm2/V·s以上。
就盖层而言，一般为了抑制活性层的蚀刻损伤而设置，而用本发明的溅射靶形成的氧化物半导体薄膜除了封盖损伤的抑制以外，还能够抑制CVD工艺产生的氢的影响。
这样的组成的盖层能够用硫酸、硝酸系蚀刻剂或醋酸系蚀刻剂蚀刻，用硫酸、硝酸系蚀刻剂或醋酸系蚀刻剂蚀刻时的蚀刻速率为1nm/秒以上。
由此，高迁移率的活性层的蚀刻速率接近，适于一起进行蚀刻处理，能够良好地进行活性层和盖层的层叠体的精细的图案化。
另外，也取得能够抑制活性层的蚀刻损伤、抑制CVD工艺的氢的影响的效果。
另外，在使用PAN作为蚀刻剂的情况下，优选设为包含Zn的溅射靶，采用这样的溅射靶形成的氧化物半导体薄膜也能够应对采用PAN的蚀刻。
当然，此时也能够设为适于活性层的蚀刻速率的蚀刻速率，也能够取得能够抑制活性层的蚀刻损伤、抑制CVD工艺的氢的影响的效果。
如果将使用这样的本发明的溅射靶形成的氧化物半导体薄膜用作盖层，则能够实现迁移率超过10cm2/Vs的薄膜晶体管。
另外，该氧化物半导体薄膜在作为盖层与高迁移率的活性层层叠以制成薄膜晶体管的情况下，与没有使用盖层的情形相比，能够抑制阈值电压Vth的偏移，能够实现良好的TFT特性的薄膜晶体管。
(溅射靶的制造方法)
本发明的溅射靶的制造只要是成为上述组成的氧化物半导体烧结体的方法，则并无特别限制，例如，能够例示以下的2个制造方法。
第一方法为将氧化铟粉末、氧化镁粉末和氧化锡粉末混合以形成成型体，在1100℃以上且1650℃以下将所述成型体烧成，制造具有氧化物烧结体的溅射靶的方法。
以成为目标的上述的氧化物半导体烧结体的元素比的方式确定原料粉末的重量比。
在本发明的溅射靶的制造方法中，作为原料，MgO在原料混合时与水反应，生成Mg(OH)2，因此原料混合时的浆料粘度上升，有可能阻碍均匀的混合。另外，Mg(OH)2在烧结时有可能生成孔隙、龟裂。
因此，在得到氧化镁作为原料的情况下，优选以干式进行混合或者作为不含水的有机溶剂的浆料混合。当然，通过在减少混合时间等上下工夫，从而有可能能够进行采用纯水的混合。
另外，第二方法为将铟、镁和锡的氧化物、氢氧化物或碳酸盐混合，将在1000℃～1500℃下预烧成的前体粉末成型以制成成型体，在1100℃以上且1650℃以下将所述成型体烧成，制造具有氧化物烧结体的溅射靶的方法。
再有，以成为目标的上述的氧化物半导体烧结体的元素比的方式确定原料粉末的重量比。
溅射靶中所含的氧化物烧结体通过将铟、镁和锡的氧化物、氢氧化物或碳酸盐等原料粉末混合，形成成型体，在1000℃～1500℃下预烧成以制成成型体，在1100℃以上且1650℃以下将该成型体烧成，制成具有氧化物烧结体的溅射靶。
在本发明的溅射靶的制造方法中，将原料混合粉末在1000℃以上且1500℃以下预烧成，将不含MgO相的粉末混合，干燥造粒后制成成型体。由此，能够防止预烧成后的混合时与粉末和水反应而生成Mg(OH)2，不必担心浆料粘度上升而阻碍均匀的混合，不必担心氢氧化物在烧结时生成孔隙、龟裂。
另外，将该成型体在1100℃～1650℃下烧成，制成烧结体。
在烧成温度不到1100℃的情况下，导电性和相对密度降低，不适于靶用途。另一方面，如果烧成温度超过1650℃，则发生一部分成分的蒸发，发生烧成体的组成偏离，或者由于晶粒的粗大化，烧成体的强度降低。
在本发明的溅射靶中，为了防止上述的Mg(OH)2生成，存在优选的组成范围。
设为In：Mg：Sn＝a(at％)：b(at％)：c(at％)时，就b＞a/2+2c的范围而言，由于预烧成和烧结后MgO也残存，因此不优选。如果烧结后MgO残存，则在溅射靶表面，与大气中的水分反应，生成Mg(OH)2，从而有可能成为颗粒源。
该范围如果替换为InXMgYSnZ的X、Y、Z，则成为Y＞X/2+2Z。
示出该范围的为图5。
如图5所示，Y＞X/2+2Z的范围表示图中的斜线部，为预烧成后成为由In2MgO4相、Mg2SnO4相、In2O3相、SnO2相等构成的晶相、不含MgO相的范围。再有，在图5中示出了后述的实施例1-9和比较例1-3的数据。
另外，本发明的溅射靶优选相对密度为90％以上。如果相对密度不到90％，则有可能在溅射时产生裂纹，或者产生颗粒，因此优选以相对密度成为90％以上的方式制造。
以下，进而例示第二方法，详细地对制造方法进行说明。
在本实施方式中，以能够一齐进行干燥和造粒的喷雾干燥方式将原料粉末造粒。通过粘合剂添加，不需要粉碎性差的粉碎作业，能够使用流动性好的球形的粉末等，因此溅射靶的组成分布容易变得均匀。
原料粉末至少包含铟、镁和锡的氧化物、氢氧化物或碳酸盐。除此以外，可将选自A组元素、B组元素的氧化物中的一种以上的粉末混合。另外，在原料粉末的混合中可添加分散剂等。
作为原料粉末的粉碎·混合方法，只要使用球磨机即可，但除了球磨机以外，例如可使用珠磨机、棒磨机等其他介质搅拌磨机。在成为搅拌介质的球、珠的表面可实施树脂涂布等。由此，有效地抑制在粉体中的杂质的混入。
将混合的粒粉末在1000℃以上且1500℃以下的温度下预烧成。在烧成温度不到1000℃的情况下，预烧成不充分，没有完全形成复合氧化物而MgO残存，如果超过1500℃，在预烧成中烧结进行，一次粒子的粒形变大，因此其后的主烧成中，烧结密度不再上升。
将预烧成的粉末再次用球磨机等与分散剂、粘合剂等一起湿式粉碎，采用喷雾干燥造粒。
造粒粉末的平均粒径为500μm以下。如果造粒粉末的平均粒径超过500μm，则成型体的裂纹、开裂的发生变得显著，并且在烧成体的表面出现粒状的点。如果将这样的烧成体用于溅射用靶，有可能成为异常放电或颗粒产生的原因。
造粒粉末的更优选的平均粒径为20μm以上且100μm以下。由此，在CIP(Cold Isostatic Press)成型前后的体积的变化(压缩率)小，抑制在成型体中的裂纹产生，稳定地制作长条的成型体。再有，平均粒径不到20μm的情况下，粉末容易飞舞，处理变得困难。
其中，“平均粒径”意指采用筛分式粒度分布测定器测定的粒度分布的累积％为50％的值。另外，作为平均粒径的值，使用采用株式会社セイシン企业株式会社制“RobotSifter RPS-105M”得到的测定值。
将造粒粉末用100MPa/cm2以上的压力成型。由此，能够得到相对密度为97％以上的烧结体。在成型压力不到100MPa的情况下，成型体容易破坏，处理困难，烧结体的相对密度降低。
作为成型方法，采用CIP法。CIP的形态可为典型的垂直加载型的纵型方式，优选为水平加载型的横型方式。这是因为，如果采用纵型的CIP制作长条的板状成型体，由于模具中的粉末的偏离，在厚度上产生波动，或者处理中由于自重而开裂。
另外，将成型体在1100℃～1650℃下烧成，制成烧结体。
在烧成温度不到1100℃的情况下，导电性和相对密度降低，不适于靶用途。另一方面，如果烧成温度超过1650℃，发生一部分成分的蒸发，发生烧成体的组成偏离，或者由于晶粒的粗大化，烧成体的强度降低。
将成型体在大气或氧化性气氛中烧成。由此，稳定地制造目标的氧化物烧结体。
在造粒粉末的制作中，使用一次粒子的平均粒径各自为0.3μm以上且1.5μm以下的粉末。由此，能够缩短混合·粉碎时间，造粒粉内的原料粉末的分散性提高。
造粒粉末的安息角优选为32°以下。由此，造粒粉末的流动性提高，成型性和烧结性提高。
(加工工序)
通过将如上所述制作的烧成体机械加工成所需的形状、大小、厚度的板形状，从而制作由In-Mg-Sn-O系烧结体构成的溅射靶。将溅射靶焊接于背衬板。
根据本实施方式，能够制作长度方向的长度超过1000mm的长条的溅射靶。由此，能够制作不是分割结构的大型的溅射靶，因此防止因侵入分割部的间隙(接缝)的接合材料(钎料)被溅射而可发生的膜特性的劣化，稳定的成膜成为可能。另外，难以产生以在上述间隙堆积的溅射粒子的再附着(再沉积)为原因的颗粒。
[溅射靶的评价]
(电阻率值分布)
电阻率值使用NPS公司制Model s igma-5+，采用直流4探针法进行测定。
将烧结体加工后的溅射面侧的5点的平均电阻率值设为电阻率值。
(相对密度)
烧结体的密度采用汞阿基米德法或由尺寸和重量直接计算而求出。
(晶体结构)
对于煅烧后的粉末，采用XRD确认复合氧化物的生成。
X射线衍射中所使用的装置、测定条件的一例如下所述。
X射线衍射装置：株式会社Rigaku制RINT
扫描方法：2θ/θ法
靶：Cu
管电压：40kV
管电流：20mA
扫描速度：2.000°/分钟
取样宽度：0.050°
发散狭缝：1°
散射狭缝：1°
受光狭缝：0.3mm
[薄膜晶体管]
在图6中示出本发明涉及的薄膜晶体管的一例的概略构成。
本实施方式的薄膜晶体管100在基材10上具有栅电极11、栅绝缘膜12、活性层13、盖层14、源电极15S、漏电极15D和保护膜16。
栅电极11由在基材10的表面形成的导电膜构成。基材10典型地为透明的玻璃基板。栅电极11典型地由钼(Mo)、钛(Ti)、铝(Al)、铜(Cu)等金属单层膜或金属多层膜构成，例如采用溅射法形成。在本实施方式中，栅电极11由钼构成。对栅电极11的厚度并无特别限定，例如为200nm。栅电极11例如采用溅射法、真空蒸镀法等成膜。
活性层13作为薄膜晶体管100的沟道层发挥功能。活性层13的膜厚例如为10nm～200nm。活性层13为高迁移率的活性层，由IGZO(In-Ga-Zn-O)系氧化物半导体薄膜构成。活性层13例如采用溅射法成膜。
栅绝缘膜12形成在栅电极11与活性层13之间。栅绝缘膜12例如由硅氧化膜(SiOx)、硅氮化膜(SiNx)或它们的层叠膜构成。对成膜方法并无特别限定，可为CVD法，也可为溅射法、蒸镀法等。对栅绝缘膜12的膜厚并无特别限定，例如为200nm～400nm。
盖层14由本发明的上述的氧化物半导体薄膜构成，详细的组成如上所述。
将该盖层14与活性层13一起图案化。蚀刻剂能够使用上述的蚀刻剂。
将源电极15S和漏电极15D在活性层13和盖层14上相互分离地形成。源电极15S和漏电极15D例如能够由铝、钼、铜、钛等金属单层膜或这些金属的多层膜构成。如后所述，就源电极15S和漏电极15D而言，能够通过将金属膜图案化，从而同时地形成。该金属膜的厚度例如为100nm～200nm。源电极15S和漏电极15D例如采用溅射法、真空蒸镀法等成膜。
将源电极15S和漏电极15D采用保护膜16被覆。保护膜16例如由硅氧化膜、硅氮化膜、或它们的层叠膜等电绝缘性材料构成。保护膜16用于相对于外部气体遮蔽包含活性层13和盖层14的元件部。对保护膜16的膜厚并无特别限定，例如为100nm～300nm。保护膜16例如采用CVD法成膜。
在保护膜16的形成后，实施退火处理。由此，使活性层13活化。对退火条件并无特别限定，在本实施方式中，在大气中在约30℃实施1小时。认为此时盖层14具有抑制从保护层16向活性层13的热导致的氢的扩散的作用。
在保护膜16中，在适当的位置设置用于使源/漏电极15S、15D与配线层(省略图示)连接的层间连接孔16S、16D。上述配线层用于将薄膜晶体管100与未图示的周边电路连接，由ITO等透明导电膜构成。
(薄膜晶体管的制造方法)
参照图7和图8，对本发明的薄膜晶体管的制造方法的一例进行说明。
如图7(a)所示，首先，通过在基材10上将栅电极材料层11a在室温下溅射而形成后，如图7(b)所示，通过以湿式图案化，从而形成栅电极11。接着，如图7(c)所示，采用CVD将栅绝缘膜12成膜。在此，设为SiOX/SiNX的层叠体。接着，如图7(d)所示，采用以基材10的温度为100℃的溅射，依次形成活性层材料层13a和盖层材料层14a。然后，如图8(a)所示，采用蚀刻将活性层材料层13a和盖层材料层14a图案化，形成活性层13和盖层14。作为蚀刻剂，例如使用硫酸、硝酸系蚀刻剂进行蚀刻，然后，例如在大气中400℃下退火1小时。接着，如图8(b)所示，采用室温的溅射形成源极、漏极用金属材料层15a，如图8(c)所示，通过图案化形成源电极15S和漏电极15D。最后，如图8(d)所示，采用CVD形成保护膜材料层16a。保护膜材料层16a例如设为膜厚300nm的SiOx。将保护膜材料层16a在大气中300℃下退火后，通过干燥图案化，形成源电极15S和漏电极15D的层间连接孔16S、16D(参照图6)。
以上说明的本发明涉及的薄膜晶体管具有如下效果：对于带隙Eg倾向于小的高迁移率的活性层13的材料，在与盖层14的层叠时不发生TFT的Vth的偏移，抑制TFT制作时的外部因素。
具体地，本发明的盖层14具有抑制TFT制作时的氢工艺、源电极15S、漏电极15D的图案化时的对于活性层13的损伤的功能。
顺便提及，在不具有盖层14产生的抑制的情况下，在氢工艺的情况下，由于氢向活性层13扩散，产生电阻降低、得不到良好的TFT特性的问题。另外，如果盖层14产生的对活性层13的蚀刻损伤的抑制不起作用，则通过采用蚀刻液将活性层13的氧化物半导体膜的弱结合切断，从而发生在膜中产生缺损、TFT特性的S值劣化、得不到良好的晶体管特性的问题。
图9是在薄膜晶体管中如图6的结构那样具有由本发明的氧化物半导体薄膜构成的盖层14的情形(层叠)和没有设置盖层14的情形(单层)(省略图示)下使保护层16的CVD的成膜中的基板温度变化、比较S值的图。再有，作为活性层13，使用In-Sn-Ge-O+α，盖层14设为本发明的In-Mg-Sn-O，分别为15nm。
其结果可知，如果作为单层结构，没有设置盖层14，在活性层13中产生蚀刻损伤，则TFT特性的S值变大而劣化，如果设置本发明的盖层14而制成层叠结构，则抑制蚀刻损伤，抑制S值变大。
实施例
(实施例1-9)
以成为下述表3所示的组成的方式，将氧化铟、氢氧化镁、氧化锡称量，使用球磨机混合。将混合的粒粉末预烧成，在氧气氛下烧结，从而得到烧结体。
对于烧结体，将测定相对密度和电阻率值的结果示于表3。
在实施例1-9中，将氧化铟、氢氧化镁、氧化锡作为原料，使预烧成温度为1000℃～1500℃，在氧气氛中烧结，从而得到具有90％以上的相对密度的烧结体。另外，使煅烧温度为1000℃～1200℃，在氧气氛中1500℃以上烧成，从而得到具有97％以上的相对密度、电阻率为10mΩ·cm以下的烧结体。
再有，在实施例1-9的任一者中，煅烧后MgO没有残存。
(比较例1-5)
在比较例1中，除了使煅烧温度为不到1000℃的950℃以外，与实施例1相同，但煅烧后MgO残存。
在比较例2中，除了在大气气氛中烧结以外，与实施例3相同，但相对密度不到90％。
在比较例3中，除了使烧成温度为1650℃进行烧结以外，与实施例3相同，但晶粒粗大化，作为溅射靶，不优选。
在比较例4中，除了使使用的Mg原料为MgO以外，与实施例3相同，但相对密度为不到90％。
在比较例5中，除了使使用的Mg原料为MgCO3以外，与实施例3相同，但相对密度为不到90％。
[表3]
[表4]
备注:＊晶粒粗大化
(薄膜晶体管制造例1)
如图6的结构那样，制造具有由本发明的氧化物半导体薄膜构成的盖层14的薄膜晶体管。
作为活性层13，使用在表1中例示的、In-Sn-Ge-O+α，膜厚50nm，盖层14为本发明的In-Mg-Sn-O(组成：In：54Mg：31Sn：15)，膜厚50nm。
(薄膜晶体管比较制造例1)
除了没有设置图6的盖层14以外，同样地制成薄膜晶体管。
(薄膜晶体管比较制造例2)
在图6的薄膜晶体管中，作为盖层，使用以往的IGZO的不同组成以外，同样地制成薄膜晶体管。
图10为如该制造例1的薄膜晶体管(层叠)结构那样具有由本发明的氧化物半导体薄膜构成的盖层14的情形(层叠)和没有设置盖层14的情形(单层：比较制造例1)下比较Vth。
其结果，设置了本发明的盖层14的层叠结构(制造例1)的情形与没有设置的情形(单层；比较制造例1)，阈值电压Vth大致相同，没有发生设置盖层14导致的Vth的偏移。
另外，比较制造例1的单层结构的情形的带隙Eg为2.7eV，而设置了制造例1的盖层14的层叠结构的情形的Eg为3.1eV，Eg之差为0.4eV，Eg的上升很小。
在图11中，除了作为层叠结构的盖层使用IGZO的不同组成以外在与图6相同的比较制造例2的薄膜晶体管中设置了以往的IGZO不同组成的盖层的情形(层叠；比较制造例2)和没有设置的情形(单层；比较制造例1)中比较阈值电压Vth。
其结果，可知比较制造例2的薄膜晶体管(层叠)与比较制造例1的单层相比，Vth大幅地偏移。
另外，比较制造例1的单层结构的情形的带隙Eg为2.7eV，而设置了比较制造例2的盖层的层叠结构的情形的Eg为3.4eV，与使本发明的氧化物半导体薄膜为盖层14的情形相比，带隙Eg的上升大。

Claims (21)

1.溅射靶，其由包含由铟、镁和锡组成的式InXMgYSnZ的氧化物的氧化物烧结体构成，上述式的X为0.32以上且0.65以下，Y为0.17以上且0.46以下，Z为大于0且0.22以下，并且在X+Y+Z＝1的范围。
2.根据权利要求1所述的溅射靶，其中，所述氧化物烧结体还含有选自Si、Ti、W、Zr、Nb、Ni、Ge、Ta、Al和Y中的至少一种元素即A组元素。
3.根据权利要求2所述的溅射靶，其中，Si为4at％以下，Ti为6at％以下，W为6at％以下，Zr为7at％以下，Nb为7at％以下，Ni为7at％以下，Ge为7at％以下，Ta为8at％以下，Al为8at％以下，Y为9at％以下，所述A组元素的含量为不到10at％。
4.根据权利要求1～3中任一项所述的溅射靶，其中，所述氧化物烧结体还含有选自Mo、Sb、Hf、La、Fe、Ga、Zn、Ca和Sr中的至少一种元素即B组元素。
5.根据权利要求4所述的溅射靶，其中，Mo为10at％以下，Sb为13at％以下，Hf为13at％以下，La为13at％以下，Fe为21at％以下，Ga为27at％以下，Zn为38at％以下，Ca为38at％以下，Sr为38at％以下，所述In、Mg和Sn以外的元素的合计含量为38at％以下。
6.根据权利要求1～5中任一项所述的溅射靶，其中，相对密度为90％以上。
7.溅射靶的制造方法，其中，将氧化铟粉末、氧化镁粉末和氧化锡粉末混合以形成成型体，在1100℃以上且1650℃以下将所述成型体烧成，制造根据权利要求1～6中任一项所述的具有氧化物烧结体的溅射靶。
8.溅射靶的制造方法，其中，将铟、镁和锡的氧化物、氢氧化物或碳酸盐混合，将在1000℃～1500℃下预烧成的前体粉末成型以制成成型体，在1100℃以上且1650℃以下将所述成型体烧成，制造根据权利要求1～6中任一项所述的具有氧化物烧结体的溅射靶。
9.氧化物半导体薄膜，其由氧化物半导体构成，所述氧化物半导体以由铟、镁和锡组成的式InXMgYSnZ的氧化物作为主成分，上述式的X为0.32以上且0.65以下，Y为0.17以上且0.46以下，Z为大于0且0.22以下，并且在X+Y+Z＝1的范围。
10.根据权利要求9所述的氧化物半导体薄膜，其中，用硫酸、硝酸系蚀刻剂或醋酸系蚀刻剂蚀刻时的蚀刻速率为1nm/秒以上。
11.根据权利要求9或10所述的氧化物半导体薄膜，其中，带隙为2.5eV以上且3.4eV以下，氢退火处理后的电阻值为1E+2Ω/□以上。
12.根据权利要求9～11中任一项所述的氧化物半导体薄膜，其还含有选自Si、Ti、W、Zr、Nb、Ni、Ge、Ta、Al、Y和Mo中的至少一种元素即A组元素。
13.根据权利要求12所述的氧化物半导体薄膜，其中，Si为4at％以下，Ti为6at％以下，W为6at％以下，Zr为7at％以下，Nb为7at％以下，Ni为7at％以下，Ge为7at％以下，Ta为8at％以下，Al为8at％以下，以及Y为9at％以下，所述A组元素的含量为不到10at％。
14.根据权利要求9～13中任一项所述的氧化物半导体薄膜，其还含有选自Mo、Sb、Hf、La、Fe、Ga、Zn、Ca和Sr中的至少一种元素即B组元素。
15.根据权利要求14所述的氧化物半导体薄膜，其中，Mo为10at％以下，Sb为13at％以下，Hf为13at％以下，La为13at％以下，Fe为21at％以下，Ga为27at％以下，Zn为38at％以下，Ca为38at％以下，Sr为38at％以下，In、Mg和Sn以外的元素的合计含量为38at％以下。
16.氧化物半导体薄膜层叠体，具备：由高迁移率的氧化物半导体薄膜构成的活性层、和在该活性层上层叠的由根据权利要求9～15中任一项所述的氧化物半导体薄膜构成的盖层。
17.根据权利要求16所述的氧化物半导体薄膜层叠体，其中，所述盖层与所述活性层一起图案化时的蚀刻比适合。
18.薄膜半导体装置，其具备由根据权利要求9～15中任一项所述的氧化物半导体薄膜构成的盖层。
19.根据权利要求18所述的薄膜半导体装置，其中，所述盖层以覆盖由高迁移率的氧化物半导体薄膜构成的活性层的方式设置。
20.根据权利要求18或19所述的薄膜半导体装置，其具备：栅电极；在所述栅电极上设置的栅绝缘膜；在所述栅绝缘膜上设置的、由高迁移率的氧化物半导体薄膜构成的活性层；以覆盖所述活性层的方式设置的盖层；与所述活性层和所述盖层连接的源电极和漏电极。
21.薄膜半导体装置的制造方法，是具备由根据权利要求9～15中任一项所述的氧化物半导体薄膜构成的盖层的薄膜半导体装置的制造方法，其中，在栅电极上形成栅绝缘膜，在所述栅绝缘膜上采用溅射法形成由高迁移率的氧化物半导体薄膜构成的活性层，在所述活性层上采用溅射法形成所述盖层，将所述活性层和所述盖层的层叠膜图案化，形成以图案化的所述活性层和所述盖层作为基底膜的金属层，通过采用湿蚀刻法将所述金属层图案化从而形成源电极和漏电极。
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