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CN1171626A - 半导体器件的制造方法 - Google Patents

半导体器件的制造方法 Download PDF

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CN1171626A
CN1171626A CN97101032A CN97101032A CN1171626A CN 1171626 A CN1171626 A CN 1171626A CN 97101032 A CN97101032 A CN 97101032A CN 97101032 A CN97101032 A CN 97101032A CN 1171626 A CN1171626 A CN 1171626A
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CN97101032A
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平井健裕
田中光男
堀敦
下村浩
堀川良彦
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Panasonic Holdings Corp
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Matsushita Electric Industrial Co Ltd
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Abstract

一种制造半导体器件的方法,该半导体器件有P型发射极层、N型基极层、P型收集极层、P收集极接触层以及氧化物隔离层,该方法包括下列步骤:在衬底上形成氮化物膜;形成氧化物隔离层;形成P型收集极层;形成收集极接触－基极防止漏电层;形成N型基层;以及形成P型收集极接触层并形成P型发射极层。其中,杂质浓度高于P型收集极层的收集极接触－基极间防止漏电层形成在P型收集极层与氧化物隔离层相接触的区域内,以防止漏电。

Description

半导体器件的制造方法
本发明涉及一种在半导体衬底上集成有一个纵向NPN双极晶体管、一个纵向PNP双极晶体管、或一个CMOS晶体管的半导体器件的制造方法。更具体地说，本发明涉及制造在半导体衬底上带有电容器并与双极晶体管一起使用的半导体器件的方法。
近年来，对高密度和高速的低功耗半导体器件一直存在需求。
这种常规半导体器件的一个代表是墙发射极式(Walled-emitter type)NPN双极晶体管。在NPN双极晶体管结构中，发射极区域由隔离膜环绕以使至少有一部分发射区与隔离膜周边接触。这种结构不仅可降低发射极与基极间的结电容，而且由于其发射极和基极自对准形式使晶体管小型化，还能满足对晶体管的高速、高密度和低功耗要求。日本专利公开第1-281769号公开了墙发射极式NPN双极晶体管的一个例子。
然而，在这种结构的NPN双极晶体管中，由于离子注入到基区的杂质被隔离膜吸收，杂质浓度的降低就在基区和隔离膜界面处形成一个耗尽层。结果，N-型发射区和N-型收集区就经由耗尽层而彼此连接，引起发射区和收集区之间产生不希望有的漏电流。
另一方面，在半导体衬底上带有PNP双极晶体管的半导体器件中，注入到收集区的杂质在P+型收集区与隔离膜的界面处被隔离膜吸收，以致在收集区与隔离膜的界面处形成了一个耗尽层。在这一耗尽层中存在着大量界面电荷。上述耗尽层中的空穴扩散进入收集区，以致该耗尽层与收集区和基区之间的耗尽层相连接。于是，含有大量界面电荷的耗尽层就形成在收集极接触区和基区之间，起电流源作用。以致在收集极接触区与基区之间产生不希望有的漏电流。
在半导体衬底上带有N沟MOS晶体管的半导体器件中，引入到位于N型源、漏区之间的P型区的杂质在上述P型区与隔离膜的界面处被隔离膜吸收。结果，由于杂质浓度的降低而在上述P型区和隔离膜的界面处形成一个耗尽层。于是，源区和漏区经由耗尽层而彼此连接，在源漏间导致产生不希望有的漏电流。
可见，在半导体衬底上集成有纵向NPN双极晶体管、纵向PNP双极晶体管和CMOS晶体管的常规半导体器件中，上述各个部位都会产生漏电流，致使晶体管的成品率下降。
本发明目的是提供一种能改善晶体管成品率的半导体器件的制造方法，其中减少了掩蔽步骤的次数而不引起电容器下电极接触区中的悬空现象。
本发明的制造具有一个P型发射极层、一个N型基极层、一个P型收集极接触层和一个氧化物隔离层的半导体器件的方法包含下列6个步骤：(1)在P型衬底表面上形成一个氮化物膜以覆盖形成在上述半导体衬底中的有源区；(2)采用所述氮化物膜作为掩模，对所述有源区之外的区域进行选择性氧化来形成所述氧化物隔离层；(3)在所述半导体衬底表面上形成一个特定结构的下层膜和一个上层抗蚀剂图形，并采用所述下层膜和上层抗蚀剂图形作为掩模来形成所述P型收集极层，以便所述P型收集极层的至少一部分与所述氧化物隔离层相接触；(4)采用所述氧化物隔离层和下层膜作为掩模，在所述P型收集极层中至少有一部分与上述氧化物隔离层相接触的那个区域内，形成一个收集极接触-基极间P型防止漏电层，以防止在所述P型收集极接触层和所述N型基极间层之间产生漏电流，且所述收集极接触-基极间防止漏电层的杂质浓度高于所述P型收集极层；(5)在所述P型收集极层表面一侧不存在所述P型收集极接触层的区域内形成所述N型基极层；以及(6)在所述P型收集层的表面区域内形成P型收集极接触层，同时在所述N型基极层的表面一侧形成所述P型发射极层。
下面结合附图描述本发明的半导体器件及其制造方法。
图1A是根据本发明第一实施例的半导体器件的平面图，图1B是图1A沿X-X’线的剖面图，而图1C是图1A沿Y-Y’线的剖面图。
图2A、2B、3A、3B、4A、4B、5A、5B、6A、6B、7A和7B是描述第一实施例半导体器件制造方法中各步骤的剖面图。
图8到15是描述本发明第二实施例半导体器件制造方法中各步骤的剖面图。
图16示出了采用上述第二实施例半导体器件制造方法形成的扩散层中杂质浓度随深度的分布。
图17至24是描述本发明第三实施例半导体器件制造方法中各步骤的剖面图。
图25到32是描述本发明第四实施例半导体器件制造方法中各步骤的剖面图。
图33到40是描述本发明第五实施例半导体器件制造方法中各步骤的剖面图。
图41是常规NPN双极晶体管的剖面图。
图42A和42B是常规PNP双极晶体管的剖面图。
图43A到43E是描述本发明第六实施例半导体器件制造方法中各步骤的剖面图。
图44是描述本发明第七实施例半导体器件制造方法中各步骤的剖面图。
图45A到45E是描述本发明第八实施例半导体器件制造方法中各步骤的剖面图。
图46A到46C是描述本发明第九实施例半导体器件制造方法中各步骤的剖面图。
图47A到47E是描述本发明第十实施例半导体器件制造方法中各步骤的剖面图。
图48A到48C是描述本发明第11实施例半导体器件制造方法中各步骤的剖面图。
图49A到49E是描述本发明第12实施例半导体器件制造方法中各步骤的剖面图。
(第一实施例)
图1A-1C示出了具有一墙发射极式虚拟NPN晶体管的半导体器件，用它作为本发明的第一实施例。图1A是其平面图；图1B是图1A沿X-X′线的剖面图；图1C是图1A沿Y-Y′线的剖面图。
在图1A-1C中，参考号1表示一个P型半导体衬底，2表示由N+埋层构成的N+发射区，6表示构成N-收集区的外延层，7表示构成隔离区的CVD掩埋氧化物膜，11表示由N+扩散层构成的收集极抽出(extraction)区，17表示形成在N-外延层6表面区中用以构成隔离区的热氧化膜，18表示由P-扩散层组成的基区，22表示N+多晶硅膜，25表示通过由多晶硅膜22的杂质扩散形成的N+扩散层构成的发射区，31表示在半导体衬底表面区用CVD的方法形成的SiO2膜，32表示发射极电极，33表示基极电极，34表示收集极电极，40表示由形成在收集极抽出区11表面上的N+扩散层构成的收集极接触区，41表示由形成在基区18中的P+扩散层构成的基极接触区，45表示发射极接触，46表示基极接触，47表示收集极接触。
N+多晶硅膜22具有条形结构并在热氧化膜17和基区18上方延伸。发射极接触45和发射极电极32形成在热氧化膜17之上方。发射区25只形成在N+多晶硅膜22紧下方的那部分上。
形成上述热氧化膜17是为了将基区18环绕起来并傍靠着发射区25的侧面，借以实现墙发射极结构的纵向NPN晶体管。
第一实施例的特征是由P-扩散层构成的防止漏电层14。防止漏电层形成在N-外延层中介于基区18和N-热氧化膜17之间紧靠发射区25和热氧化膜17之间界下方的区域中，用以防止在发射区25和N-收集区内6之间产生漏电流。在基极接触区41和发射区25之间不形成漏电流。
由于离子注入到基区18的杂质(诸如硼)被热氧化膜17吸收，因而在图41中“A”所指的地方(亦即在基区18和热氧化膜17的界面处)由于杂质浓度的降低而形成一个耗尽层。结果，N-发射区25和由N-外延层6构成的收集区就经由耗尽层而彼此连接，导致在发射区25和收集区之间产生漏电流。但在第一实施例中，由于在N-外延层6介于基区18和热氧化膜17之间紧靠发射区25和热氧化膜17边界下方的区域内形成了由P-扩散层构成的防止漏电层14，就防止了在基区18与热氧化膜17的边界部分内发生杂质浓度的下降。因而也防止了在发射区25和收集区之间产生漏电流。
以下参照附图来描述前述半导体器件的制造方法。
图2A、3A、4A、5A、6A和7A是图1A沿X-X′的剖面图，图2B、3B、4B、5B、6B和7B是图1A沿Y-Y′的剖面图。
首先，如图2A和2B所示，使用抗蚀剂图形作为掩模，用离子注入法在60KeV和1×1015/cm2条件下，将AS注入到电阻率为10-20Ωcm的半导体衬底1中。然后将半导体衬底1在900℃温度下热处理30分钟，从而形成由N+埋层构成的纵向NPN晶体管的收集区2。之后，在半导体衬底1上生长一个N+外延层6，其电阻率为约1Ωcm，厚度约为1.5μm。接着，用抗蚀剂图形作为掩模，在隔离区中形成一个沟槽，再沉积一层CVD氧化物膜，以便用回蚀法使作为隔离的CVD掩埋氧化膜7只形成在沟槽中。然后用离子注入法在80KeV和3×1015/cm2条件下，采用抗蚀剂图形作为掩模，将磷引入。经950℃温度下大约30分钟的热处理，就形成了由N+扩散层构成的纵向NPN晶体管的收集极抽出区11。之后，在N-外延层6表面上相继生长一个热氧化膜10和一个氮化硅膜12，厚度分别为50nm和120nm。然后用抗蚀剂图形作为掩模，将对应于晶体管有源区之外的氮化硅膜12腐蚀掉。
接下去，如图3A和3B所示，用抗蚀剂图形13作为掩模，在100KeV和2×1015/cm2条件下，用离子注入法将硼引入，从而只在发射区25和热氧化膜17的边界附近的有源区形成由P-扩散层组成的防止漏电层14(见图1C)。
然后如图4A和4B所示，采用氮化硅膜12作为掩模，在1000℃温度下进行选择性氧化工序，从而使热氧化膜生长到厚度为600nm。
接着如图5A和5B所示，用湿法腐蚀将氮化硅膜12除去。之后用抗蚀剂图形作为掩膜，在30KeV和2×1013/cm2条件下，用离子注入法将硼引入，再在900℃温度下热处理约30分钟，这就形成了纵向NPN晶体管的由P-扩散层构成的基区18。如图5B所示，基区18的形成要使其与防止漏电层14相连接。然后，用抗蚀剂图形作掩模，由湿法腐蚀将基区18表面上的热氧化膜10除去。
接着，如图6A和6B所示，将N+型多晶硅膜22沉积到厚度为300nm，并在60KeV和1×1016/cm2条件下离子注入砷。再在900℃温度下热处理约30分钟以便从N+多晶硅膜22扩散砷，从而形成由N+多晶硅构成的发射区25。之后，腐蚀N+多晶硅膜22和基区18的表面。此时，N+多晶硅膜22制成条形结构而基区18被腐蚀至比发射区25深的位置处。
然后如图7A和7B所示，采用抗蚀剂图形作为掩模，在20KeV和3×1015/cm2条件下离子注入硼，同时使用抗蚀剂图形作掩膜，在20KeV和3×1015/cm2条件下离子注入砷。然后在900℃温度下热处理约30分钟，从而形成由P+扩散层构成的基极接触区41和由N+扩散层构成的收集极接触区40。之后用CVD方法沉积厚度为500nm的SiO2膜31，接着用铝或其它材料来形成基极电极33、收集极电极34和发射极电极32。
这样，根据第一实施例，由P-扩散层构成的防止漏电层14就形或在基区18侧面和热氧化膜17之间，起隔离区的作用，它紧靠在发射区25和热氧化膜17界面的下方。于是防止了基区18和热氧化膜17界面处的杂质浓度发生降低，这反过来就防止了发射区25和收集区之间由于基区18和热氧化膜17界面区中杂质浓度降低和通常出现的耐压性下降问题所引起的漏电流。而且，由于防止漏电层14只形成在基区18侧面和热氧化膜17之间起隔离区的作用，且紧靠在发射区25侧面和热氧化膜17的界面之下，故可有效地防止寄生电容的增加。因此，第一实施例可实现高密度、高速的高耐压纵向双极晶体管。(第二实施例)
以下参照图8-15来描述本发明第二实施例半导体器件的制造方法。第二实施例的半导体器件包含：一个N沟MOS晶体管、一个纵向PNP晶体管、以及一个墙发射极式纵向NPN晶体管。纵向NPN晶体管，对应于图1A沿X-X′的剖面图。
首先，如图8所示，使用抗蚀剂图形作为掩模，在60KeV和1×1015/cm2条件下，用离子注入法将砷引入电阻率为10-20Ωcm的半导体衬底1中。然后在900℃温度下，对半导体衬底1进行30分钟热处理，从而形成由N+扩散层构成的N+隔离层3，用来把纵向NPN晶体管的N+收集区2以及纵向PNP晶体管的收集区同半导体衬底1隔离开来。之后，采用抗蚀剂图形作为掩模，在40KeV和1×1014/cm2条件下，离子注入硼。接着在900℃温度下热处理约30分钟，从而形成纵向PNP晶体管的P+收集区4和一个P+埋层5，二者都由P+扩散层构成。P+埋层5用作N沟MOS晶体管的衬底。然后在半导体衬底1上生长一个电阻率为1Ωcm而厚度为1.5μm的N-型外延层6。
接着，如图9所示，采用抗蚀剂图形作为掩模，在隔离区中形成一个沟槽，之后沉积热氧化膜，采用回蚀法使起隔离作用的CVD掩埋氧化膜7只形成在沟槽之中。然后用抗蚀剂图形作为掩模，在180KeV和4×1012/cm2条件下，离子注入硼。接着在1100℃温度下热处理约150分钟，从而形成纵向PNP晶体管的P-收集区8和N沟MOS晶体管的P-阱区9，二者都由P-阱层构成。之后在N-外延层6表面上生长热氧化膜10，厚度为50nm。
然后，如图10所示，在热氧化膜10上生长厚度为120nm的氮化硅膜12。
接下来如图11所示，用抗蚀剂图形作为掩模，把除了将要形成热氧化膜的有源区之外的氮化硅膜12腐蚀掉。然后用抗蚀剂图形13作掩模，在100KeV和2×1013/cm2条件下，离子注入硼，从而形成由P-扩散层构成的第一防止漏电层14，只形成在纵向NPN晶体管待形成的发射区和隔离区(相当于图12中的热氧化膜17A)之间的边界附近。在第一防止漏电层14形成的同时，也在纵向PNP晶体管收集区8中与隔离区(对应于图12中的热氧化膜17B)相接触的区域形成用来防止界面漏电的由P-扩散层构成的第二防止漏电层。而用作沟道限制层的由P-扩散层构成的第三防止漏电层16则形成在N沟MOS晶体管的隔离区中(相当于图12中的热氧化膜17C)。
然后如图12所示，用氮化硅膜12作为掩膜，在1000℃温度下进行选择性氧化工序，从而形成600nm厚的热氧化膜17A、17B和17C。之后用湿法腐蚀除去氮化硅膜12。
接着如图13所示，用抗蚀剂图形作为掩模，在30KeV和2×1013/cm2条件下，离子注入硼，同时用抗蚀剂图形作为掩模，在80KeV和3×1013/cm2条件下，离子注入硼。接着在900℃温度下进行约30分钟热处理，从而形成由P-扩散层组成的纵向PNP晶体管的基区19。此时形成的基区要与防止漏电层14相连接。之后用抗蚀剂图形作为掩膜，在30KeV和3×1012/cm2条件下，离子注入硼，从而形成N沟MOS晶体管的P-型沟道掺杂层20。然后用湿法腐蚀除去热氧化膜10，再在整个表面上形成厚度为20nm的栅氧化膜21。接着用抗蚀剂图形作为掩模，用湿法腐蚀除去纵向NPN晶体管基区18表面上的栅氧化膜21。之后在整个表面上沉积300nm厚的多晶硅膜，再在60KeV和1×1016/cm2条件下，用离子注入法将砷引入到多晶硅膜中，从而将多晶硅膜转变为N+型。然后用抗蚀剂图形作掩模，对得到的N+多晶硅膜进行腐蚀，从而形成一个用作纵向NPN晶体管发射极电极部分的N+多晶硅膜22以及一个用作N沟MOS晶体管栅电极的N+栅多晶硅膜23。此时，N+多晶硅膜22形成为条形结构，而基区18被腐蚀到深于纵向NPN晶体管的发射区25处(见图14)，与第一实施例相似(见图6A)。
然后如图14所示，用抗蚀剂图形作掩模，在40KeV和6×1015/cm2条件下，用离子注入法将砷注入到N+栅多晶硅膜、纵向NPN晶体管的预定收集极接触区、纵向PNP晶体管的预定基极接触区以及N沟MOS晶体管的源和漏区中。另一方面，在20KeV和3×1015/cm2条件下，用离子注入法将硼注入到纵向NPN晶体的预定发射区和收集极接触区中。再在900℃温度下热处理约30分钟以便从N栅多硅膜23扩散砷，从而形成纵向NPN晶体管的发射区25、收集极接触区40、基极接触区41、纵向PNP晶体管的发射区26、基极接触区27和收集极接触区28，以及N沟MOS晶体管的源区30、漏区29。
接着如图15所示，用CVD法沉积厚度为500nm的SiO2膜17。再采用铝或其它材料来形成纵向NPN晶体管的发射极电极32、基极电极(未示出)和收集极电极(未示出)、纵向PAP晶体管的发射极电极35、基极电极36和收集极电极37、N沟MOS晶体管的源电极39和漏电极38。
图16示出了本发明第二实施例半导体器件中纵向PNP晶体管收集区和基区内杂质浓度随深度的分布。
如图16所示，在纵向PNP晶体管表面区形成了第二防止漏电层16，其杂质浓度高于P-型收集极扩散层8而低于基区19。第二防止漏电层16的深度小于基区19的深度。
这样，第二实施例的特征是同时形成：第一防止漏电层14(类似于第一实施例中用来防止在纵向NPN墙发射极式晶体管的发射区25和由P-外延层6构成的收集区之间产生漏电流的防止漏电层)：位于纵向PNP晶体管P-型收集区8中与热氧化层17B及SiO2膜31相接触区域内用来防止产生界面漏电的第二防止漏电层：以及用作N沟MOS晶体管隔离区沟道限制层的第三防止漏电扩散层16。
由于在第一实施例中已描述了形成在虚拟NPN晶体管中的第一防止漏电层14可防止在发射区和收集区之间产生漏电流，故此处不再叙述第一防止漏电层的功能。
以下，将对形成在纵向PNP晶体管中的第二防止漏电层加以描述。
在P-收集区8与热氧化膜17B或SiO2膜31的交界面上，进入P-收集区8中的杂质(如硼)被热氧化膜17B或SiO2膜31所吸收，以致在P-收集区8与氧化膜之交界面处形成一个耗尽层。如图42A所示，其中存在大量界面电荷(图中X所示)。前述耗尽层中的界面电荷起电流源的作用。如图42B所示，上述耗尽层中的空穴(图中空穴和电子分别表为○和·)扩散进入P-收集区8，以致上述耗尽层与位于P-收集区8和基区19之间的耗尽层连接起来。结果，在收集极接触区28和基区19之间就形成一个含有大量起电流源作用的界面电荷的耗尽层，导致在收集极接触区28和基区19之间产生漏电流。
但在第二实施例中，由于第二防止漏电层形成在基区19与氧化膜之间的界面处，形成在基区19与氧化膜之间界面处的耗尽层含有较少的界面电荷。这就可以防止在收集极接触区28和基区19之间产生漏电流。
以下描述形成在N沟MOS晶体管中的第三防止漏电层的功能。
在P-型阱区9和热氧化膜17C的界面处，引入到P-阱区9的杂质(如硼)被热氧化膜17C吸收。因此，在P-阱区9与热氧化膜17C界面处的杂质浓度降低，导致形成耗尽层。结果源区30同漏区29通过耗尽层而彼此连接，以致在源区30和漏区29之间产生有害的漏电流。但在第二实施例中，由于第三防止漏电层16形成在P阱区9与热氧化膜17C的界面处，就防止了上述界面处杂质浓度的降低，从而使源区30与漏区29之间漏电流的产生也得以防止。
因此有可能不增加制作工序将耐高压的高速、高密度纵向NPN晶体管、纵向PNP晶体管以及N沟MOS晶体管集成在同一半导体衬底上。因而能够以低的成本来制造具有多种附加价值的BiCMOS半导体器件。
虽然第二实施例半导体器件含有纵向NPN晶体管、纵向PNP晶体管和N沟MOS晶体管，但只要半导体器件含有上述三种晶体管中的二种，就可以获得同样的效果。(第三实施例)
以下参照图17-24来描述本发明第三实施例半导体器件的制造方法。第三实施例半导体器件包含N沟MOS晶体管、纵向PNP晶体管和墙发射极式纵向NPN晶体管。纵向NPN晶体管相当于图1A沿X-X′的剖面图。
首先，如图17所示，用抗蚀剂图形作掩模，在60KeV和1×1015/cm2条件下，用离子注入法将砷注入到电阻率为10-20Ωcm的P型半导体衬底1中。然后将半导体衬底1在900℃温度下热处理约30分钟，从而形成由N+扩散层构成的N+隔离层3。用来把纵向NPN晶体管的N+收集区2、纵向PNP晶体管的收集区与半导体衬底隔离开来。之后，用抗蚀剂图形作掩膜，在40KeV和1×1014/cm2条件下离子注入硼。接着在900℃温度下热处理约30分钟，从而形成纵向PNP晶体管的P+收集区4和用作N沟MOS晶体管衬底的P+埋层5，二者都由P+扩散层过程。然后在半导体衬底1上形成电阻率为1Ωcm而厚度约为1.5μm的N-外延层6。
然后如图18所示，用抗蚀剂图形作为掩模，在隔离区中形成沟槽，接着沉积氧化膜，并用回蚀法使CVD掩埋氧化膜7只形成在沟槽中。
接下去如图19所示，用CVD方法在整个表面上沉积500nm厚的SiO2膜51。之后，把对应于第一防止漏电层14(见图11)、纵向PNP晶体管收集区以及N沟MOS晶体管P-阱区上的SiO2膜51选择性地腐蚀掉。然后在180KeV和4×1012/cm2条件下，离子注入硼并接着在1100℃温度下热处理约150分钟，从而形成用作纵向NPN晶体管防止漏电层一部分的P-阱层53、由P-阱层构成的纵向PNP晶体管的收集区8以及N沟MOS晶体管的P-阱区9。
然后如图20所示，用SiO2膜51作为掩模，在30KeV和1×1013/cm2条件下，离子注入硼，从而形成：在P-阱层53上由P-扩散层构成的第一防止漏电层54，用来防止在纵向NPN晶体管的发射区和收集区之间产生漏电流；在纵向PNP晶体管P-收集区8表面区内由P-离子扩散层构成的第二防止漏电层55：以及在N沟MOS晶体管有源区和隔离区由P-扩散层构成用作P-沟道掺杂层及沟道限制层的第三防止漏电层。之后将SiO2膜51除去。
接着如图21所示，在N-外延层6表面上形成厚为50nm的热氧化膜10，再在热氧化膜10上形成厚为120nm的氮化硅膜12。然后用抗蚀剂图形作掩模，把将要形成热氧化膜17A、17B、17C区域以外的氮化硅膜12选择性地腐蚀掉。然后用氮化硅膜12作为掩模，在1000℃温度下进行选择性氧化，从而形成厚度为600nm的热氧化膜17A、17B和17C。之后用湿法腐蚀把氮化硅膜12除去。
然后如图22所示，用抗蚀剂图形作掩模，在30KeV和2×1013/cm2条件下，离子注入硼，同时用抗蚀剂图形作掩模，在80KeV和3×1013/cm2条件下，离子注入磷。接着在900℃温度下热处理约30分钟，从而形成纵向NPN晶体管和P-扩散层构成的基区18和纵向PNP晶体管的由N-扩散层构成的基区19。此时，原来形成在纵向PNP晶体管P-收集区8中的第二防止漏电层55被埋在形成基区19的区域中的基区19内，但在未形成基区19的区域中被保留下来。在纵向NPN晶体管中，基区18的形成要使其与第一防止漏电层49相连接。之后用湿法腐蚀除去热氧化膜10，接着在整个表面上形成20nm厚的栅氧化膜21。然后用抗蚀剂图形作掩模，将位于纵向NPN晶体管基区18表面上的栅氧化膜21腐蚀掉。之后，在整个表面上沉积厚度为300nm的多晶硅膜，再在60KeV和1×1016/cm2条件下，离子注入砷，从而将多晶硅膜转变为N+型。接着以抗蚀剂图形为掩模，对上述多晶硅膜进行腐蚀，从而形成用作纵向NPN晶体管部分发射极电极的N+多晶硅膜22和用作N沟MOS晶体管栅电极的N+栅多晶硅膜23。此时，在纵向NPN晶体管区，N+多晶硅膜22做成条形结构并且基区18腐蚀得深于发射区25(见图23)，这与第一实施例相似。
接下去如图23所示，用抗蚀剂图形作掩模，在40KeV和6×1015/cm2条件下，用离子注入法将砷注入N+栅多晶硅膜23、纵向NPN晶体管的预定收集极接触区、纵向PNP晶体管的基极接触区、以及N沟MOS晶体管的预定源区和漏区中。另一方面，以抗蚀剂图形为掩模，将硼注入到纵向NPN晶体管的预定基极接触区以及纵向PNP晶体管的预定发射区和收集区中。接着在900℃温度下热处理约30分钟，以便砷从N+栅多晶硅膜23扩散，从而形成：纵向NPN晶体管的发射区25、收集极接触区40、基极接触区41：纵向PNP晶体管的发射区26、基极接触区27、收集极接触区28；以及N沟MOS晶体管的漏区29和源区30。
然后，如图24所示，用CVD方法沉积厚度为500nm的SiO2膜31。接着用铝或其它材料来形成纵向NPN晶体管的发射极电极32、基极电极(未示出)、收集极电极(未示出)；纵向PNP晶体管的发射极电极35、基极电极36、收集极电极37；以及N沟MOS晶体管的漏极电极38和源极电极39。
如上所述，根据第三实施例，纵向PNP晶体管收集区的本征收集区(P-收集区8)的杂质浓度可被减小；而只采用一个掩模来确定收集区时，最靠近纵向PNP晶体管的收集区(第二防止漏电层55)表面的区域中的杂质浓度可被增加。因此，第三实施例有下列效果：(1)由于收集区与基区之间电容小，可实现高速运行；(2)由于可防止P-收集区8同热氧化膜17B的界面处以及P-收集区8同SiO2膜31的界面处杂质浓度发生降低，故可减少P-收集区8表面区中漏电流的产生：以及(3)由于可使用同一掩模来确定收集区，从而形成P-收集区8和第二防止漏电层55，故成本得以降低。
而且，根据第三实施例，还可能同时形成第一防止漏电层54、第二防止漏电层55和第三防止漏电层。上述第一防止漏电层用来防止在墙发射极式纵向NPN晶体管的发射区25和收集区2之间产生漏电流，这类似于第一实施例所用的防止漏电层：上述第二防止漏电层55形成在纵向PNP晶体管的P-收集区8和热氧化膜17B以及和SiO2膜31的交界处，用以防止界面漏电：上述第三防止漏电层用作N沟MOS晶体管的沟道限制层。于是，根据第三实施例就可以在低成本情况下制造具有各种附加价值的BiCMOS半导体器件而不必增加制造步骤。
尽管第三实施例半导体器件含有纵向NPN晶体管、纵向PNP晶体管和N沟MOS晶体管，但只要至少含有上述三种晶体管中的二种，就可获得同样的效果。(第四实施例)
以下参照图25-32来描述本发明第四实施例半导体器件的制造工序。第四实施例半导体器件包含N沟MOS晶体管、纵向PNP晶体管和墙发射极式纵向NPN晶体管。纵向NPN晶体管相应于图1A沿X-X′的剖面图。
首先，如图25所示，以抗蚀剂图形为掩模，在60KeV和1×1015/cm2条件下，采用离子注入法使砷进入到电阻率为10-20Ωcm的半导体衬底1中。然后将半导体衬底1在900℃温度下热处理约30分钟，从而形成由N+扩散层构成的N+隔离层3，用来把纵向NPN晶体管的收集区2和纵向PNP晶体管的收集区同半导体衬底1隔离开来。之后，用抗蚀剂图形作掩模，在40KeV和1×1014/cm2条件下，离子注入硼。随后在900℃温度下热处理约30分钟，从而形成纵向PNP晶体管的P+收集区4和用作N沟MOS晶体管衬底的P-埋层5，二者都由P+扩散层构成。然后在半导体衬底1上形成电阻率为1Ωcm、厚度为1.5μm的N-外延层6。
接着如图26所示，用抗蚀剂图形作掩模，在隔离区中形成沟槽，再沉积氧化膜，以便采用回蚀法使隔离用CVD掩埋氧化膜7只形成在沟槽中。之后在N-外延层6表面上生长50nm厚的热氧化膜61，并在热氧化膜61上生长120nm厚的氮化硅膜62。随后用抗蚀剂图形作为掩模，把对应于将要生长隔离用氧化膜的有源区的区域以外的氮化硅膜62腐蚀掉。
然后如图27所示，用CVD法在整个表面上沉积500nm厚的SiO2膜63。再用抗蚀剂图形作掩模，把相当于第二实施例(见图11)中第一防止漏电层14上、纵向PNP晶体管收集区上以及N沟NOS晶体管P-阱区上的SiO2膜63腐蚀掉。之后在180KeV和4×1012/cm2条件下，离子注入硼。随即在1100℃温度下热处理约150分钟，从而形成用作纵向NPN晶体管部分防止漏电层的P-型阱层53、由P-阱层构成的纵向PNP晶体管P-收集区8以及N沟MOS晶体管的P-阱区9。
接着如图28所示，用SiO2膜63作为掩模，在64KeV和5×1013/cm2条件下，离子注入硼，从而在P-阱层53上形成由P-扩散层构成的第一防止漏电层65，用以防止在纵向NPN晶体管的发射区和收集区之间产生漏电流：在纵向PNP晶体管的P-收集区8表面上形成P-扩散层构成的第二防止漏电层66，以及在N沟MOS晶体管的有源区和隔离区中形成由P-扩散层构成的第三防止漏电层66：以及在N沟MOS晶体管的有源区和隔离区中形成由P-扩散层构成的第三防止漏电层67。用作P-沟道掺杂层及沟道限制层。随后，用SiO2膜63和氮化硅膜62作为掩模，在60KeV和5×1013/cm2条件下，用离子注入法引入BF2。从而在第一防止漏电层65上形成由P-扩散层构成的第四防止漏电层68；在纵向PNP晶体管P+收集区4中将要形成隔离用热氧化膜17B(见图29)的区域的表面上，形成由P-扩散层构成的第五防止漏电层69：以及在N沟MOS晶体管的隔离区中形成由P-扩散层构成的第六防止漏电层70。上述硼离子注入和BF2离子注入的顺序可以颠倒。
然后如图29所示，清除SiO2膜63，再用氮化硅膜62作为掩模，在1000℃温度下进行选择氧化，从而形成厚度为600nm的热氧化膜17A、17B和17C。之后用湿法腐蚀除去氮化硅膜62。
接下去，如图30所示，用抗蚀剂图形作掩模，在30KeV和2×1015/cm2条件下，离子注入硼，同时用抗蚀剂图形作掩模，在80KeV和3×1015/cm2条件下，离子注入磷。随后在900℃温度下热处理约30分钟，从而形成由P-扩散层构成的纵向NPN晶体管的基区18和N-扩散层构成的纵向PNP晶体管的基区19。此时，形成在纵向PNP晶体管P-收集区8表面区内的第二防止漏电层66中形成了基区19的那个区域被基区19吞没，而在未形成基区19的区域中把第二和第五防止漏电层66和69保留下来。在纵向NPN晶体管中，基区18的形成要使它与第一和第四防止漏电层65和68相连接。之后用湿法腐蚀除去热氧化膜61，再在整个表面上形成厚度为20nm的栅极氧化膜21。然后用抗蚀剂图形作掩模，用湿法腐蚀除去位于纵向NPN晶体管基区18表面上的栅极氧化膜21，随之沉积厚度为300nm的多晶硅膜。之后，在60KeV和1×1016/cm2条件下，用离子注入法将砷引入到多晶硅膜中，使多晶硅膜转变为N+型。再用抗蚀剂图形作掩模，对得到的N+多晶硅膜进行腐蚀，从而形成用作纵向NPN晶体管部分发射极电极的N+多晶硅膜22以及用作N沟MOS晶体管栅极电极的N+栅多晶硅膜23。此时，在纵向NPN晶体管区域内，N+多晶硅膜做成条形结构，且基区18(见图6A)腐蚀成深于发射区25(见图31)。
然后，如图31所示，以抗蚀剂图形为掩模，在40KeV和6×1015/cm2条件下，采用离子注入法将砷注入到N+栅多晶硅膜23、纵向NPN晶体管的预定收集极接触区、纵向PNP晶体管的基极接触区以及N沟MOS晶体管的预定源区及漏区中。另一方面，在20KeV和3×1015/cm2条件下，用离子注入法，将硼引入到纵向NPN晶体管的预定基极接触区和纵向PNP晶体管的预定发射区和收集极接触区中。随之在900℃下热处理约30分钟以便砷从N+栅多硅膜23扩散，从而形成：纵向NPN晶体管的发射区25、收集区40、基极接触区41；纵向PNP晶体管的发射区26、基极接触区27、收集极接触区28：以及N沟MOS晶体管的漏区29和源区30。
接着如图32所示，用CVD法沉积厚度为500nm的SiO2膜63，随之采用铝或其它材料来形成纵向NPN晶体管的发射极电极32、基极电极(未示出)、收集极电极(未示出)：纵向PNP晶体管的发射极电极35、基极电极36、收集极电极37；N沟MOS晶体管的漏极电极38和源极电极39。
如上所述，根据第四实施例，纵向PNP晶体管收集区的本征收集区(P-收集区8)的杂质浓度可以被降低，而在只采用一个掩模来确定收集区时，紧靠纵向PNP晶体收集区表面(第二防止漏电层66)的区域中的杂质浓度只会增加，这与第三实施例相似。而且，根据第四实施例，还最适于在P-收集区8紧靠浓度很容易被降低的热氧化膜17B下边的区域中，选择性地形成各个高杂质浓度层(第二和第五防止漏电层66和69)。因此，第四实施例有下列效果：(1)由于收集区和基区间电容小，故可实现高速运行：(2)由于P-收集区8与热氧化膜17B及与SiO2膜63界面处的杂质浓度的降低可被防止，故可减少P-收集区8表面区中漏电的产生：(3)第二和第五防止漏电层66和69的浓度可根据热氧化膜17B的厚度进行控制：以及(4)由于可采用同一个掩模来确定收集区并形成P-收集区8、第二和第五防止漏电层66和69，故可实现低成本。
而且，根据第四实施例，可以同时形成第一和第四防止漏电层65和68、第二和第五防止漏电层66和69、以及第三和第六防止漏电层67和70。上述第一和第四防止漏电层用于防止在墙发射极式纵向NPN晶体管的发射区25和收集区2之间产生漏电流，这相似于第一实施例所用的防止漏电层；第二和第五防止漏电层形成在纵向PNP晶体管P-收集区8与热氧化膜17B及与SiO2膜63的界面处，用以防止界面漏电；第三和第六防止漏电层用作N沟MOS晶体管隔离区的沟道限制层。因此，根据第四实施例，可在低成本情况下制作具有多种附加价值的BiCMOS半导体器件而不必增加制造步骤。
尽管第四实施例的半导体含有纵向NPN晶体管、纵向PNP晶体管和N沟MOS晶体管，但只要至少含有上述三种晶体管中的二种，就可获得同样的效果。
(第五实施例)
下面参照图33-40来描述本发明的第五实施例半导体器件的制造方法。第五实施例半导体器件包含N沟MOS晶体管、纵向PNP晶体管和墙发射极式纵向NPN晶体管。纵向NPN晶体管对应于图1A沿X-X′的剖面图。
首先，如图33所示，以抗蚀剂图形为掩模，在60KeV和1×1015/cm2条件下，用离子注入法将砷注入到电阻率为10-20Ωcm的P型半导体衬底1中，再将半导体衬底1在900℃温度下热处理约30分钟，从而形成由N+扩散层构成的N+隔离层3，用来把纵向NPN晶体管的N收集区2和纵向PNP晶体管的收集区，与半导体衬底1隔离开来。之后，用抗蚀剂图形作掩模，在40KeV和1×1014/cm2条件下离子注入硼。随后在900℃温度下热处理约30分钟，从而形成纵向PNP晶体管的P+收集区4和用作N沟MOS晶体管衬底的P+埋层5，二者都由P+扩散层构成。然后在半导体衬底1上形成电阻率为1Ωcm、厚度为1.5μm的N-外延层6。
接着如图34所示，用抗蚀剂图形作为掩模，在隔离区中形成沟槽，再沉积氧化膜，用回腐蚀法使作隔离用的CVD掩埋氧化膜7只形成在沟槽中。之后在N-外延层6的表面上生长厚度为50nm的热氧化膜61，并在热氧化膜61上生长厚度为120nm的第一氮化硅膜62。随后用抗蚀剂图形作为掩模，把对应于将要形成隔离用氧化膜处的有源区以外的第一氮化硅膜62腐蚀掉。
然后如图35所示，用第一氮化硅膜62作为掩膜，在1000℃温度下进行选择性氧化，从而形成厚度为300nm的热氧化膜17A、17B和17C。之后，在整个表面上沉积厚度为30nm的第二氮化硅膜81，再用CVD方法沉积500nm厚的SiO2膜82。然后用抗蚀剂图形83作为掩模，把相当于第二实施例(见图11)中第一防止漏电层14区域上的、纵向PNP晶体管P-收集区8上的、以及N沟MOS晶体管P-阱区9上的SiO2膜82腐蚀掉。之后在180KeV和4×1012/cm2条件下离子注入硼。随之在1100℃温度下热处理约150分钟，从而形成用作纵向NPN晶体管部分防止漏电层的P-阱层53、由P-阱层构成的纵向PNP晶体管的P-收集区8以及N沟MOS晶体管的P-阱区9。
接着如图36所示，用SiO2膜82作为掩模，在180KeV和4×1012/cm2条件下，离子注入硼，从而在P-阱层53上形成由P-扩散层构成的第一防止漏电层87，用来防止在纵向NPN晶体管的发射区和收集区之间产生漏电流；在纵向PNP晶体管的P-收集区8表面上形成由P-扩散层构成的第二防止漏电扩散层86；以及在N沟MOS晶体管的有源区和隔离区中形成由P-扩散层构成的第三防止漏电扩散层84，用作P-沟道掺杂层和沟道限制层。接着用SiO2膜82和热氧化膜17A、17B和17C作为掩模，在130KeV和2×1012/cm2条件下，离子注入硼，从而在纵向PNP晶体管P-收集区8的表面区中形成由P-扩散层构成的第四防止漏电层88，并在N沟MOS晶体管的有源区中形成P-沟道掺杂层85。180KeV硼离子注入同130KeV硼离子注入的顺序可以颠倒。
然后如图37所示，除去SiO2膜82，再用湿法腐蚀除去第一和第二氮化硅模62和81。
接着如图38所示，用抗蚀剂图形作掩模，在30KeV和2×1013/cm2条件下离子注入硼。同时用抗蚀剂图形作掩模，在80KeV和3×1013/cm2条件下离子注入磷。随后在900℃温度下热处理约30分钟，从而形成由P-扩散层构成的纵向NPN晶体管的基区18和由N-扩散层构成的纵向PNP晶体管的基区19。此时，形成在纵向PNP晶体管P-收集区8的表面区中的第二和第四防止漏电层86和88中形成了基区19的那些区域被基区19吞没，而第二防止漏电区86保留在未形成基区19的区域中。基区18的形成要使它与纵向NPN晶体的第一防止漏电层87相连接。然后用湿法腐蚀除去热氧化膜61，再在整个表面上形成厚度为20nm的栅氧化膜21。然后以抗蚀剂图形为掩模，用湿法腐蚀除去纵向NPN晶体管，基区18表面上的栅氧化膜21，接着沉积厚度为300nm的多晶硅膜。然后在60KeV和1×1016/cm2条件下，用离子注入法将砷引入到多晶硅膜中，从而将多晶硅膜转变为N+型。再用抗蚀剂图形作为掩模，对得到的N+多晶硅膜进行腐蚀，从而形成用作纵向NPN晶体管部分发射极电极的N+多晶膜22以及用作N沟MOS晶体管栅电极的N+栅多晶膜23。此时，在纵向NPN晶体管区域中，N+多晶硅膜22做成条形结构，而基区18(见图6A)腐蚀达到的深度低于发射区25(见图39)。
然后如图39所示，以抗蚀剂图形为掩模，在40KeV和6×1015/cm2条件下，用离子注入法将砷引入到N+栅多晶硅膜23中、纵向PNP晶体管的预定收集极接触区中、纵向PNP晶体管的基极接触区中，以及N沟MOS晶体管的预定源区和漏区中。另一方面，以抗蚀剂图形为掩模，在20KeV和3×1015/cm2条件下，用离子注入法将硼引入到纵向NPN晶体管的预定基极接触区和纵向PNP晶体温度下热处理约30分钟以便砷从N+栅多晶硅膜23扩散，从而形成纵向NPN晶体管的发射区25、收集极接触区40、基极接触区41：纵向PNP晶体管的发射区26、基极接触区27、收集极接触区28；以及N沟MOS晶体管的漏区29和源区30。
接着如图40所式，用CVD方法沉积厚度为500nm的SiO2膜63，随后，用铝或其它材料来形成纵向NPN晶体管的发射极电极32、基极电极(未示出)、收集极电极(未示出)；纵向PNP晶体管的发射极电极35、基极电极36、收集极电极37；以及N沟MOS晶体管的漏电极38和源电极39。
如上所述，根据第五实施例，纵向PNP晶体各收集区中本征收集区(P-收集区8)的杂质浓度可被降低，而在使用同一掩模来确定收集区时，紧靠纵向PNP晶体管及收集区表面的区域(第二防止漏电86)中的杂质浓度只会增加，这类似于第四实施例。而且，根据第五实施例，能够只在P-收集区8紧靠杂质浓度很容易被降低的热氧化膜17B和SiO2膜63下边的区域中选择性地形成高杂质浓度层(第二防止漏电层86)。再者，由于上述工序是在隔离用热氧化厚膜17B形成之后进行的，第二防止漏电层86不暴露于高热，以致扩散程度可减到最小。因此，比之第四实施例，第五实施例有下列效果：(1)由于收集区与基区间的电容小，故可实现高速运行：(2)由于可防止P-收集区8与热氧化膜17B及与SiO2膜63之界面处的杂质浓度的降低，故可完全防止P-收集区8表面区内漏电流的产生：(3)第二防止漏电层86的杂质浓度可根据热氧化膜17B的厚度来控制，而且用注离子入引入少量杂质的方法可以防止漏电流的产生：(4)由于只用一种掩模来确定收集区就可以形成P-收集区8，故可实现低成本。
而且，根据第五实施例，可以同时形成第一防止漏电层87、第二防止漏电层86和第三防止漏电层84。上述第一防止漏电层用来防止在墙发射极式纵向NPN晶体管的发射区25和收集区2之间产生漏电流，这相似于第一实施例所用的防止漏电层：上述第二防止漏电层形成在纵向PNP晶体管P-收集区8与热氧化膜17B及与SiO2膜63的界面处，用来防止界面漏电；上述第三防止漏电层84用作N沟MOS晶体管隔离的沟道限制层。于是，根据第五实施例，可在低成本情况下制作具有多种附加价值的BiCMOS半导体器件而不必增加制造步骤。
而且，在N沟MOS晶体管中，由于在对沟道掺杂之后进行的热处理中的热量可显著地减少，故有可能形成穿通限制层，使得能有更好的性能并得到进一步小型化。
虽然P-防止漏电扩散层(也用作P-型穿通限制层)和N沟MOS晶体管的P-沟道掺杂层85在第五实施例中是在不同的注入工序中单独形成的，但借助于对注入能量和剂量进行优化，也可以在同一个注入工序中形成。
尽管第五实施例中半导体器件含有纵向NPN晶体管、纵向PNP晶体管及N沟MOS晶体管，但只要至少含有上述三种晶体管中的二种，就可获得同样的效果。(第六实施例)
以下参照图43A——43E来描述本发明第六实施例半导体器件的制造方法。
如图43A所示，在60KeV和1×1015/cm2条件下，用离子注入法将砷引入到电阻率譬如为10-20Ωcm的P型半导体衬底101中。然后将衬底101在900℃温度下热处理约30分钟，从而形成N+埋层102和电阻率为1Ωcm而厚度为2.5μm的N-外延层103。之后，例如用氮化硅膜(未示出)进行选择性氧化，从而形成厚度为600nm的热氧化膜104。然后在热氧化膜104上沉积厚度为400nm的CVD多晶硅膜，使CVD多晶硅膜图形化。随后在40KeV和8×1015/cm2条件下将砷注入到CVD多晶硅膜中，接着在900℃热处理约30分钟，从而形成用作电容器下电极的N+多晶硅膜105。
然后如图43B所示，在N+多晶硅膜105上沉积厚度为500nm的CVD-SiO2膜106，用作第一隔离膜，再在CVD-SiO2膜106上形成第一抗蚀剂图形107(光掩模CW)。接着用第一抗蚀剂图形107进行各向异性的干法腐蚀，从而选择性地除去CVD-SiO2膜106，以便形成电容器隔离膜生成区108(即第一开孔)  以及电容器下电极的接触区109(即第二开孔)。
接着如图43C所示，在N+多晶硅膜105上沉积厚度为50nm的氮化硅膜110。用作第二隔离膜，亦即电容器隔离膜。之后，在留有氮化硅膜110的区域内，形成第二抗蚀剂图形111(光掩模C2)。
然后如图430所示，用第二抗蚀剂图形111作为掩模，对氮化硅膜110进行腐蚀，以便将第二抗蚀剂图形111之下和电容器下电极接触区109的侧壁外的氮化硅除去，从而形成电容器下电极的接触孔112，其侧壁由氮化硅膜110构成。
下一步如图43E所示，用常规铝的布线工艺形成电容器上电极113和下电极114，从而完成一个电容器。此外，用常规方法可将双极晶体管与电容器同时进行制造。
如上所述，第六实施例的特征是：电容器隔离膜生成区108和电容器下电极的接触区109是用第一抗蚀剂图形107由腐蚀方法同时形成的，而用第二抗蚀剂图形111进行腐蚀把氮化硅膜110留在电容器下电极接触区109的侧壁上。
这样，在形成电容器的工序中，第六实施例只要求二个制作抗蚀剂图形的步骤(使用光掩模CW和C2)，而常规制造方法在形成用作电容器下电极的N多晶硅膜105和形成电容器下电极接触区109之间要求三个形成抗蚀剂图形的步骤(使用光掩模C1、C2和CW)。因此，比之现有技术，制造半导体器件所要求的步骤可以减少，因而也可以降低制造成本。
而且，由于氮化硅膜110只部分地留在电容器下电极的接触区109的侧壁上，又由于在沉积铝之前对SiO2膜进行了湿法腐蚀，因此不会产生悬空，以致在第六实施例中决不出现铝线断裂问题。(第七实施例)
以下参照图44来描述本发明第七实施例半导体器件的制造方法。
由于参照图43A——43C已描述过的第六实施例的个别步骤也适用于第七实施例，因此将略去对共同步骤的描述。
如图43C所示，第六实施例采用第二抗蚀剂图形111作为掩模，对氮化硅膜110进行各向异性的干法腐蚀。而第七实施例则采用第二抗蚀剂图形111作掩膜对氮化硅膜110进行各向同性的干法腐蚀，从而除去了除第二抗蚀剂图形111之下的那部分以外的全部氮化硅膜110。因此，可以形成电容器下电极的接触孔112，它没有由氮化硅膜110构成的侧壁，如图44所示。
然后用常规铝布线工序来形成电容器上电极113和下电极114，从而完成一个电容器。此外，双极晶体管用常规方法可以用电容器同时制作。
如上所述，第七实施例的特征是：采用第一抗蚀剂图形107由腐蚀操作同时形成电容器隔离膜生成区108和电容器下电极的接触区109并采用第二抗蚀剂图形由腐蚀操作来除去对应于电容器上电极113以外的氮化硅膜110。
于是，在形成电容器的工序中，第七实施例只需要二个形成抗蚀剂图形的步骤(使用光掩模CW和C2)，而常规制造方法在形成用作电容器下电极的N+多晶硅膜105和形成电容器下电极的接触区109之间，需要三个形成抗蚀剂图形的步骤(使用光掩模C1、C2和CW)。因此，比之现有技术，制造半导体器件所需要的步骤可减少，制造成本也可降低。
而且，由于氮化硅膜110只留在电容器的上电极113上，又由于在沉积铝之前对SiO2膜进行了湿法腐蚀，因此在电容器下电极的接触区109内不产生氮化硅膜110的悬空或垂直突起问题，因而在第七实施例中决不出现铝线的断裂问题。(第八实施例)
以下参照图45A-45E来描述本发明第八实施例半导体器件的制造方法。
如图45A所示，在60KeV和1×1015/cm2条件下，用离子注入法将砷注入到电阻率例如为10-20Ωcm的P型半导体衬底101中。然后在900℃温度下热处理约30分钟，从而形成N+埋层102和电阻率约为1Ωcm而厚度约为2.5μm的N-外延层103。之后，采用例如氮化硅膜(未示出)进行选择氧化，从而形成厚度为600nm的热氧化膜104。随后在热氧化膜104上沉积厚度为400nm的CVD多晶硅膜，使CVD多晶硅膜图形化。接着在40KeV和8×1015/cm2条件下，用离子注入法使砷进入CVD多晶硅膜中，再在900℃温度下热处理约30分钟，从而形成用作电容器下电极区的N+多晶硅膜105。
然后如图45B所示，在N+多晶硅膜105上沉积厚度为500nm的CVD-SiO2膜106，再在CVD-SiO2膜106上形成第一抗蚀剂图形107(光掩模CW)。接着用第一抗蚀剂图形107对CVD-SiO2膜106进行各向异性干法腐蚀，从而选择性地除去CVD-SiO2膜106，以便形成电容器隔离膜生成区108即第一开孔，以及电容器下电极的接触区109即第二开孔。
接着如图45C所示，在作为第一开孔的电容器隔离膜生成区108的底部和作为第二开孔的电容器下电极接触区109的底部，用硅的氮化方法形成厚度为50nm的氮化硅膜110。之后只在留有氮化硅膜110的区域(即电容器隔离膜生成区108)内形成第二抗蚀剂图形111(光掩模C2)。
然后如图45D所示，用第二抗蚀剂图形111作为掩膜对氮化硅膜110进行干法腐蚀，以便除去作为第二开孔的电容器下电极接触区109底部的氮化硅膜110，从而形成电容器下电极的接触孔112。
接着如图45E所示，采用铝的常规布线工序来形成电容器上电极113和下电极114，从而完成一个电容器。此外，双极晶体管可用常规方法与电容器同时制作。
如上所述，第八实施例的特征是：电容器隔离膜生成区108和电容器下电极接触区109采用第一抗蚀剂图形107同时腐蚀而成，而电容器下电极接触区109中的氮化硅膜110采用第二抗蚀剂图形111用腐蚀操作来除去。
这样，在形成电容器的工序中，第八实施例只需要二个形成抗蚀剂图形的步骤(使用光掩模CW和C2)，而常规制造方法在形成作为电容器下电极的N+多晶硅膜105和形成电容器下电极接触区109之间需要三个形成抗蚀剂图形的步骤(使用光掩模C1、C2和CW)。因此，比之现有技术，制造半导体器件所要求的步骤可以减少，故制造成本也得以降低。
而且，由于氮化硅膜110只留在电容器上电极113上，又由于在沉积铝之前对SiO2膜进行了湿法腐蚀，在电容器下电极接触区109中不会产生氮化硅膜110的悬空和垂直突起问题，以致在第八实施例中从不发生铝线断裂问题。(第九实施例)
以下参照图46A-46C来描述本发明第九实施例半导体器件的制造方法。
与第八实施例相似，在N+多晶硅膜105上沉积厚度为500nm的CVD-SiO2膜106。再如图46A所示，在CVD-SiO2膜106上形成第一抗蚀剂图形107。用第一抗蚀剂图形107作为掩膜，对CVD-SiO2膜106进行各向异性干法腐蚀以便选择性地除去CVD-SiO2膜106，从而单独形成用作第一开孔的电容器隔离膜生成区108。
然后如图46B所示，用热氮化方法，在作为第一开孔的电容器隔离膜生成区108的底部，形成厚度为50nm的氮化硅膜110。再在CVD-SiO2膜106和氮化硅膜110上形成第二抗蚀剂图形111，其中只露出对应于电容器下电极接触区109的那部分。之后用第二抗蚀剂图形111作为掩模，对CVD-SiO2膜106进行干法腐蚀，从而形成电容器下电极的接触孔112。
接着如图46C所示，使用常规铝布线工艺来形成电容器上电极113和下电极114，从而完成整个电容器。(第十实施例)
以下参照图47A-47E来描述本发明第十实施例半导体器件的制造方法。
如图47A所示，在60KeV和1×1015/cm2条件下，用离子注入法将砷注入到电阻率譬如为10-20Ωcm的P型半导体衬底101中。再在900℃温度下对半导体衬底101进行约30分钟的热处理，从而形成N+埋层102和电阻率约为1Ωcm而厚度约为2.5μm的N-外延层103。之后用譬如氮化硅膜(未示出)进行选择性氧化，从而形成厚度为600nm的热氧化膜104。然后在热氧化膜104上沉积厚度为400nm的CVD多晶硅膜，使CVD多晶硅膜图形化。接着在40KeV和8×1015/cm2条件下，用离子注入法将砷注入到CVD多晶硅膜中，再在900℃温度下热处理约30分钟，从而形成用作电容器下电极区的N+多晶硅膜105。
然后如图47B所示，沉积50nm厚的氮化硅膜110。用作第一隔离膜亦即电容器隔离膜，并在氮化硅膜110上沉积500nm厚的CVD-SiO2膜106用作第二隔离膜。之后，在CVD-SiO2膜106上形成第一抗蚀剂图形107(光掩模CW)。接着，用第一抗蚀剂图形107作为掩模，对CVD-SiO2膜106进行各向异性干法腐蚀以便选择性地除去CVD-SiO2膜106，从而暴露出处于作为第一开孔的电容器隔离膜生成区108中的和作为第二开孔的电容器下电极接触区109中的氮化硅膜110。
之后如图47C所示，在留有氮化硅膜110的区域中形成第二抗蚀剂图形111(光掩模C2)。
然后如图47D所示，用第二抗蚀剂图形111作为掩模，对氮化硅膜110进行干法腐蚀以便除去对应于电容器下电极接触区109底部的那部分氮化硅膜110，从而形成电容器下电极的接触孔112。
接着如图47E所示，用铝常规布线工艺来形成电容器上电极113和下电极114，这就完成了整个电容器。此外，双极晶体管可用常规方法与电容器同时制作。
如上所述，第十实施例的特征是：电容器隔离膜生成区108和电容器下电极接触区109采用第一抗蚀剂图形107来进行腐蚀，以便暴露出氮化硅膜110，并采用第二抗蚀剂图形111，通过腐蚀除去对应于电容器下电极接触区109底部的氮化硅膜110来露出电容器下电极接触孔112。
这样，在电容器形成工艺中，第十实施例只需要二个形成抗蚀剂图形的步骤(使用光掩模CW和C2)。而常规制造方法在形成作为电容器下电极的N+多晶硅膜105和形成电容器下电极接触区109之间需要三个形成抗蚀剂图形的步骤(使用光掩模C1、C2和CW)。因此，比之现有技术，制造半导体器件所需要的步骤可以减少，并且制造成本也可降低。
而且，由于在电容器下电极区内未留有氧化硅膜110，在沉积铝之前对SiO2膜进行的湿法腐蚀过程中，在电容器下电极接触区109中不会出现氮化硅膜110的悬空或垂直突起问题，因此，在第十实施例中不会发生铝线断裂问题。(第十一实施例)
以下参照图48A-48C来描述本发明第十一实施例半导体器件的制造方法。
与第十实施例相似，在热氧化膜104上形成N+多晶硅膜105。再如图48A所示，在N+多晶硅膜105的整个表面上沉积厚度为50nm的氮化硅膜110，以此作为第一隔离膜亦即电容器隔离膜。之后，在氮化硅膜110上沉积厚度为500nm的CVD-SiO2膜106，以此作为第二隔离膜。然后在CVD-SiO2膜106上形成第一抗蚀剂图形107，其中只有对应于电容器隔离膜生成区108的那部分敞开。然后用第一抗蚀剂图形107作为掩模，对CVD-SiO2膜106进行腐蚀，从而形成电容器隔离膜生成区108、作为第一开孔。
接着如图48B所示，用第二抗蚀剂图形111(其中只有对应于电容器下电极接触区109的那部分敞开)对CVD-SiO2膜106进行腐蚀，从而形成电容器下电极接触孔112，作为第二开孔。
然后如图48C所示，用常规铝布线工艺来形成电容器上电极113和下电极114，这就完成了整个电容器。此外，双极晶体管可用常规方法与电容器同时制作。(第十二实施例)
以下参照图49A-49E来描述本发明第12实施例半导体器件的制造方法。
如图49A所示，在60KeV和1×1015/cm2条件下，用离子注入法将砷注入电阻率例如为10-20Ωcm的P型半导体衬底101中。再在900℃温度下对半导体衬底101进行约30分钟的热处理，从而形成N+埋层102，而N-外延层103的电阻率约为1Ωcm，厚度约为2.5μm。之后用譬如氮化硅膜(未示出)进行选择性氧化，从而形成厚度为600nm的热氧化膜104。然后在热氧化层104上沉积厚度为400nm的CVD多晶硅膜，使CVD多晶硅膜图形化。接着在40KeV和8×1015/cm2条件下，用离子注入法将砷引入到CVD多晶硅膜中，再在900℃热处理约30分钟，从而形成作为电容器下电极区的N+多晶硅膜105。
然后如图49B所示，在N+多晶硅膜105上沉积500nm厚的CVD-SiO2膜106，作为第一隔离膜，再在CVD-SiO2膜106上沉积50nm厚的第一氮化硅膜120，作为第二隔离膜。接着用第一抗蚀剂图形107(光掩模CW)为掩膜进行各向异性干法腐蚀以便除去第一氮化硅膜120和CVD-SiO2膜106，从而形成电容器隔离膜生成区108即第一开孔，和电容器下电极接触区109即第二开孔。
然后如图49C所示，沉积50nm厚的第二氮化硅膜110，作为第三隔离膜亦即电容器隔离膜。之后，在留有第二氮化硅膜110的区域亦即电容器隔离膜生成区108中，形成第二抗蚀剂图形111(光掩模C2)。
接着如图49D所示，用第二抗蚀剂图形111作为掩模，对第二氮化硅膜110进行各向异性干法腐蚀，从而形成电容器下电极接触孔112，作为第二开孔。此时，由于第一氮化硅膜120和第二氮化硅膜110沉积在CVD-SiO2膜上，沉积其上的氮化硅总厚度其达100nm。因此，即便接触孔112已由各向异性腐蚀形成，第一氮化硅膜120仍保留在CVD-SiO2膜106上。另一方面，第一氮化硅膜120也保留在第二抗蚀剂图形111之下、电容器下电极接触区109的侧壁上。
然后如图49E所示，用铝常规布线工艺来形成电容器上电极113和下电极114，这就完成了整个电容器。此外，双极晶体管可用常规方法与电容器同时制作。
如上所述，第十二实施例的特征是：在作为电容器隔离膜的第二氮化硅膜110沉积在CVD-SiO2膜106上之后，电容器隔离膜生成区108和电容器下电极接触区109采用第一抗蚀剂图形107由腐蚀操作同时形成，并且采用第二抗蚀剂图形111由腐蚀操作使第二氮化硅膜110留在电容器下电极接触区的侧壁上和CVD-SiO2膜106上。
于是，在电容器的形成工艺中，第十二实施例只需要二个形成抗蚀剂图形的步骤(使用光掩模CW和C2)，而常规制造方法在形成作为电容器下电极的N+多晶硅膜105和形成电容器下电极接触区109之间，需要三个形成抗蚀剂图形的步骤(使用光掩模C1、C2和CW)。因此，比之现有技术，制造半导体器件所需的步骤可以减少并且制造成本也可以降低。
而且，在第十二实施例中，第一和第二氮化硅膜120和110留在电容器下电极接触区109以外的地方，使得在CVD-SiO2膜106和留在电容器下电极接触区109的侧壁上的第二氮化硅膜110之间不会产生由氮化硅悬空引起的平面差别之类的现象。因此，可获得无断裂、无短路的铝布线。

Claims (4)

1.一种制造的半导体器件的方法，该器件含有一个P型发射极层、一个N型基极层、一个P型收集极层、一个P型收集极接触层以及一个氧化物隔离层，其特征在于包含下列步骤：
步骤(1)在一个P型衬底的表面上形成一个氮化物膜，使氮化物膜覆盖住形成在所述半导体衬底内的有源区；
步骤(2)用所述氮化物膜作为掩模，选择性地氧化所述有源区以外的区域，以形成所述氧化物隔离层；
步骤(3)在所述半导体衬底上形成一个有特定结构的下层膜和一个上层抗蚀剂图形，并用所述下层膜和上层抗蚀剂图形作为掩模，形成所述P型收集极层，使所述P型收集极层至少有一部分与上述氧化隔离层相接触；
步骤(4)采用所述氧化物隔离层和下层膜作为掩模，在所述P型收集极层至少有一部分与所述氧化物隔离层相接触的区域内，形成一个收集接触-基极间防止漏电层，以防止在所述P型收集极接触层和所述N型基极层之间产生漏电流，所述收集极接触-基极间防止漏电层的杂质浓度高于所述P型收集极层的杂质浓度；
步骤(5)在所述P型收集极层表面侧不存在所述P型收集极接触层的区域内，形成所述N型基极层；以及
步骤(6)在所述P型收集极层的表面区域内形成所述P型收集极接触层，同时在所述N型基极层的表面侧形成所述P型发射极层。
2.根据权利要求1所述的制造半导体器件的方法，其中，在步骤(5)中形成的N型基极层的深度大于在所述步骤(4)中形成在所述N型基极层内的收集极接触-基极间防止漏电层的深度。
3.根据权利要求1所述的制造半导体器件的方法，其中，所述步骤(4)包括：在形成所述收集极接触-基极间防止漏电层的同时，用所述下层膜作掩模，在所述半导体衬底与N沟MOS晶体管的氧化物隔离层相接触的区域内，形成一个P型沟道限制层。
4.根据权利要求1所述的制造半导体器件的方法，其中，所述步骤(4)包括：在形成所述收集极接触-基极间防止漏电层的同时，用所述下层膜作掩模，在形成于所述半导体衬底上的纵向NPN双极晶体管收集极层介于将要形成NPN双极晶体管的所述P型基极层的区域和将要形成NPN双极晶体管的所述氧化物隔离层的区域之间的那部分内，形成一个发射极-收集极间P型防止漏电层，以防止在NPN双极晶体管的所述N型发射极层和所述N型收集极层之间产生漏电流。
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