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KR940018967A - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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KR940018967A KR1019940001626A KR19940001626A KR940018967A KR 940018967 A KR940018967 A KR 940018967A KR 1019940001626 A KR1019940001626 A KR 1019940001626A KR 19940001626 A KR19940001626 A KR 19940001626A KR 940018967 A KR940018967 A KR 940018967A
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마모루 시노하라
다까유끼 고미
도모다까 후지사와
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오가 노리오
소니 가부시기가이샤
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Abstract

본 발명의 반도체장치는 산화막상에 형성된 제1의 전도막과, 상기 제1의 전도막의 최소한 일부상에 형성된 제2의 전도막과, 이 제2의 전도막상의 절연막과, 이 절연막상에 형성된 제3의 전도막으로 이루어지는 MIS구조, 및 상기 제1의 전도막에 형성된 최소한 하나의 전극의 인출부를 구비한다. 또한, 본 발명의 반도체장치는 하부전극으로서 반도체기판 중의 제1의 도전형의 확산층을 가지는 MIS 커패시터를 구비하고, 이 제1의 도전형의 확산층인 하부전극을 반대의 도전형의 확산층으로 분리하고, 다시 이 반대의 도전형의 확산층을 제1의 도전형의 분리용 확산층으로 분리하고, 접지하는 구성으로 한 것이다. 또한, 본 발명의 BiCMOS 반도체장치는 저항과, 에미터형성을 위한 불순물원과, 동일층의 도전체에 의해 형성되어 있는 바이폴라트랜지스터용 에미터전극으로 이루어지고, 저항의 전극취출영역 및 MOS 트랜지스터의 게이터를 이루고 있는 도전체막과 동일층의 도전체막이 존재한다. 또한, 상기 반도체장치의 제조방법을 제공한다.

Description

반도체장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제10도는 본 발명의 실시예 1의 BiCMOS 장치의 MIS 커패시터의 단면도, 제11A도~제11E도는 본 발명의 실시예 1의 BiCMOS 장치의 MIS 커패시터의 제조공정도.

Claims (30)

  1. 산화막상에 형성된 제1의 전도막(電導膜)과, 상기 제1의 전도막의 최소한 일부상에 형성된 제2의 전도막과, 이 제2의 전도막상의 절연막과, 이 절연막상에 형성된 제3의 전도막으로 이루어지는 MIS 구조, 및 상기 제1의 전도막에 형성된 최소한 하나의 전극의 인출부를 구비하는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 반도체장치가 BiCMOS이며, 상기 제1의 전도막이 게이트영역을 겸하는 제1폴리실리콘막으로 이루어지며, 상기 제2의 전도막이 에미터영역을 겸하는 제2폴리실리콘막으로 이루어지는 것을 특징으로 하는 반도체장치.
  3. 실리콘막상에 산화막을 형성하는 공정과, 상기 산화막상에 제1도전재료를 퇴적시킨 후, 소정의 패턴을 가지는 제1의 전도막을 형성하는 공정과, 전체면에 제1의 절연막을 형성한 후, 제1의 절연막의 일부에 개구를 형성하는 공정과, 상기 개구에 제2의 전도막을 형성하는 공정과, 전체면에 MIS 커패시터의 절연재로서 작용하는 제2의 절연막을 형성한 후, 이 제2의 절연막상에 제3의 절연막을 형성하는 공정과, 상기 제1의 전도막상의 상기 제3의 절연막, 제2의 절연막 및 제1의 절연막을 순차 제거하여 콘택트홀을 형성하는 공정과, 상기 제2의 절연막 위쪽의 제3의 절연막을 제거하는 공정과, 전체면에 제3도전재료를 퇴적시킨 후, 소정의 패턴을 가지는 제3의 전도막을 형성하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 하부전극으로서 반도체기판중의 제1의 도전형의 확산층을 가지는 커패시터를 구비한 반도체장치에 있어서, 이 제1의 도전형의 확산층인 하부전극을 하부전극을 이루는 확산층의 반대의 도전형의 확산층으로 분리하고, 다시 이 반대의 도전형의 확산층을 제1의 도전형의 분리용 확산층으로 분리하고, 당해 제1의 도전형의 분리용 확산층을 접지하는 구성으로 한 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 상기 하부전극을 이루는 제1의 도전형 확산층이 NPN 트랜지스터의 P형 그라프트베이스이며, 상기 반대의 도전형의 확산층이 N형 에피텍셜층이며, 상기 제1의 도전형의 분리용 확산층이 P형 매입층 및 P형 아이솔레이션층 또는 P형 아이솔레이션층 단층인 것을 특징으로 하는 반도체장치.
  6. 제4항에 있어서, 상기 하부전극을 이루는 제1의 도전형의 확산층이 PMOS의 트랜지스터의 P형 소스, 드레인이며, 상기 반대의 도전형의 확산층이 PMOS 트랜지스터의 N형 웰층이며, 상기 제1의 도전형의 분리용 확산층이 P형 매입층 및 NMOS 트랜지스터의 P형 웰층 또는 P형 아이솔레이션층 단층인 것을 특징으로 하는 반도체장치.
  7. 제4항에 있어서, 상기 하부전극을 이루는 제1의 도전형의 확산층이 NPN 트랜지스터의 N형 에미터이며, 상기 반대의 도전형의 확산층이 NMOS 트랜지스터의 P형 웰층이며, 상기 제1의 도전형의 분리용 확산층이 NPN트랜지스터의 N형 매입층 및 PMOS 트랜지스터의 N형 웰층인 것을 특징으로 하는 반도체장치.
  8. 반도체기판상에 절연막을 형성하는 공정과, 제1의 전도막을 형성하는 공정과, 상기 절연막 및 제1의 전도막의 적층구조를 가공하는 공정과, 유전막(誘電膜)을 형성하는 공정과, 제2의 전도막을 형성하는 공정과, 상기 절연막 및 제1, 제2의 전도막의 적층구조를 가공하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 반도체기판상에 절연막을 형성하는 공정과, 제1의 전도막을 형성하는 공정과, 상기 절연막 및 제1의 전도막의 적층구조를 가공하는 공정과, 유전막을 형성하는 공정과, 제2의 전도막을 형성하는 공정과, 상기 절연막 및 제1, 제2의 전도막의 적층구조를 가공하는 공정과, 절연막을 형성하는 공정과, 이 절연막을 개구함으로써 배선콘택트홀을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제8항에 있어서, 상기 반도체장치가 MOS 트랜지스터를 가지는 반도체 장치이며, 상기 절연막을 MOS 트랜지스터의 게이트절연막과 동시에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제8항에 있어서, 상기 반도체장치가 MOS 트랜지스터를 가지는 반도체장치이며, 상기 전도막을 MOS 트랜지스터의 게이트전극과 동시에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제8항에 있어서, 상기 반도체장치가 MOS 트랜지스터를 가지는 반도체장치이며, 상기 전도막을 폴리실리콘막 또는 폴리실리콘을 포함하는 적층막으로 한 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제8항에 있어서, 상기 반도체장치가 바이폴라트랜지스터와 MOS 트랜지스터를 구비한 반도체장치인 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제1의 절연막상에 제1의 전도막을 형성하는 공정과, 상기 제1의 전도막을 가공하는 공정과, 제2의 절연막을 형성하는 공정과, 제1의 전도막상의 제2의 절연막에 개구부를 배설하는 공정과, 유전막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제1의 절연막상에 제1의 전도막을 형성하는 공정과, 상기 제1의 전도막을 가공하는 공정과, 제2의 절연막을 형성하는 공정과, 제1의 전도막상의 제2의 절연막에 개구부를 배설하는 공정과, 유전막을 형성하는 공정과, 제2의 전도막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제1의 절연막상에 제1의 전도막을 형성하는 공정과, 상기 제1의 전도막을 가공하는 공정과, 제2의 절연막을 형성하는 공정과, 제1의 전도막상의 제2의 절연막에 개구부를 배설하는 공정과, 제2의 전도막을 형성하는 공정과, 유전막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제1의 절연막상에 제1의 전도막을 형성하는 공정과, 상기 제1의 전도막을 가공하는 공정과, 제2의 절연막을 형성하는 공정과, 제1의 전도막상의 제2의 절연막에 개구부를 배설하는 공정과, 제2의 전도막을 형성하는 공정과, 상기 제2의 전도막의 표면을 평탄화하는 공정과, 유전막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제1의 절연막상에 제1의 전도막을 형성하는 공정과, 상기 제1의 전도막을 가공하는 공정과, 제2의 절연막을 형성하는 공정과, 제1의 전도막상의 제2의 절연막에 개구부를 배설하는 공정과, 제2의 전도막을 형성하는 공정과, 유전막을 형성하는 공정과, 제3의 전도막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제1의 절연막상에 제1의 전도막을 형성하는 공정과, 상기 제1의 전도막을 가공하는 공정과, 제2의 절연막을 형성하는 공정과, 제1의 전도막상의 제2의 절연막에 개구부를 배설하는 공정과, 제2의 전도막을 형성하는 공정과, 상기 제2의 전도막의 표면을 평탄화하는 공정과, 유전막을 형성하는 공정과, 제3의 전도막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제14항에 있어서, 제1의 전도막 또는 제2, 제3의 전도막의 최소한 한쪽을 MOS트랜지스터의 게이트 전극과 동시에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제14항에 있어서, 제1의 전도막 또는 제2, 제3의 전도막의 최소한 한쪽을 바이폴라트랜지스터의 베이스전극과 동시에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  22. 제14항에 있어서, 제1의 전도막 또는 제2, 3의 전도막의 최소한 한쪽을 바이폴라트랜지스터의 에미터전극과 동시에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 제14항에 있어서, 제1의 전도막 또는 제2, 제3의 전도막의 최소한 한쪽을 폴리실리콘막 또는 폴리실리콘을 포함하는 적층막으로 한 것을 특징으로 하는 반도체장치의 제조방법.
  24. 제14항에 있어서, 제1의 전도막 또는 제2, 제3의 전도막의 최소한 한쪽을 아몰퍼스실리콘막 또는 아몰퍼스실리콘을 포함하는 적층막으로 한 것을 특징으로 하는 반도체장치의 제조방법.
  25. 바이폴라트랜지스터와 MOS 트랜지스터와 임의의 도전체막에 의해 형성된 저항으로 이루어지는 BiCMOS형 반도체장치에 있어서, 상기 바이폴라트랜지스터의 에미터형성을 위한 불순물원(不純物源) 및 에미터취출전극을 이루고 있는 상기 임의의 도전체막과 동일층의 도전체에 의해 형성되어 있는 상기 저항의 전극치출영역에, 상기 MOS 트랜지스터의 게이트를 이루고 있는 임의의 도전체막과 동일층의 도전체막이 존재하는 것을 특징으로 하는 BiCMOS형 반도체장치.
  26. 제25항에 있어서, 임의의 도전체가 다결정 실리콘으로 이루어지는 것을 특징으로 하는 BiCMOS형 반도체장치.
  27. 제25항에 있어서, 임의의 도전체가 금속으로 이루어지는 것을 특징으로 하는 BiCMOS형 반도체장치.
  28. 제25항에 있어서, 임의의 도전체가 다결정 실리콘과 금속의 합금물질로 이루어지는 것을 특징으로 하는 BiCMOS형 반도체장치.
  29. 제25항에 있어서, 저항을 이루고 있는 도전체막이 고저항체이며, MOS트랜지스터의 게이트를 이루고 있는 도전체막이 저저항체인 것을 특징으로 하는 BiCMOS형 반도체장치.
  30. 바이폴라트랜지스터, MOS트랜지스터 및 임의의 도전체막으로 형성된 저항을 가지는 BiCMOS형 반도체장치의 제조방법으로서, 반도체기판의 MOS트랜지스터를 형성할 영역의 게이트절연막상과, 저항의 전극취출을 형성할 영역의 기판표면상에 제1의 전도막을 형성하는 공정과, 상기 기판표면상에 절연막을 형성하는 공정과, 바이폴라트랜지스터의 에미터 및 상기 저항을 형성할 영역의 상기 절연막을 제거하는 공정과, 상기 바이폴라트랜지스터의 에미터를 형성할 영역의 상기 절연막의 개공영역을 포함하는 임의의 영역과, 상기 저항을 형성할 영역과, 전극취출을 형성할 영역에 제2의 전도막을 형성하는 공정을 가지는 것을 특징으로 하는 BiCMOS형 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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