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CN102484073B - 半导体装置的制造方法以及半导体装置 - Google Patents

半导体装置的制造方法以及半导体装置 Download PDF

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CN102484073B CN201080021483.3A CN201080021483A CN102484073B CN 102484073 B CN102484073 B CN 102484073B CN 201080021483 A CN201080021483 A CN 201080021483A CN 102484073 B CN102484073 B CN 102484073B
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Abstract

屏蔽氧化膜在n-漂移层(2)上形成，并且氮化膜在屏蔽氧化膜上形成，该n-漂移层(2)设置在n型低电阻层(1)的前侧。使用第一掩模来光蚀刻氮化膜，并且由此形成氮化屏蔽膜(61)。浓度比n-漂移层高的n型杂质离子经由氮化屏蔽膜(61)从半导体衬底的前侧植入并进行热扩散，并且由此形成n对层(7)。去除屏蔽氧化膜。形成栅氧化膜(3a)。栅电极(9)在栅氧化膜(3a)上形成。使用栅电极(9)和氮化屏蔽膜(61)作为掩模从半导体衬底的前侧植入p型杂质离子，并且由此形成p-阱区(10)。使用栅电极(9)和氮化屏蔽膜(61)作为掩模从半导体衬底的前侧植入n型杂质离子，并且由此形成n源区(11)。

Description

半导体装置的制造方法以及半导体装置
本发明涉及诸如MOSFET(金属氧化物半导体场效应晶体管)或IGBT(绝缘栅双极晶体管)之类的垂直功率半导体的制造方法和半导体装置。
[背景技术]
一般而言，半导体器件被分类为具有在半导体衬底一侧形成的电极的水平器件、或具有半导体衬底两侧上的电极的垂直器件。在垂直半导体器件中，在器件导通时漂移电流流动的方向和在器件截止时反向偏压所引起的耗尽层的扩展方向相同。
在本文中开头处用“n”或“p”表示的半导体是指电子或空穴为半导体的多数载流子。附加到“n”或“p”的“+”或“-”(像“n+”和“n-”)表示相对于未附加的半导体杂质浓度相对更高的浓度或相对更低的浓度。
图92是常规平面n沟道MOSFET的有源部分的截面图。如图92所示，常规平面n沟道垂直MOSFET 110具有设置在n型低电阻层1上的n-漂移层2。在n-漂移层2的表面层中，设置p-阱区10。在p-阱区10的表面层中，选择性地设置n源区11。在p-阱区10的表面层中的n源区11之间，p型高浓度区13设置在p-阱区10中的被n源区11和n-漂移层2夹在中间的区域上，经由栅绝缘膜3a设置栅电极9。层间绝缘膜12被设置成覆盖栅电极9。源电极14被设置成接触n源区11和p型高浓度区13。源电极14通过层间绝缘膜12与栅电极9绝缘。保护膜15设置在源电极14上。漏电极16设置在n型低电阻层1的后侧。在常规平面n沟道MOSFET中，n对层可设置在n-漂移层2的表面层中。
将描述常规平面n沟道MOSFET的制造工艺。图93到99是用于顺序地解释常规平面n沟道MOSFET的制造工艺的示图。如图93所示，对于常规平面n沟道MOSFET，首先通过例如n型低电阻层1前侧的外延生长来形成n-漂移层2。具有在n型低电阻层1前侧形成的n-漂移层2的半导体衬底被称为“半导体衬底”。栅绝缘膜3a在n-漂移层2上形成。导电多晶硅8沉积在栅 绝缘膜3a上。可通过将硼离子植入n-漂移层2的表面来形成n对层。
如图94所示，使用未示出的且通过用抗蚀剂膜的图案形成所形成的第一掩模来蚀刻栅绝缘膜3a和多晶硅8，并且由此形成栅电极9。在去除第一掩模之后，使用栅电极9作为掩模，将杂质离子植入具有露出的n-漂移层2的区域，并且由此形成p-阱区10。
如图95所示，将杂质离子植入通过用抗蚀剂膜的图案形成所形成的第二掩模81的开口82，并且由此p型高浓度区13在p-阱区10的表面层中形成。第二掩模81被形成为开口82的边缘距栅电极9约为0.5到2.0微米。如图96所示，去除第二掩模81。
如图97所示，通过用抗蚀剂膜的图案形成来形成第三掩模83且使用栅电极9和第三掩模83作为掩模来进行离子植入，并且由此在p型高浓度区13的表面层中选择性地形成n源层11。如图98所示，去除第三掩模83。
此时，沿被p-阱区10的n源区11和n-漂移层2夹在中间的区域的长侧的表面为沟道区。沟道区为在高于或等于阈值电压的栅电压被施加至栅电极9时在p-阱区10的表面层中形成的反型层的区域。
从半导体衬底的前侧沉积绝缘层12。使用未示出的且通过用抗蚀剂膜的图案形成所形成的第四掩模，选择性地去除绝缘膜12而不露出栅电极9，并且由此形成开口85。因此，在开口85中，露出p型高浓度区13和n源区11。
如图99所示，形成源电极(Al-Si)14来共同接触开口85中的p型高浓度区13和n源区11。保护膜15在源电极14上形成并且漏电极16在半导体衬底的后侧形成。由此，完成平面n沟道MOSFET。
然而，根据常规平面n沟道MOSFET的制造方法，在每个离子植入过程(session)中使用一个掩模。因此，为了制造平面n沟道MOSFET，需要总计四个掩模、即第一到第四掩模。如所描述的，当进行掩模的许多图案形成过程时，工艺数量变大，并且因此制造的成本变高。当使用掩模的过程数量大时，对准的精度降低，并且因此器件之间变化的必须增加。因此，更精细的处理变得困难。在使用第一掩模形成栅电极和形成层间绝缘膜之间进行两次热处理，并且因此将负载施加至栅膜。
为了解决这些问题，已提出了一种在形成水平半导体器件时使用相同掩模来形成源区和漏区的方法(参见例如，专利文献1)。水平半导体器件的源区和漏区：都在半导体衬底的前侧形成；电导率相同；具有相同杂质浓度；并且 因此可同时形成。然而，在垂直半导体器件中，在半导体衬底的两侧彼此分离地形成源区和漏区。因此，该方法不能应用于垂直半导体器件。
由此，对于垂直半导体器件，已提出了一种在形成栅电极9之后使用相同氮化膜(Si3N4)掩模来形成p-阱区10和n源区11的方法(参见例如，专利文献2)。根据该方法，为了在形成n源区11之后形成p型高浓度区13时形成LOCOS(硅的局部氧化)氧化膜以用作掩模，使用氮化膜掩模来进行选择性氧化，并且由此厚的氧化膜在半导体衬底的前侧没有形成氮化膜掩模的区域中形成。进行对该氧化膜的图案化，并且由此形成LOCOS氧化膜以用作掩模。
将描述常规平面n沟道MOSFET的耐压结构部分。将描述一种保护环技术，该保护环技术是半导体装置的耐压结构技术之一。图100是用于解释常规平面n沟道MOSFET的耐压结构部分的截面结构的示图。图101是用于详细解释常规平面n沟道MOSFET的耐压结构部分210的有源部分附近211的截面结构的示图。如图100所示，常规平面n沟道MOSFET的耐压结构部分210设置在有源部分110的外边缘上。耐压结构部分210在n-漂移层2的表面层中设置有环状p-区10b，以使p-区10b包围p-阱区10。p-区10b连接到p-阱区10。p区-10b的杂质浓度比p-阱区10的杂质浓度低。p-区10b的扩散深度比p-阱区10的扩散深度深。p保护环10c被设置成环状以包围p-区10b。p保护环10c的一端连接到p-区10b的一个边缘。p保护环10c的杂质浓度与p-区10b的杂质浓度相等。p保护环10c的扩散深度与p-区10b的扩散深度相等(参见例如，专利文献3)。通过采用半导体装置配置来设置耐压结构，该半导体装置配置通过结合RESURF(降低的表面电场)结构和保护环(场限制环)结构来形成，而无需使用在低温下降低电导率的任何场板，如专利文献3中所描述的技术。
如图101所示，有源部分110的外边缘在p-阱区10的表面层中选择性地设置有p型高浓度区13。栅电极9经由栅绝缘膜3a设置在被p-阱区10的p型高浓度区13和n-漂移层2夹在中间的区域上。有源部分110的外边缘上的其他配置与图92所示的半导体装置的有源部分110的那些配置相同。
p保护环10c的表面层选择性地设置有p-阱区10。场板电极9a被选择性地设置成穿过p-区10b和p保护环10c上的绝缘膜25。设置绝缘膜25的开口。开口使为p保护环10c的表面层设置的p-阱区10露出。层间绝缘膜19选择性地设置在场板电极9a的表面上，以使每个场板电极9a的一部分露出。金属膜14a被设置成接触场板电极9a和在绝缘膜25的开口中露出的p-阱区10。保护 膜15设置在源电极14和金属膜14a上。漏电极16设置在n型低电阻层1的后侧。
在未示出的具有常规平面n沟道MOSFET的有源部分和耐压结构部分的芯片的平面结构中，有源部分110设置在芯片的中心部分中，并且耐压结构部分210设置在有源部分110的外周边上。耐压结构部分210(参见图100)的p终止区77、p接触区73和接触开口76设置在耐压结构部分的整个周边上以包围芯片的外周边上的p保护环10c。
将描述常规平面n沟道MOSFET的保护环的制造工艺。图102到110是用于顺序地解释常规平面n沟道MOSFET的保护环的制造工艺的示图。如图102所示，对于常规平面n沟道MOSFET的耐压结构部分，绝缘膜24在半导体衬底上形成，在其上通过例如在n型低电阻层1的前侧的外延生长来形成n-漂移层2。如图103所示，使用未示出的且通过用使用光掩模的抗蚀剂膜的图案形成所形成的第六掩模来蚀刻绝缘膜24，并且由此选择性地露出n-漂移层2的表面。
使用绝缘膜24作为掩模，将杂质离子植入具有露出的n-漂移层2的区域，并且由此形成p-区10b和p保护环10c。如图104所示，使绝缘膜24保留原样，氧化半导体衬底的整个外面，并且由此形成绝缘膜25。如图105所示，使用未示出的且通过用使用光掩模的抗蚀剂膜的图案形成所形成的第七掩模来蚀刻绝缘膜25，并且由此选择性地露出n-漂移层2的表面和p保护环10c的表面的一部分。
如图106所示，栅绝缘膜3a在半导体衬底的前侧形成，并且导电多晶硅8沉积在栅绝缘膜3a上。如图107所示，使用未示出的且通过用使用光掩模的抗蚀剂膜的图案形成所形成的第八掩模来蚀刻栅绝缘膜3a和多晶硅8，并且由此形成栅电极9和场板电极9a。在去除第八掩模之后，使用栅电极9和绝缘膜25作为掩模，将杂质离子植入具有露出的n-漂移层2的区域，并且由此形成p-阱区10。同时，使用栅电极9和场板电极9a作为掩模，将杂质离子植入具有露出的p保护环10c的区域，并且由此形成p-阱区10。
如图108所示，将杂质离子植入通过用使用光掩模的抗蚀剂膜的图案形成所形成的第九掩模301的开口86，并且由此p型高浓度区13在p-阱区10的表面层中形成。此时，第九掩模301被形成为开口86的边缘距栅电极9约为0.5到2.0微米。
如图109所示，去除第九掩模301，并且从半导体衬底的前侧沉积绝缘膜。使用未示出的并且通过用使用光掩模的抗蚀剂膜的图案形成所形成的第十掩模，选择性地去除绝缘膜，以致不露出栅电极9并且部分地露出场板电极9a，并且由此形成开口87和88。由此，形成绝缘膜12来覆盖栅电极9并且绝缘膜19被形成为使场板电极9a部分地露出。在开口87中露出p型高浓度区13，并且在开口88中露出p-阱区10。
如图110所示，形成源电极(Al-Si)14以在开口87中经由p型高浓度区13电连接到p-阱区10。形成金属膜(Al-Si)14a来接触开口88中的p-阱区10。保护膜15在源电极14和金属膜14a上形成并且漏电极16在半导体衬底的后侧形成，并且由此完成如图101所示的平面n沟道MOSFET的保护环。
[引用列表]
[专利文献]
[专利文献1]
日本专利特开No.H1-289168
[专利文献2]
日本专利特开No.H1-105578
[专利文献3]
日本专利特开No.2009-38356
[发明概述]
[技术问题]
然而，在专利文献2的技术中，出现的问题在于，n源区的顶面的电阻通过在形成LOCOS氧化膜时进行氧化来增加，该LOCOS氧化膜用作掩模来形成p型高浓度区。因为该氧化在形成栅电极9之后进行，所以氧化栅电极9本身。另外，氧化栅绝缘膜的下部，并且由此栅电极变厚且产生鸟喙。因此，另一个出现的问题在于，MOSFET的阈值的可控性降低。
根据专利文献3的技术，耐压结构部分中的p保护环10c的杂质浓度比有源部分中的p-阱区10的杂质浓度低。因此，形成p-阱区10和形成p保护环10c的离子植入必须彼此分离地进行。因此，另一个出现的问题在于，制造成本增加。在此情况下，例如，当使用用于形成有源部分的p-阱区10的约为1x1014 的通常杂质量来同时进行p保护环10c的离子植入时，p保护环10c基本上未被耗尽。因此，p保护环10c的边缘的长度必须延伸，并且因此芯片尺寸增大。因此，另一个出现的问题在于，制造成本增加。
根据常规平面n沟道MOSFET的保护环的制造方法(参见图102到110)，在一个离子植入过程中使用一个掩模，类似于有源部分的制造(参见图93到99)。因此，如所描述的，当使用总计五个掩模、即第六到第十掩模时，还需要五个光掩模用于露出具有图案的掩模。在诸如通过图案化形成进入源电极14的金属膜和金属膜14a来分离电极的工艺以及使线接触保护膜所覆盖的电极之类的工艺中还需要光掩模。如所描述的，类似于有源部分的制造中出现的问题，出现的问题在于，制造成本因工艺数量的增加而增加，并且在于，图案露出过程中所引起的掩模对准错误因大量的过程各自使用光掩模而复杂化，并且因此对准精度降低，并且因此器件之间的变化公差必须增加。
为了解决与常规技术相关联的以上问题，本发明的目的在于，提供一种半导体装置的制造方法以及一种能够控制制造成本并减少制造变化的半导体装置。本发明的另一个目的在于，提供一种半导体装置的制造方法以及一种能够有助于更精细地处理半导体装置的半导体装置。
[问题的解决方案]
为了解决与常规技术相关联的问题，根据如权利要求1所述的本发明的一种半导体装置制造方法包括：在第一导电率的第一半导体区前侧的表面层中选择性地形成屏蔽膜；经由第一绝缘膜在第一半导体区上形成与屏蔽膜间隔开的控制电极；使用屏蔽膜和控制电极作为掩模在第一半导体区的表面层中形成第二导电率的第二半导体区，并且再次使用屏蔽膜和控制电极作为掩模在第二半导体区的表面层中形成第三半导体区；形成第二绝缘膜来覆盖控制电极并且去除屏蔽膜；形成与第三半导体区接触并且通过第二绝缘膜与控制电极绝缘的第一电极；以及在第一半导体区的后侧形成第二电极。控制电极经由第一绝缘膜在第二半导体区的表面上形成，第二半导体区被第一半导体区和第三半导体区夹在中间。
根据基于权利要求1的制造方法的权利要求2所述的本发明的半导体装置制造方法，还包括：通过经由屏蔽膜植入杂质浓度比第一半导体区大的第一导电率的杂质离子、在第一半导体区的表面层中形成第一导电率的对区，该对区 在形成屏蔽膜之后形成。第二半导体区在第一半导体区中的对区的表面层中形成，并且控制电极经由第一绝缘膜在第二半导体区的表面上形成，第二半导体区被第一半导体区中的对区和第三半导体区夹在中间。
根据基于权利要求1的权利要求3所述的本发明的半导体装置制造方法表征为使用氮化膜来形成屏蔽膜。
根据基于权利要求1的权利要求4所述的本发明的半导体装置制造方法表征为使用通过化学气相沉积产生的氧化膜来形成屏蔽膜。
根据基于权利要求1的权利要求5所述的本发明的半导体装置制造方法表征为使用通过热氧化产生的氧化膜来形成屏蔽膜。
根据基于权利要求4的权利要求6所述的本发明的半导体装置制造方法表征为在形成屏蔽膜时，屏蔽膜被形成为屏蔽膜的至少一部分与控制电极紧邻地设置在控制电极下方，以及在去除屏蔽膜时，不去除屏蔽膜的、与控制电极紧邻地设置在控制电极下方的部分。
根据基于权利要求6的权利要求7所述的本发明的半导体装置制造方法表征为在形成屏蔽膜时，屏蔽膜被形成为屏蔽膜的部分与控制电极紧邻地设置在控制电极下方并且未到达第二半导体区的任何边缘。
根据基于权利要求6的权利要求8所述的本发明的半导体装置制造方法表征为在形成屏蔽膜时，屏蔽膜被形成为屏蔽膜的部分与控制电极紧邻地设置在控制电极下方并且到达第二半导体区的边缘。
根据基于权利要求1的权利要求9所述的本发明的半导体装置制造方法还包括：在形成第二绝缘膜和去除屏蔽膜之后，通过使用第二绝缘膜作为掩模从第二半导体区的表面层在杂质离子的近似于加速电压的电压植入第二导电率的杂质离子来穿透第三半导体区，从而形成第二导电率的高浓度区。
根据权利要求10所述的本发明的半导体装置制造方法包括：经由第一绝缘膜在第一导电率的第一半导体区前侧的表面层中形成控制电极，并且形成屏蔽膜以使屏蔽膜和控制电极之间的区域成为用于形成第一导电率的第三半导体区的区域；使用屏蔽膜和控制电极作为掩模在第一半导体区的表面层中形成第二导电率的第二半导体区，并且再次使用屏蔽膜和控制电极作为掩模在第二半导体区的表面层中形成第三半导体区；形成第二绝缘膜来覆盖控制电极并且去除屏蔽膜；形成与第三半导体区接触并且通过第二绝缘膜与控制电极绝缘的第一电极；以及在第一半导体区的后侧形成第二电极。控制电极经由第一绝缘 膜在第二半导体区的表面上形成，第二半导体区被第一半导体区和第三半导体区夹在中间。
根据基于权利要求10的权利要求11所述的本发明的半导体装置制造方法表征为在形成第二绝缘膜和去除屏蔽膜时，屏蔽膜的一部分留在第二绝缘膜上。
根据基于权利要求10的权利要求12所述的本发明的半导体装置制造方法还包括：在形成第二绝缘膜和去除屏蔽膜之后，通过使用第二绝缘膜作为掩模从第二半导体区的表面层在杂质离子的近似于加速电压的电压植入第二导电率的杂质离子来穿透第三半导体区，从而形成第二导电率的高浓度区。
根据基于权利要求9的权利要求13所述的本发明的半导体装置制造方法表征为在形成第二导电率的高浓度区时，使用公共掩模来形成其中第二导电率的高浓度区在第二半导体区的表面上露出的区域和其中第二导电率的高浓度区未在第二半导体区的表面上露出的区域。
根据基于权利要求13的权利要求14所述的本发明的半导体装置制造方法表征为其中第二导电率的高浓度区未在第二半导体区的表面上露出的区域在条状平面结构的每个线部分中的一点处形成，该条状平面结构由其中第二导电率的高浓度区在第二半导体区的表面上露出的区域形成。
根据基于权利要求13的权利要求15所述的本发明的半导体装置制造方法表征为其中第二导电率的高浓度区未在第二半导体区的表面上露出的区域在条状平面结构的每个线部分中的多个点处形成，该条状平面结构由其中第二导电率的高浓度区在第二半导体区的表面上露出的区域形成。
根据基于权利要求13的权利要求16所述的本发明的半导体装置制造方法表征为其中第二导电率的高浓度区未在第二半导体区的表面上露出的区域在条状平面结构的每个线部分中的交错位置处形成，该条状平面结构由其中第二导电率的高浓度区在第二半导体区的表面上露出的区域形成。
根据权利要求17所述的本发明的半导体装置制造方法表征为氮化膜在第一导电率的第一半导体区前侧的表面层上形成。在氮化膜中选择性地形成开口并且在开口中露出表面层。将杂质浓度相对低的第二导电率的杂质离子植入开口，并且由此形成第二导电率的第二半导体区。通过热氧化在开口中形成氧化膜，作为屏蔽膜。去除氮化膜。使用屏蔽膜作为掩模植入杂质浓度比第二半导体区高的第二导电率的杂质离子，并且由此形成第二导电率表面区。在第二半 导体区上，经由第一绝缘膜形成控制电极。使用屏蔽膜和控制电极作为掩模植入第一导电率的杂质离子，并且由此形成第一导电率的第三半导体区。形成第二绝缘膜来覆盖控制电极，并且在去除屏蔽膜之后，形成第一电极来接触第三半导体区并且通过第二绝缘膜与控制电极绝缘。第二电极在第一半导体区的后侧形成。在本文中所使用的表达“杂质浓度高”表示与表达“杂质浓度厚”相同的含义。
根据权利要求18所述的本发明的半导体装置制造方法表征为将杂质浓度比第一半导体区大的第一导电率的杂质离子植入第一导电率的第一半导体区前侧的表面层，并且由此第一导电率的对区在第一半导体区的表面层中形成。氮化膜在整个对区上形成，开口在氮化膜中选择性地形成，并且在开口中露出对区。将杂质浓度相对低的第二导电率的杂质离子植入开口，并且由此形成第二导电率的第二半导体区。通过热氧化在开口中形成氧化膜，作为屏蔽膜。去除氮化膜。使用屏蔽膜作为掩模植入杂质浓度比第二半导体区高的第二导电率的杂质离子，并且由此形成第二导电率表面区。经由第一绝缘膜在第二半导体区和对区上形成控制电极。通过使用屏蔽膜和控制电极作为掩模植入第一导电率的杂质离子来形成第一导电率的第三半导体区。形成第二绝缘膜来覆盖控制电极，并且去除屏蔽膜。形成第一电极来接触第三半导体区并且通过第二绝缘膜与控制电极绝缘。第二电极在第一半导体区的后侧形成。
根据权利要求19所述的本发明的半导体装置制造方法，其中根据权利要求18所述的半导体装置的制造方法所形成的半导体装置的有源部分与包围有源部分的耐压结构部分一起同时形成，该半导体装置制造方法包括：在第一导电率的第一半导体区前侧的表面层中形成绝缘膜掩模；在绝缘膜掩模中形成呈环状或点状的绝缘膜开口来包围有源部分；通过将杂质浓度比第一半导体区大的第一导电率的杂质离子植入绝缘膜开口在第一半导体区的表面层中选择性地形成第一导电率的对区；在绝缘膜掩模和对区上形成氮化膜；在氮化膜中选择性地形成开口并且在开口中露出对区；通过将杂质浓度相对低的第二导电率的杂质离子植入开口来形成第二导电率的第二半导体区以使第二导电率的相邻第二半导体区通过扩展连接起来；通过热氧化在开口中的每一个中形成氧化膜，作为屏蔽膜；去除氮化膜；通过使用绝缘膜掩模和屏蔽膜作为掩模植入杂质浓度比第二半导体区高的第二导电率的杂质离子；经由第一绝缘膜在第二半导体区和屏蔽膜的一部分上形成控制电极；通过使用屏蔽膜和控制电极作为掩 模植入第一导电率的杂质离子来形成第一导电率的第三半导体区，以使控制电极未被覆盖；形成第二绝缘膜来露出控制电极的一部分并且去除屏蔽膜；以及形成与第三半导体区以及第二绝缘膜未覆盖的控制电极的部分接触的的第一电极。
根据基于权利要求17的权利要求20所述的本发明的半导体装置制造方法表征为在耐压结构部分中，在氮化膜中形成的开口的宽度比在权利要求17所述的有源部分中的氮化膜中形成的开口的宽度窄。
根据基于权利要求18的权利要求21所述的本发明的半导体装置制造方法表征为通过在形成第二半导体区时将杂质浓度相对高的第二导电率的杂质离子植入开口来形成第二导电率的高浓度区，该高浓度区在形成第二半导体区之后形成。
根据权利要求22所述的本发明的半导体装置制造方法是一种在第一导电率的第一半导体区前侧的表面层中选择性地形成有第二导电率的第二半导体区的半导体装置的制造方法，其中包围半导体装置的有源部分的耐压结构部分在形成有源部分时同时形成。该方法包括：在第一半导体区前侧的表面层中形成屏蔽膜；形成各自呈环状的多个屏蔽开口来包围屏蔽膜中的有源部分；通过将第二导电率的杂质离子经由屏蔽膜开口植入并扩展到第一半导体区的表面层中来形成包围有源部分的第二导电率的第五半导体区、包围第五半导体区的第二导电率的第六半导体区、以及包围第六半导体区的第二导电率的第七半导体区；在屏蔽开口中露出的第五、第六和第七半导体区的表面层中形成第一局部氧化膜；在形成第一局部氧化膜之后选择性地去除屏蔽膜；在屏蔽膜和第一局部氧化膜之间露出的第五、第六和第七半导体区的表面层中形成第二局部氧化膜；在形成第二局部氧化膜之后选择性地去除屏蔽膜；经由第一绝缘膜在第一半导体区上形成控制电极，经由第一局部氧化膜在第六半导体区上形成第一导电层，以及经由第二局部氧化膜在第七半导体区上形成与第一导电层间隔开的第二导电层；在有源部分的最外周边中，使用控制电极和第二局部氧化膜作为掩模在第一半导体区的表面层中形成第二半导体区，并且再次使用控制电极和第二局部氧化膜作为掩模在第二半导体区的表面层中形成第一导电率的第三半导体区；形成第二绝缘膜来覆盖控制电极，在第一和第二导电层的表面上选择性地形成第三绝缘膜，并且选择性地去除第二局部氧化膜；形成与第三半导体区接触并且通过第二绝缘膜与控制电极绝缘的第一电极，并且形成接触第 二导电层的第三电极；以及在第一半导体区的后侧形成第二电极。
根据基于权利要求22的权利要求23所述的本发明的半导体装置制造方法表征为形成第二导电层或第三电极的位于其有源部分侧的一端来覆盖第六半导体区的一部分，此端接触第二导电层。
根据基于权利要求22的权利要求24所述的本发明的半导体装置制造方法还包括：通过使用第一和第二局部氧化膜植入杂质浓度比第一半导体区高的第一导电率的杂质离子在第一半导体区的表面层中形成第一导电率的对区，其中第二半导体区在第一半导体区中的对区的表面层中形成，并且控制电极经由第一绝缘膜在第二半导体区的表面上形成，第二半导体区被第一半导体区中的对区和第三半导体区夹在中间。
根据基于权利要求22的权利要求25所述的本发明的半导体装置制造方法还包括：通过使用第一局部氧化膜以及第二和第三绝缘膜将杂质浓度比第二半导体区高的第二导电率的杂质离子植入所露出的第五和第七半导体区的表面层来形成第二导电率的高浓度区，其中第二导电率的高浓度区在形成第二和第三绝缘膜并且选择性地去除第二局部氧化膜之后形成。
根据基于权利要求22的权利要求26所述的本发明的半导体装置制造方法表征为通过再次使用屏蔽膜和控制电极作为掩模，第二和第三半导体区顺序地在第一半导体区的表面层中在有源部分的内周边上形成。
根据基于权利要求22的权利要求27所述的本发明的半导体装置制造方法表征为使用氮化膜来形成屏蔽膜。
根据基于权利要求22的权利要求28所述的本发明的半导体装置制造方法表征为使用半导体来形成第一和第二导电层。 
根据基于权利要求28的权利要求29所述的本发明的半导体装置制造方法还包括：将第一导电率的杂质引入第一和第二导电层。
根据基于权利要求22的权利要求30所述的本发明的半导体装置制造方法表征为形成引入有第一导电率的杂质的第一导电层作为半导体层，并且形成第二导电层作为金属层。
根据基于权利要求1的权利要求31所述的本发明的半导体装置制造方法还包括：将第一导电率的杂质引入控制电极。 
根据基于权利要求1到31中任一项的权利要求32所述的本发明的半导体装置制造方法表征为第一导电率的低电阻层设置在第一半导体区和第二电极 之间。
根据基于权利要求1到31中任一项的权利要求33所述的本发明的半导体装置制造方法表征为第二导电型的第四半导体区设置在第一半导体区和第二电极之间。
根据权利要求34所述的本发明的半导体装置在相同半导体衬底上设置有有源部分和包围有源部分的耐压结构部分，并且包括：第一导电率的第一半导体区；选择性地设置在第一半导体区前侧的表面层中的第二导电率的第二半导体区；选择性地设置在第二半导体区前侧的表面层中的第一导电率的第三半导体区；经由第一绝缘膜设置在第二半导体区的表面上的控制电极，第二半导体区被第一和第三半导体区夹在中间；覆盖控制电极的第二绝缘膜；接触第三半导体区并且通过第二绝缘膜与控制电极绝缘的第一电极；设置在第一半导体区的后侧的第二电极；杂质浓度比第一半导体区高且比第二半导体区低的第二导电率的第五半导体区，第二导电率的第五半导体区接触并包围第二半导体区、并且设置在深度比第二半导体区深的部位；杂质浓度与第五半导体区基本上相等的第二导电率的第六半导体区，第二导电率的第六半导体区接触并包围第五半导体区、并且设置在深度与第五半导体区基本上相等的部位；杂质浓度与第五半导体区基本上相等的第二导电率的第七半导体区，第二导电率的第七半导体区接触并包围第六半导体区、并且设置深度与第五半导体区基本上相等的部位；选择性地设置在第五、第六和第七半导体区的表面层中的第一局部氧化膜；选择性地设置在第五、第六和第七半导体区的表面层中并接触第一局部氧化膜的第二局部氧化膜；经由第一局部氧化膜设置在第六半导体区上的第一导电层；经由第二局部氧化膜设置在第区半导体区上、与第一导电层间隔开的第二导电层；选择性地设置在第一和第二导电层上的第三绝缘膜；以及接触第二导电层的第三电极。此外，第一导电层被设置成环状；第二导电层被设置成环状，第二导电层包围第一导电层，并且第二导电层或第三电极的位于其有源部分侧的一端被设置成覆盖第六半导体区的一部分，此端接触第二导电层。
根据基于权利要求34的权利要求35所述的本发明的半导体装置还包括：设置在第一半导体区的表面层中的第一导电率的对区，其中第二半导体区设置在第一半导体区中的对区的表面层中，并且控制电极经由第一绝缘膜设置在第二半导体区的表面上，第二半导体区被第一半导体区中的对区和第三半导体区夹在中间。
根据基于权利要求34的权利要求36所述的本发明的半导体装置还包括：设置在第五和第七半导体区的表面层中并且具有杂质浓度比第二半导体区高的第二导电率的高浓度区。
根据基于权利要求34的权利要求37所述的本发明的半导体装置表征为第一和第二导电层为添加有第一导电率的杂质的导电半导体层。
根据基于权利要求34的权利要求38所述的本发明的半导体装置表征为第一导电层为添加有第一导电率的杂质的导电半导体层，并且第二导电层为金属层。
根据基于权利要求34的权利要求39所述的本发明的半导体装置表征为控制电极为添加有第一导电率的杂质的导电半导体层，并且第二导电层为金属层。
根据基于权利要求34到39中任一项的权利要求40所述的本发明的半导体装置表征为第一导电率的低电阻层设置在第一半导体区和第二电极之间。
根据基于权利要求34到39中任一项的权利要求41所述的本发明的半导体装置表征为第二导电型的第四半导体区设置在第一半导体区和第二电极之间。
根据权利要求1到9所述的本发明，可使用屏蔽膜和控制电极作为公共掩模来形成第二导电率的第二半导体区和第一导电率的第三半导体区。更具体地，例如，在平面MOSFET中，可使用公共掩模将离子植入p-阱区和n源区。因此，可省略用于形成p-阱区和n源区的每一个的用抗蚀剂膜的图案形成。因此，可省略通过光蚀刻用掩模进行图案形成的一个工艺，并且因此，可降低制造成本。当各自使用不同掩模的过程数量大时，极有可能产生制造期间所引起的变化。然而，制造工艺中所使用的掩模数量可减1，并且因此制造期间所引起的变化可被抑制到受这个掩模影响的程度。
根据权利要求10到16所述的本发明，可使用屏蔽膜和控制电极作为公共掩模来形成第二导电率的第二半导体区和第一导电率的第三半导体区。可使用相同掩模来形成屏蔽膜和控制电极。因此，可省略两个各自通过光蚀刻进行掩模的图案形成的工艺。因此，可降低制造成本。可省略制造工艺中所使用的掩模中的两个，并且因此制造期间所引起的变化可被抑制到受这两个掩模影响的程度。
根据权利要求17或18所述的本发明，可使用掩模来形成第二导电率的第 二半导体区，从而形成屏蔽膜。可使用该掩模来形成屏蔽膜。因此，可省略通过光蚀刻进行掩模的图案形成的一个工艺。因此，可降低制造成本。可省略制造工艺中所使用的掩模之一，并且因此制造期间所引起的变化可被抑制到受这个掩模影响的程度。
根据权利要求19所述的本发明，对于半导体装置，当将离子植入有源部分的第二导电率的第二半导体区时，可同时进行对耐压结构部分的保护环的离子植入。因此，在同时形成有源部分和耐压结构部分的情况下，当形成有源部分的第二半导体类型的第二半导体区时，可使用公共掩模来形成耐压结构部分的保护环。因此，可省略通过光蚀刻进行掩模的图案形成的一个工艺。因此，可降低制造成本。
根据权利要求22到33所述的本发明，当耐压结构部分与有源部分同时形成时，可使用第二局部氧化膜和控制电极作为掩模来形成第二导电率的第二半导体区和第一导电率的第三半导体区。更具体地，例如，对于平面MOSFET，可使用公共掩模进行对p-阱区和n源区的离子植入。＞因此，在有源部分中，可省略用于形成p-阱区和n源区的每一个的使用光掩模用抗蚀剂膜的图案形成。因此，在有源部分中，可省略通过光蚀刻进行掩模的图案形成的一个工艺，并且与此相关联，在同时形成的耐压结构部分中，可省略通过光蚀刻进行掩模的图案形成的一个工艺。由此，可降低用于形成耐压结构部分的制造成本。当各自使用不同掩模的过程数量大时，极有可能因图案的露出过程的掩模对准误差的累积所引起的对准精度的下降而产生制造期间所引起的变化。然而，可省略制造工艺中所使用的掩模之一，并且因此制造变化可被抑制到受这个掩模影响的程度。在耐压结构部分中，第二导电层在其有源部分侧的一端被形成为经由第二局部氧化膜覆盖使第六和第七半导体区彼此接触的区域中的第六半导体区的部分。在具有以上配置的半导体装置中，减弱由第六和第一半导体区构成的p-n结区中的电场。因此，在半导体装置导通时，在半导体衬底中产生的电场强度可降低。由此，即使当有助于更精细地处理半导体装置时，仍可保持与常规半导体装置相同的耐压。通过减少掩模的数量，器件的对准相对于常规器件的对准有了改进。在形成栅电极之后只进行一次热处理过程，并且因此可防止鸟喙的产生。＜0}
根据权利要求34到41所述的本发明，在耐压结构部分中，形成第二导电层在其有源部分侧的一端来经由第二局部氧化膜覆盖使第六和第七半导体区 彼此接触的区域中的第六半导体区的部分。由此，可减弱由第六和第一半导体区构成的p-n结区中的电场。因此，在半导体装置导通时，在半导体衬底中产生的电场强度可降低。由此，即使当有助于更精细地处理半导体装置时，仍可保持与常规半导体装置相同的耐压。
[发明的有益效果]
根据本发明的半导体装置的制造方法以及半导体装置，实现可降低其制造成本并且可降低在其制造期间所产生的不均衡的效果。实现可有助于更精细地处理半导体装置的另一个效果。
[附图简述]
[图1]
图1是根据第一实施例的半导体装置的有源部分的截面图。
[图2]
图2是用于解释根据第一实施例的半导体装置的制造方法的示图。
[图3]
图3是用于解释根据第一实施例的半导体装置的制造方法的示图。
[图4]
图4是用于解释根据第一实施例的半导体装置的制造方法的示图。
[图5]
图5是用于解释根据第一实施例的半导体装置的制造方法的示图。
[图6]
图6是用于解释根据第一实施例的半导体装置的制造方法的示图。
[图7]
图7是用于解释根据第一实施例的半导体装置的制造方法的示图。
[图8]
图8是用于解释根据第一实施例的半导体装置的制造方法的示图。
[图9]
图9是用于解释根据第一实施例的半导体装置的制造方法的示图。
[图10]
图10是用于解释根据第一实施例的半导体装置的电流路径的示图。
[图11]
图11是用于解释根据第二实施例的半导体装置的制造方法的示图。
[图12]
图12是用于解释根据第二实施例的半导体装置的制造方法的示图。
[图13]
图13是用于解释根据第二实施例的半导体装置的制造方法的示图。
[图14]
图14是用于解释根据第三实施例的半导体装置的制造方法的示图。
[图15]
图15是用于解释根据第三实施例的半导体装置的制造方法的示图。
[图16]
图16是用于解释根据第三实施例的半导体装置的制造方法的示图。
[图17]
图17是用于解释根据第三实施例的半导体装置的制造方法的示图。
[图18]
图18是根据第四实施例的半导体装置的有源部分的截面图。
[图19]
图19是用于解释根据第四实施例的半导体装置的制造方法的示图。
[图20]
图20是用于解释根据第四实施例的半导体装置的制造方法的示图。
[图21]
图21是用于解释根据第四实施例的半导体装置的制造方法的示图。
[图22]
图22是用于解释根据第四实施例的半导体装置的制造方法的示图。
[图23]
图23是用于解释根据第四实施例的半导体装置的制造方法的示图。
[图24]
图24是用于解释根据第四实施例的半导体装置的制造方法的示图。
[图25]
图25是用于解释根据第四实施例的半导体装置的制造方法的示图。
[图26]
图26是根据第五实施例的半导体装置的有源部分的截面图。
[图27]
图27是用于解释根据第五实施例的半导体装置的制造方法的示图。
[图28]
图28是用于解释根据第五实施例的半导体装置的制造方法的示图。
[图29]
图29是用于解释根据第五实施例的半导体装置的制造方法的示图。
[图30]
图30是用于解释根据第五实施例的半导体装置的制造方法的示图。
[图31]
图31是用于解释根据第五实施例的半导体装置的制造方法的示图。
[图32]
图32是用于解释根据第五实施例的半导体装置的制造方法的示图。
[图33]
图33是用于解释根据第六实施例的半导体装置的制造方法的示图。
[图34]
图34是用于解释根据第六实施例的半导体装置的制造方法的示图。
[图35]
图35是用于解释根据第六实施例的半导体装置的制造方法的示图。
[图36]
图36是用于解释根据第六实施例的半导体装置的制造方法的示图。
[图37]
图37是用于解释根据第六实施例的半导体装置的制造方法的示图。
[图38]
图38是根据第六实施例的半导体装置的栅极触点的截面图。
[图39]
图39是用于解释根据第七实施例的半导体装置的制造方法的示图。
[图40]
图40是根据第八实施例的半导体装置的平面结构的平面图。
[图41]
图41是沿图40的切割线BB′所取的截面图。
[图42]
图42是沿图40的切割线YY′所取的截面图。
[图43]
图43是用于解释根据第八实施例的半导体装置的制造方法的示图。
[图44]
图44是用于解释根据第八实施例的半导体装置的制造方法的示图。
[图45]
图45是用于解释根据第八实施例的半导体装置的制造方法的示图。
[图46]
图46是用于解释根据第八实施例的半导体装置的制造方法的示图。
[图47]
图47是用于解释根据第八实施例的半导体装置的制造方法的示图。
[图48]
图48是根据第九实施例的半导体装置的平面结构的平面图。
[图49]
图49是沿图48的切割线Y2Y2′所取的截面图。
[图50]
图50是根据第十实施例的半导体装置的平面结构的平面图。
[图51]
图51是用于解释根据第十一实施例的半导体装置的制造方法的示图。
[图52]
图52是用于解释根据第十一实施例的半导体装置的制造方法的示图。
[图53]
图53是用于解释根据第十一实施例的半导体装置的制造方法的示图。
[图54]
图54是用于解释根据第十一实施例的半导体装置的制造方法的示图。
[图55]
图55是用于解释根据第十一实施例的半导体装置的制造方法的示图。
[图56]
图56是用于解释根据第十一实施例的半导体装置的制造方法的示图。
[图57]
图57是用于解释根据第十一实施例的半导体装置的制造方法的示图。
[图58]
图58是用于解释根据第十一实施例的半导体装置的制造方法的示图。
[图59]
图59是用于解释根据第十一实施例的半导体装置的制造方法的示图。
[图60]
图60是根据第十二实施例的半导体装置的耐压结构部分的截面图。
[图61]
图61是用于解释根据第十二实施例的半导体装置的保护环的制造方法的示图。
[图62]
图62是用于解释根据第十二实施例的半导体装置的保护环的制造方法的示图。
[图63]
图63是用于解释根据第十二实施例的半导体装置的保护环的制造方法的示图。
[图64]
图64是用于解释根据第十二实施例的半导体装置的保护环的制造方法的示图。
[图65]
图65是用于解释根据第十二实施例的半导体装置的保护环的制造方法的示图。
[图66]
图66是用于解释根据第十二实施例的半导体装置的保护环的制造方法的示图。
[图67]
图67是用于解释根据第十二实施例的半导体装置的保护环的制造方法的示图。
[图68]
图68是用于解释根据第十二实施例的半导体装置的保护环的制造方法的示图。
[图69]
图69是用于解释根据第十二实施例的半导体装置的保护环的制造方法的示图。
[图70]
图70是根据第十三实施例的半导体装置的耐压结构部分的截面图。
[图71]
图71是用于解释图70所示的耐压结构部分的有源部分附近的截面结构的示图。
[图72]
图72是用于解释根据第十三实施例的半导体装置的耐压结构部分的制造方法的示图。
[图73]
图73是用于解释根据第十三实施例的半导体装置的耐压结构部分的制造方法的示图。
[图74]
图74是用于解释根据第十三实施例的半导体装置的耐压结构部分的制造方法的示图。
[图75]
图75是用于解释根据第十三实施例的半导体装置的耐压结构部分的制造方法的示图。
[图76]
图76是用于解释根据第十三实施例的半导体装置的耐压结构部分的制造方法的示图。
[图77]
图77是用于解释根据第十三实施例的半导体装置的耐压结构部分的制造方法的示图。
[图78]
图78是用于解释根据第十三实施例的半导体装置的耐压结构部分的制造方法的示图。
[图79]
图79是用于解释根据第十三实施例的半导体装置的耐压结构部分的制造 方法的示图。
[图80]
图80是用于解释根据第十三实施例的半导体装置的耐压结构部分的制造方法的示图。
[图81]
图81是用于解释根据第十三实施例的半导体装置的耐压结构部分的制造方法的示图。
[图82]
图82是用于解释根据第十三实施例的半导体装置的耐压结构部分的制造方法的示图。
[图83]
图83是用于解释根据第十三实施例的半导体装置的耐压结构部分的制造方法的示图。
[图84]
图84是图71所示的半导体装置中所产生的等电位线分布的截面图。
[图85]
图85是根据第十四实施例的半导体装置的耐压结构部分的截面图。
[图86]
图86是用于解释图85所示的耐压结构部分的有源部分附近的截面结构的示图。
[图87]
图87是用于解释根据第十四实施例的半导体装置的耐压结构部分的制造方法的示图。
[图88]
图88是用于解释根据第十四实施例的半导体装置的耐压结构部分的制造方法的示图。
[图89]
图89是用于解释根据第十四实施例的半导体装置的耐压结构部分的制造方法的示图。
[图90]
图90是用于解释根据第十四实施例的半导体装置的耐压结构部分的制造 方法的示图。
[图91]
图91是图86所示的半导体装置中所产生的等电位线分布的截面图。
[图92]
图92是常规平面n沟道MOSFET的有源部分的截面图。
[图93]
图93是用于解释常规平面n沟道MOSFET的制造工艺的示图。
[图94]
图94是用于解释常规平面n沟道MOSFET的制造工艺的示图。
[图95]
图95是用于解释常规平面n沟道MOSFET的制造工艺的示图。
[图96]
图96是用于解释常规平面n沟道MOSFET的制造工艺的示图。
[图97]
图97是用于解释常规平面n沟道MOSFET的制造工艺的示图。
[图98]
图98是用于解释常规平面n沟道MOSFET的制造工艺的示图。
[图99]
图99是用于解释常规平面n沟道MOSFET的制造工艺的示图。
[图100]
图100是用于解释常规平面n沟道MOSFET的耐压结构部分的截面结构的示图。
[图101]
图101是用于详细解释常规平面n沟道MOSFET的耐压结构部分的有源部分附近的截面结构的示图。
[图102]
图102是用于解释常规平面n沟道MOSFET的保护环的制造工艺的示图。
[图103]
图103是用于解释常规平面n沟道MOSFET的保护环的制造工艺的示图。
[图104]
图104是用于解释常规平面n沟道MOSFET的保护环的制造工艺的示图。
[图105]
图105是用于解释常规平面n沟道MOSFET的保护环的制造工艺的示图。
[图106]
图106是用于解释常规平面n沟道MOSFET的保护环的制造工艺的示图。
[图107]
图107是用于解释常规平面n沟道MOSFET的保护环的制造工艺的示图。
[图108]
图108是用于解释常规平面n沟道MOSFET的保护环的制造工艺的示图。
[图109]
图109是用于解释常规平面n沟道MOSFET的保护环的制造工艺的示图。
[图110]
图110是用于解释常规平面n沟道MOSFET的保护环的制造工艺的示图。
[实施例的描述]
将参考附图详细地描述根据本发明的半导体装置的制造方法以及半导体装置的优选实施例。在以下实施例中，虽然“n”被定义为第一导电率并且“p”被定义为第二导电率，但是这些定义可颠倒。在附图中，多个附图中公共的构成元件将在附图中各自用相同的附图标记来表示，并且将省略重复的描述。
(第一实施例)
图1是根据第一实施例的半导体装置的有源部分的截面图。如图1所示，在根据第一实施例的半导体装置的有源部分100中，n-漂移层(第一半导体区)2设置在n型低电阻层1的前侧。具有在n型低电阻层1的前侧形成的n-漂移层2的半导体衬底被称为“半导体衬底”。n对层7设置在n-漂移层2的表面层中。p-阱区(第二半导体区)10被选择性地设置成p-阱区10各自从n对层7的表面层延伸并且到达n-漂移层2。n源区(第三半导体区)11选择性地设置在p-阱区10的表面层中。p型高浓度区13设置在p-阱区10的表面层中的n源区11之间，并且每个p型高浓度区13的一部分接触每个n源区11的下侧。
栅电极(控制电极)9经由栅绝缘膜(第一绝缘膜)3a设置在被p-阱区10的n源区11和n对层7夹在中间的区域。层间绝缘膜(第二绝缘膜)12被设置成覆盖栅电极9。源电极(第一电极)14设置在绝缘膜12(第二绝缘膜)上， 并且经由绝缘膜12的开口接触n源区11和p型高浓度区13。源电极14电连接到n源区11。保护膜15设置在源电极14上。漏电极(第二电极)16设置在n型低电阻层1的后侧。
将描述根据第一实施例的半导体装置的制造方法。图2到9是用于顺序地解释根据第一实施例的半导体装置的制造方法的示图。在第一实施例中，将描述一种制造保证耐压约为例如600V的半导体装置的方法。
如图2所示，厚度约为例如50到60微米的n-漂移层2通过外延生长在表面浓度在例如1x1014和约5x1014之间的n型低电阻层1的前侧生长。具有在n型低电阻层1前侧生长的n-漂移层2的半导体衬底被称为“半导体衬底”。屏蔽氧化膜3在n-漂移层2上生长成厚度为例如几百埃。氮化(SiN)膜4在屏蔽氧化膜3上生长成厚度约为例如5000埃。在此情况下，氮化膜4的厚度只有必须是通过稍后描述的离子植入所植入的离子不能穿透氮化膜4的厚度，并且约为几千埃。
如图3所示，使用未示出的且通过用抗蚀剂膜的图案形成所形成的第一掩模来蚀刻氮化膜4，并且由此形成氮化屏蔽膜61。在此情况下，氮化屏蔽膜61的宽度被设计为稍后描述的p-阱区通过水平扩展彼此连接的宽度。
如图4所示，浓度比n-漂移层2高的n型杂质离子经由氮化屏蔽膜61从半导体衬底的前侧植入，并且被热扩展。由此，形成n对层7。此时，因为氮化屏蔽膜61在半导体衬底的表面上形成，所以紧邻氮化屏蔽膜61下方的n对层7的浓度比其他区域的每一个的浓度低。因此，当形成稍后描述的p-阱区时，可抑制因p型杂质的扩散而降低p浓度。由此，可降低p-阱区的JFET电阻。
虽然可省略n对层7的形成，但是如果省略n对层7，则需要延伸p-阱区之间的距离以降低p-阱区的JFET电阻，这增大了每个单元的尺寸并且降低了单元的密度，由此器件的性能减弱。因此，可看出器件的性能通过形成n对层7来改进。
如图5所示，去除屏蔽氧化膜，并且栅绝缘膜(SiO2)3a在半导体衬底的前侧生长成厚度约为例如几百埃。多晶硅8在栅绝缘膜3a上生长。在生长多晶硅8期间或在生长多晶硅8之后，通过将诸如磷之类的n型杂质掺杂到多晶硅8中使多晶硅8变成n型。
如图6所示，通过使用未示出的且通过用抗蚀剂膜的图案形成所形成的第二掩模选择性地蚀刻多晶硅来形成栅电极9。此时，栅电极9和氮化屏蔽膜61 留在半导体衬底的前侧，即留在栅绝缘膜3a上。
如图7所示，使用栅电极9和氮化屏蔽膜61作为掩模，从半导体衬底的前侧植入p型杂质离子，并且由此形成深度约为例如3微米的p-阱区10。此时，通过形成相对深的p-阱区10，使p-阱区10还紧邻氮化屏蔽膜61下方形成。
使用栅电极9和氮化屏蔽膜61作为掩模从半导体衬底的前侧植入n型杂质离子，并且由此形成n源区11，每个n源区的深度约为例如0.2微米。此时，通过形成相对浅的n源区11，使得没有n源区11紧邻氮化屏蔽膜61下方形成。
如图8所示，绝缘膜12在半导体衬底的前侧形成。使用未示出的且通过用抗蚀剂膜的图案形成所形成的第三掩模，选择性地蚀刻绝缘膜12并且同时去除氮化屏蔽膜61。此时，去除绝缘膜12以使绝缘膜12覆盖栅电极9以及被p-阱区10的n源区11夹在中间的区域，并且露出每个n源区11的一部分。
如图9所示，使用绝缘膜12作为掩模，例如，植入加速电压高到足以使硼离子穿透n源区11并约为1x1020/cm2的硼离子，且将退火工艺施加成硼离子不能扩散到紧邻栅电极9下方的区域的程度，并且由此形成p型高浓度区13。通过退火工艺，形成已经被离子植入的p-阱区10和n源区11。此时，为了使在接近栅电极9的一侧的每个p型高浓度区13的一部分(即紧邻n源区11下方的区域)的p浓度变厚，可进行倾斜的离子植入。然而，在此情况下，工艺增加了倾斜的离子植入所需的工艺。通过以此方式形成p型高浓度区13，可防止闩锁。
如图1所示，Al-Si沉积在半导体衬底的前侧且Al-Si分离在未示出的区域中进行，并且由此形成源电极14。保护膜15在源电极14上形成。漏电极16在半导体衬底的后侧形成。如所描述的，完成根据第一实施例的半导体装置。
将参考图10描述根据第一实施例的半导体装置的电流路径。图10是用于解释根据第一实施例的半导体装置的电流路径的示图。如图10所示，端子连接到栅电极9、源电极14和漏电极16中的每一个，并且将等于或高于特定值的正电压施加至栅电极9。由此，p-阱区10顶面上的栅电极9下面的区域反转成n层，并且由此漏电极16和源电极14通过n型半导体彼此连接。因此，该路径根据漏极和源极之间所施加的电压的极性变成导电的。更具体地，例如，当栅极和源极短路并且漏极电流值为1mA时，漏极和源极之间的电压为660V并且作为导通电阻值“Ron”和面积值“A”的乘积的“Ron*A”为8Ohm*mm2。例如，将10V的电压施加至栅电极9并且漏极电流值为1mA，阈值电压约为 3.0V。
根据第一实施例，即使当其制造工艺期间所使用的掩模数量减1时，仍可制造具有与常规半导体装置的性能相同的半导体装置。省略形成抗蚀剂膜和用它进行图案形成的一个工艺，并且因此降低制造成本。因为减少了掩模的数量，所以器件的对准相对于常规对准进行了改进并且其制造期间所引起的器件之间的变化可减少。在形成栅电极之后，只进行一次热处理过程。因此，可防止鸟喙的产生。
(第二实施例)
将描述根据第二实施例的半导体装置的制造方法。图11到13是用于顺序地解释根据第二实施例的半导体装置的制造方法的示图。在根据第二实施例的半导体装置的制造方法中，代替氮化屏蔽膜，通过CVD(化学气相沉积)形成的CVD屏蔽膜用作掩模。
如图11所示，通过CVD形成的CVD膜42在n-漂移层2上生长成厚度约为例如5000埃。在此情况下，CVD膜42的厚度只能必须是通过稍后描述的离子植入的离子不能穿透CVD膜42的厚度，并且可约为几千埃。
如图12所示，通过使用未示出的且通过用抗蚀剂膜的图案形成所形成的第一掩模的光蚀刻来蚀刻CVD膜42，并且由此形成CVD屏蔽膜62。
如图13所示，屏蔽氧化膜3在n-漂移层2上形成。在形成屏蔽氧化膜3之后，通过进行与第一实施例相同的工艺来形成n对层7。此后要进行的工艺与第一实施例中的工艺相同，并且将不再描述。因此，两个掩模用于此后所进行的那些工艺，并且包括第一掩模的总计三个掩模用于完成半导体装置。
根据第二实施例，可获得与第一实施例的效果相同的效果。
(第三实施例)
将描述根据第三实施例的半导体装置的制造方法。图14到17是用于顺序地解释根据第三实施例的半导体装置的制造方法的示图。在根据第三实施例的半导体装置的制造方法中，代替氮化物屏蔽膜或CVD屏蔽膜，LOCOS氧化膜用作掩模。
如图14所示，屏蔽氧化膜3在n-漂移层2上生长成厚度为例如几百埃。氮化膜43在屏蔽氧化膜3上生长成厚度约为例如几千埃。
如图15所示，通过使用未示出的且通过用抗蚀剂膜的图案形成所形成的第一掩模的光蚀刻来蚀刻氮化膜43，并且由此形成开口5。
如图16所示，LOCOS氧化膜63在开口5中形成。LOCOS氧化膜63的厚度只能必须是通过稍后描述的离子植入的离子不能穿透LOCOS氧化膜63的厚度，并且约为例如几千埃。 
如图17所示，去除氮化膜43，浓度比n-漂移层2高的n型杂质离子经由LOCOS氧化膜63从半导体衬底的前侧植入，并且被热扩散。由此，形成n对层7。此后要进行的工艺与第一和第二实施例中的工艺相同，并且将不再描述。因此，两个掩模用于此后要进行的工艺，并且包括第一掩模的总计三个掩模用于完成半导体装置。LOCOS氧化膜63在形成n源区之前形成，并且因此不氧化n源区的顶面。因此，可防止因氧化而增加电阻。
根据第三实施例，可获得与第一或第二实施例的效果相同的效果。
(第四实施例)
将描述根据第四实施例的半导体装置。图18是根据第四实施例的半导体装置的有源部分的截面图。在根据第四实施例的半导体装置的有源部分中，设置被栅电极9覆盖的LOCOS氧化膜64。LOCOS氧化膜64设置在被n-漂移层2的p-阱区10夹在中间的区域中。
将描述根据第四实施例的半导体装置的制造方法。图19到25是用于顺序地解释根据第四实施例的半导体装置的制造方法的示图。
如图14所示，屏蔽氧化膜3在n-漂移层2上生长成厚度约为例如几百埃。氮化膜43在屏蔽氧化膜3上生长成厚度约为例如几千埃。
如图19所示，通过使用未示出的且通过用抗蚀剂膜的图案形成所形成的第一掩模的光蚀刻来蚀刻氮化膜43，并且由此形成开口5(第一开口)且开口(第二开口)51在稍后形成有栅电极的区域中形成。第二开口51各自形成稍后描述的p-阱区10的端彼此不能触碰到的长度。
如图20所示，LOCOS氧化膜63在第一开口5中形成，并且LOCOS氧化膜64在第二开口51中形成。LOCOS氧化膜63和64各自的厚度只能必须是通过稍后描述的离子植入所植入的离子不能穿透LOCOS氧化膜63和64的厚度，并且约为例如几千埃。去除氮化膜43。
如图21所示，浓度比n-漂移层2的的n型杂质离子经由LOCOS氧化膜 63和64从半导体衬底的前侧植入，并且被热扩散。由此，形成n对层7。去除屏蔽氧化膜3。
如图22所示，栅绝缘膜3a在半导体衬底的前侧生长成约为例如几百埃厚。多晶硅8在栅绝缘膜3a上生长。由此，LOCOS氧化膜63和64被多晶硅8覆盖。在生长多晶硅8期间或在生长多晶硅8之后，通过将诸如磷之类的n型杂质掺杂其中使多晶硅8变成n型。
如图23所示，通过使用未示出的且通过用抗蚀剂膜的图案形成所形成的第二掩模选择性地蚀刻多晶硅来形成栅电极9。此时，多晶硅8被蚀刻成LOCOS氧化膜64被栅电极9覆盖。LOCOS氧化膜64留在栅电极9和n-漂移层2之间。由此，覆盖LOCOS氧化膜64的栅电极和LOCOS氧化膜63设置在半导体衬底的前侧，即设置在栅绝缘膜3a上。
如图24所示，使用栅电极9和LOCOS氧化膜63作为掩模从半导体衬底的前侧植入p型杂质离子。由此，形成p-阱区10，每个p-阱区的深度约为例如3微米。此时，通过形成相对深的p-阱区10，使p-阱区10还紧邻LOCOS氧化膜63下方形成。
使用栅电极9和氮化屏蔽膜61作为掩模从半导体衬底的前侧植入n型杂质离子，并且由此形成n源区11，每个源区的深度约为例如0.2微米。此时，通过形成相对浅的n源区11，使得没有n源区11紧邻LOCOS氧化膜63下方形成。
如图25所示，绝缘膜12在半导体衬底的前侧形成。使用未示出的且通过用抗蚀剂膜的图案形成所形成的第三掩模来选择性地去除绝缘膜12，并且同时去除LOCOS氧化膜63。此时，去除绝缘膜12以使绝缘膜12覆盖栅电极9和被p-阱区10的n源区11夹在中间的区域，并且露出每个n源区11的一部分。LOCOS氧化膜64被栅电极9覆盖，并且因此不去除LOCOS氧化膜64并保留LOCOS氧化膜64。此后要进行的工艺与第一到第三实施例的工艺相同，并且将不再描述。因此，一个掩模用于此后要进行的工艺，并且需要三个掩模用于形成根据第四实施例的半导体装置，第四实施例类似于第一到第三实施例。
根据第四实施例，可获得与第一到第三实施例的效果相同的效果。各自部分地比普通栅绝缘膜厚的氧化膜可在与栅电极紧邻的栅电极下方形成，而无需增加制造工艺期间所使用的掩模数量。因此，栅极和漏极之间的电容量以及栅极和源极之间的电容量相对于第一到第三实施例的电容量可极大地降低，而无 需增加制造成本。
(第五实施例)
将描述根据第五实施例的半导体装置。图26是根据第五实施例的半导体装置的有源部分的截面图。在根据第五实施例的半导体装置的有源部分中，设置被栅电极9覆盖的LOCOS氧化膜65。LOCOS氧化膜65设置在被n-漂移层2的p-阱区10夹在中间的区域中，以使LOCOS氧化膜65的一部分接触p-阱区10。
将描述根据第五实施例的半导体装置的制造方法。图27到32是用于顺序地解释根据第五实施例的半导体装置的制造方法的示图。在第五实施例中，如图14所示，屏蔽氧化膜3在n-漂移层2上生长成厚度约为例如几百埃。氮化膜43在屏蔽氧化膜3上生长成厚度约为例如几千埃。
如图27所示，通过使用未示出的且通过用抗蚀剂膜的图案形成所形成的第一掩模的光蚀刻来蚀刻氮化膜43，并且由此形成开口(第一开口)5，并且在具有稍后形成的栅电极的区域中，开口(第二开口)52被形成以使每一个开口52的一部分接触稍后形成的p-阱区。
如图28所示，LOCOS氧化膜63在第一开口5中形成，并且LOCOS氧化膜65在第二开口52中形成。LOCOS氧化膜63和65的厚度只能必须是通过稍后描述的离子植入所植入的离子不能穿透LOCOS氧化膜63和65的厚度，并且约为例如几千埃。去除氮化膜43。
如图29所示，浓度比n-漂移层2高的n型杂质离子经由LOCOS氧化膜63和65从半导体衬底的前侧植入，并且被热扩散。由此，形成n对层7。去除屏蔽氧化膜3。
如图30所示，栅绝缘膜3a在半导体衬底的前侧生长成厚度约为例如几百埃。多晶硅8在栅绝缘膜3a上生长。由此，LOCOS氧化膜63和65被多晶硅8覆盖。在生长多晶硅8期间或在生长多晶硅8之后，通过将诸如磷之类的n型杂质掺杂其中使多晶硅8变成n型。如果LOCOS氧化膜65的宽度和位置被容纳在p-阱区10内，则获得相同的特性。
如图31所示，通过使用未示出的且通过用抗蚀剂膜的图案形成所形成的第二掩模来选择性地蚀刻多晶硅，并且由此形成栅电极9。此时，多晶硅被蚀刻，以使LOCOS氧化膜65被栅电极9覆盖。LOCOS氧化膜65留在栅电极9 和n-漂移层9之间。由此，覆盖LOCOS氧化膜65的栅电极和LOCOS氧化膜63设置在半导体衬底的前侧，即设置在栅氧化膜3a上。
如图32所示，使用栅电极9和LOCOS氧化膜63作为掩模，从半导体衬底的前侧植入p型杂质离子，并且由此形成p-阱区10，每个p-阱区的深度约为例如3微米。此时，通过形成相对深的p-阱区10，使p-阱区10紧邻LOCOS氧化膜63下方形成。每个p-阱区10的一部分接触LOCOS氧化膜65。
使用栅电极9和氮化屏蔽膜61作为掩模从半导体衬底的前侧植入n型杂质离子，并且由此形成n源区11，每个源区的深度约为例如0.2微米。此时，通过形成相对浅的n源区11，使得n源区11没有紧邻LOCOS氧化膜63下方形成。此后要进行的工艺与第一到第四实施例的工艺相同，并且将不再描述。因此，一个掩模用于此后要进行的工艺，并且需要三个掩模用于形成根据第五实施例的半导体装置，第五实施例类似于第一到第四实施例。
在第四和第五实施例中，已描述了形成通过热氧化所形成的、紧邻栅电极下方的LOCOS氧化膜的方法。然而，氧化膜不限于上述氧化膜。更具体地，如例如第二实施例中所描述的，通过CVD(CVD屏蔽膜)所形成的氧化膜可在紧邻栅电极下方形成。
根据第五实施例，可获得与第一到第四实施例的效果相同的效果。还可降低栅极和源极之间的电容量。根据第五实施例，因为栅极不能导通，所以在接触栅电极9中的LOCOS氧化膜65的区域中没有电流流动。因此，相对于栅极电压变化的电流变化不如第一到第四实施例的电流变化敏感，而无需增加制造工艺期间所使用的掩模数量。可容易地减少源极和漏极之间的电流路径。在此情况下，对于约为600V的垂直MOSFET，在电流路径中考虑的大多数抗性(resistant)部分由晶体的杂质浓度确定，并且由此即使当LOCOS氧化膜65存在于栅电极9中时器件的抗性也几乎不增加。
(第六实施例)
将描述根据第六实施例的半导体装置的制造方法。在第六实施例中，代替氮化屏蔽膜、CVD屏蔽膜、或LOCOS氧化膜，栅电极用作掩模。图33到37是用于顺序地解释根据第六实施例的半导体装置的制造方法的示图。如图33所示，栅绝缘膜3a在半导体衬底的前侧形成。多晶硅8在栅绝缘膜3a上形成。在形成多晶硅8之前，可通过植入浓度比n-漂移层2高的n型杂质离子并且热 扩散离子来形成n对层7。
如图34所示，使用通过用抗蚀剂膜的图案形成所形成的第一掩模来蚀刻多晶硅。此时，除区域中进行如栅电极9的功能的多晶硅以外，不蚀刻区域中执行作为屏蔽膜的功能的多晶硅并且保留该多晶硅。执行屏蔽膜的功能的栅电极为称为“栅屏蔽膜91”。
如图35所示，类似于第一到第五实施例，使用栅电极9和栅屏蔽膜91作为掩模来进行离子植入以形成p-阱区10和源区11。
如图36所示，绝缘膜12在栅绝缘膜3a、栅电极9和栅屏蔽膜91上形成。使用通过用抗蚀剂膜的图案形成所形成的第二掩模21来选择性地蚀刻绝缘膜12。此时，绝缘膜12被蚀刻以使露出绝缘膜12和栅屏蔽膜91所覆盖的栅电极9。
如图37所示，去除第二掩模和栅屏蔽膜91。此时，栅电极9被绝缘膜12覆盖，并且由此不去除并保留栅电极9。例如，植入加速电压高到足以使硼离子穿透n源区11的硼离子，且将退火工艺施加至硼离子不能扩散到紧邻栅电极9下方的区域的程度，并且由此形成p型高浓度区13。此后要进行的工艺与第一到第五实施例的工艺相同，并且将不再描述。因此，掩模不用于此后要进行的工艺，并且总计两个掩模用于完成第六实施例中的半导体装置。
图38是根据第六实施例的半导体装置的栅极触点的截面图。如图38所示，对于根据第六实施例的半导体装置的栅极触点54，蚀刻栅电极9并且栅电极9不存在。然而，当厚的氧化膜3b在栅极触点54下方形成时，栅极不短路且栅极触点54可使用通过蚀刻所形成的截面来接触栅电极9，并且因此用于蚀刻触点的图案形成不需要被分成两个过程。
根据第六实施例，可获得与第一到第五实施例的效果相同的效果。根据第六实施例，即使当其制造工艺期间所使用的掩模数量比常规半导体装置的掩模数量少两个时，仍可制造具有与常规半导体装置的性能相同的半导体装置。因此，与第一到第五实施例相比，可更多地降低制造成本并且可更多地减少器件之间的变化。
(第七实施例)
将描述根据第七实施例的半导体装置的制造方法。对于根据第七实施例的半导体装置，在根据第六实施例的半导体装置的制造方法中，当去除绝缘膜时 不可能完全露出栅屏蔽膜。图39是用于解释根据第七实施例的半导体装置的制造方法的示图。如图39所示，当去除栅屏蔽膜91时，栅屏蔽膜91的一部分可留在绝缘膜12的每一端。即使当栅屏蔽膜91的一部分保留时，也不改变器件的特性。
根据第七实施例，可获得与第六实施例的效果相同的效果。
(第八实施例)
将描述根据第八实施例的半导体装置。图40是根据第八实施例的半导体装置的平面结构的平面图。在图40中，省略源电极和保护膜来示出平面结构，从而阐明n源区11和p型高浓度区13的形状。图41是沿图40的切割线BB′所取的截面图。图42是沿图40的切割线YY′所取的截面图。沿图40的切割线AA′所取的截面结构与第一到第七实施例中所描述的半导体装置的截面结构相同。在第八实施例中，尽管未形成n-漂移层和n对层，但n-漂移层和n对层可类似于第一到第五实施例来形成。
{0＞In the semiconductor apparatus according to the eighth embodiment，each of the regions having the p-type high-concentration region 13exposed therein is provided such that the planar shape thereof is a stripe shape.＜}0{＞在根据第八实施例的半导体装置中，具有露出的p型高浓度区13的区域各自被设置成其平面形状为条状。＜0}{0＞A region having no p-type high-concentration region 13exposed therein is provided in a portion of the stripe shape by the p-type high-concentration region 13.＜}0{＞其中没有露出p型高浓度区13的区域被设置在p型高浓度区13所形成的条状的一部分中。？＜0}{0＞As depicted in Fig.41or 42，the region having the n source region 11exposed therein is formed in the portion of the surface layer of the p-type high-concentration region 13.＜}0{＞如图41或42所示，具有露出的n源区11的区域在p型高浓度区13的表面层的一部分中形成。 ＜0}
将描述根据第八实施例的半导体装置的制造方法。图43到47是用于顺序地解释根据第八实施例的半导体装置的制造方法的示图。类似于第六或第七实施例，如图33所示，栅绝缘膜3a在半导体衬底的前侧形成并且多晶硅8在栅绝缘膜3a上形成。
如图43所示，使用与在图34中蚀刻多晶硅时所使用的第一掩模相同的第 一掩模来蚀刻多晶硅。此时，与第六或第七实施例不同，只形成栅电极9而不形成栅屏蔽膜。尽管在第八实施例中描述了使用栅屏蔽膜作为掩模的一个示例，但掩模不限于该栅屏蔽膜。如第一到第五实施例中所描述的，氮化屏蔽膜、CVD屏蔽膜、或LOCOS氧化膜可用作掩模。在此情况下，类似于第一到第五实施例，在具有沿图40的切割线AA′所取的截面结构的区域中，可形成诸如氮化屏蔽膜、CVD屏蔽膜、或LOCOS氧化膜之类的屏蔽膜，并且在具有沿切割线BB′所取的截面结构的区域中，可不形成以上屏蔽膜。
例如，在形成其平面形状为条状的屏蔽膜的情况下，当通过光蚀刻来蚀刻氮化膜或CVD膜时(参见图3和12)或者当形成其中用于形成LOCOS氧化膜的开口时(参见图15、19和27)，使用去除其平面形状为条状的屏蔽膜或LOCOS氧化膜的一部分的掩模来进行蚀刻。通过这样做，如图43所示，当蚀刻多晶硅并且形成栅电极9时，没有屏蔽膜或没有LOCOS氧化膜的区域在栅电极9之间形成。
如图44所示，类似于第一到第七实施例，在将离子植入变成p-阱区10的区域之后将离子植入变成n区域11的区域时，因为在栅电极9之间不存在屏蔽膜或LOCOS氧化膜，所以n源区11在p-阱区10的栅电极9之间的整个表面上形成。
如图45所示，形成绝缘膜12，并且使用第二掩模21来选择性地蚀刻绝缘膜12。因此，如图46所示，当使用绝缘膜12作为掩模来形成p型高浓度区13时，植入加速电压高到足以使离子穿透n源区11的p型杂质离子。因此，p型高浓度区13在n源区11下方形成。p型高浓度区13未在半导体衬底的表面中露出。
如图47所示，形成源电极14。如所描述的，当形成具有第一到第七实施例中所描述的结构的区域时，可同时形成彼此接触的源电极和源区的面积与第一到第七实施例的面积不同的区域。
根据第八实施例，当形成具有第一到第七实施例中所描述的截面结构的半导体装置时，可同时形成具有未到达源电极的p型高浓度区的区域，而无需增加掩模数量。如所描述的，可同时形成具有不同跨导的区域。通过调整具有露出的p型高浓度区的区域和没有露出的p型高浓度区的区域，可改变具有不同跨导的区域的比率并且可降低跨导。由此，可抑制所抵制的雪崩量降低。
(第九实施例)
将描述根据第九实施例的半导体装置。图48是根据第九实施例的半导体装置的平面结构的平面图。图49是沿图48的切割线Y2Y2′所取的截面图。在图48中，省略源电极和保护膜来示出平面结构，从而阐明n源区11和p型高浓度区13的形状。
在第九实施例中，如图48和49所示，对p型高浓度区13所形成的条状的每一个线部分都存在多个区域，这些区域各自具有露出的n源区11。
根据第九实施例，可获得与第八实施例的效果相同的效果。
(第十实施例)
将描述根据第十实施例的半导体装置。图50是根据第十实施例的半导体装置的平面结构的平面图。在图50中，省略源电极和保护膜来示出平面结构，从而阐明n源区11和p型高浓度区13的形状。如图50所示，p型高浓度区13所形成的条状的线部分的n源区11的露出区域分别与相邻线部分的n源区11的露出区域在位置上交错。在此情况下，彼此相邻地形成具有p型高浓度区13的结构和只有n源区11的结构，p型高浓度区13接触第一到第七实施例中所描述的源电极，n源区11接触第八实施例中所描述的源电极。
根据第十实施例，可获得与第八或第九实施例的效果相同的效果。
(第十一实施例)
将描述根据第十一实施例的半导体装置的制造方法。图51到59是用于顺序地解释根据第十一实施例的半导体装置的制造方法的示图。如图51所示，厚度约为例如50到60微米的n-漂移层2通过例如外延生长沉积在表面浓度在1x1014和约5x1014之间的n型低电阻层1的前侧。具有沉积在n型低电阻层1上的n-漂移层2的半导体衬底被称为“半导体衬底”。屏蔽氧化膜3在n-漂移层2上生长成厚度为例如几百埃。从屏蔽氧化膜3的表面植入浓度比n-漂移层2高的n型杂质离子，并且由此形成n对层7。氮化膜44在屏蔽氧化膜3上形成。
如图52所示，通过使用未示出的且通过用抗蚀剂膜的图案形成所形成的第一掩模的光蚀刻来蚀刻氮化膜44，并且由此开口55在氮化膜44中形成，经由开口55露出n-漂移层2(n对层7)。从开口55将p型杂质离子植入n对层7的表面层，并且由此形成p-阱区10。
如图53所示，将浓度比p-阱区10高的p型杂质离子植入开口55，离子被植入开口55以形成p-阱区10，并且由此形成p型高浓度区13。如图54所示，LOCOS氧化膜66使用开口55在p型高浓度区13上形成。
如图55所示，去除氮化膜44，并且使用LOCOS氧化膜66在n-漂移层2的表面层中形成p区17。通过形成例如如所描述的p区17，即使当具有彼此重叠的p-阱区10和稍后形成的栅电极的区域各自都窄时，p区17仍变成沟道并且可调整Vth。“Vth”为漏极电流开始流动时的栅极阈值电压。
如图56所示，栅绝缘膜3a在p区17上形成。多晶硅在栅绝缘膜3a上形成。使用未示出的且通过用抗蚀剂膜的图案形成所形成的第二掩模来选择性地蚀刻栅绝缘膜3a和多晶硅，并且由此形成栅电极9。通过使用栅电极9和LOCOS氧化膜66作为掩模来植入n型杂质离子，从而形成n源区11。
如图57所示，去除LOCOS氧化膜66。使用未示出的且通过用抗蚀剂膜的图案形成所形成的第三掩模，绝缘膜12在半导体衬底的前侧形成并且选择性地去除绝缘膜12。此时，进行去除以使p-阱区10和n源区11露出并且绝缘膜12覆盖栅电极9。
如图58所示，Al-Si膜沉积在半导体衬底的前侧且Al-Si分离在未示出的区域中进行，并且由此形成源电极14。源电极14共同接触p型高浓度区13和n源区11。源电极和栅电极9通过绝缘膜12彼此隔离。
如图59所示，保护膜15在源电极14上形成。漏电极16在半导体衬底的后侧形成。如所描述的，完成根据第十一实施例的半导体装置。在第十一实施例中，在图51中形成n对层7。然而，本实施例可适于进行要在图52的工艺之后进行的工艺，而无需形成n对层7。
根据第十一实施例，可获得与第一到第五实施例的效果相同的效果。
(第十二实施例)
将描述根据第十二实施例的半导体装置的耐压结构部分。图60是根据第十二实施例的半导体装置的耐压结构部分的截面图。如图60所示，在根据第十二实施例的半导体装置的耐压结构部分200中，p-区10b呈环状设置在n-漂移层2的表面层中，n-漂移层2连接到p-阱区10、包围p-阱区10、并且杂质浓度比p-阱区10的杂质浓度低且扩散深度比p-阱区10的扩散深度深。p保护环10c各自被设置成环状，包围p-区10b、其一端连接到p-区10b，并且杂质 浓度与p-区10b的杂质浓度相等且扩散深度与p-区10b的扩散深度相等。
在图60中，形成四个p保护环10c，并且重叠点23向芯片的外周边(边缘结构)变小。最外面的p保护环10c被设置成与其紧邻的p保护环10c间隔开。通过提供如所描述的p保护环10c，均衡p保护环10c的弯曲部分处的电场的峰值。
p终止区77设置在芯片的最外周边中的n-漂移层2的表面层中。p接触区73设置在p终止区77的表面层中。p接触区73经由为绝缘膜18和19所设置的接触开口76连接到金属膜78。
将描述根据第十二实施例的半导体装置的保护环的制造方法。图61到69是用于顺序地解释根据第十二实施例的半导体装置的保护环的制造方法的示图。在图61到69中，将在以下假设下进行描述：耐压结构部分所具有的一个保护环与相邻保护环不接触。
如图61所示，类似于第十一实施例，厚度约为例如50到60微米的n-漂移层2通过例如外延生长沉积在表面浓度在1x1014和约5x1014之间的n型低电阻层1的前侧。具有沉积在n型低电阻层1上的n-漂移层2的半导体衬底被称为“半导体衬底”。在第十二实施例中，绝缘氧化膜18在n-漂移层2上形成。
如图62所示，使用通过用抗蚀剂膜的图案形成所形成的第五掩模来选择性地蚀刻绝缘膜18，并且由此形成开口56。
如图62所示，当n对层7在图51中的有源部分中形成时，同时进行对开口56的离子植入，并且由此形成n对层7。通过这样做，n对层7只在开口56中形成。当氮化膜44在有源部分中形成时，氮化膜45在n-漂移层2和绝缘膜18上同时形成。
如图63所示，当在图52中蚀刻有源部分的氮化膜44时，通过使用相同的第一掩模的光蚀刻来蚀刻氮化膜45，并且由此多个开口57在氮化膜45中形成以使n-漂移层2(n对层7)在开口57中露出。当p-阱区10在有源部分中形成时，通过将p型杂质离子植入开口57来形成一个接一个地连接的多个p-阱区10所构成的p保护环10c。
在耐压结构部分中，与有源部分不同，选择性地设置n对层7。n型杂质离子未植入紧邻绝缘膜18下方的区域。因此，低浓度p-阱区10可从有源部分在水平方向上扩散并且延伸。因此，可使p-阱区10的杂质浓度比有源部分的杂质浓度低，并且p保护环10c之间的区域趋于被耗尽。因此，这些区域的耐 压变得比有源部分的耐压高。使在氮化膜45中形成的开口57比有源部分中的开口窄，并且由此可使植入耐压结构部分200的离子总量比植入有源部分的离子总量少。因此，可使p-阱区10的杂质浓度比有源部分的杂质浓度低，并且p-阱区10趋于被耗尽。因此，p-阱区10的耐压比有源部分的耐压高。通过这样做，当雪崩电流出现时，电流趋于流向有源部分并且改进所抵制的雪崩量。
如图64所示，当p型高浓度区13在图53中的有源部分中形成时，将浓度比p保护环10c高的p型杂质离子同时植入开口57，离子被植入开口57中以形成p保护环10c，并且由此形成p型高浓度区13。
如图65所示，当LOCOS氧化膜66在图54中的有源部分中形成时，LOCOS氧化膜67使用开口57在p型高浓度区13上同时形成。
如图66所示，当在图55中去除有源部分的氮化膜并且形成p区17时，使用LOCOS氧化膜67作为掩模，同时去除氮化膜并且p区17在n-漂移层2的表面层中同时形成。
如图67所示，当栅绝缘膜3a、栅电极9和n源区11在图56中的有源部分中形成时，同时形成未示出的栅绝缘膜3a、栅电极9和n源区11。当形成栅电极9时，使用用以在有源部分中形成栅电极9的第二掩模。例如，栅电极被形成为使得栅电极9覆盖在一个n对层7上形成的四个LOCOS氧化膜67中的三个LOCOS氧化膜67。通过使用栅电极9未覆盖的LOCOS氧化膜67和栅电极作为掩模来植入n型杂质离子，从而形成n源区11。
如图68所示，当在图57中去除有源部分中的LOCOS氧化膜64时，去除栅电极9未覆盖的LOCOS氧化膜67。通过这样做，栅电极9覆盖的LOCOS氧化膜67留在p型高浓度区13上。当在有源部分中形成并蚀刻绝缘膜12时，同时形成并蚀刻绝缘膜19。此时，尽管不需要覆盖所有栅电极9，但使得栅电极9几乎都被覆盖。
如图69所示，当在图58中形成源电极14时，Al-Si膜沉积在半导体衬底的前侧；进行A1-Si膜分离；并且由此形成源电极14。源电极14共同接触开口58中的p型高浓度区13和n源区11。与有源部分不同，源电极14适于接触每个栅电极9的一部分，并且由此其电位固定。
在第十二实施例中，描述一个保护环的制造方法。然而，多个保护环可根据相同的方法在耐压结构部分200中形成。当保护环与相邻保护环重叠时，图62所示的开口56的位置和宽度只能必须改变。
根据第十二实施例，可同时进行用以形成半导体装置的有源部分的p-阱区10离子植入和用以形成耐压结构部分中的p保护环10c的离子植入。
(第十三实施例)
将描述根据第十三实施例的半导体装置的耐压结构部分。图70是根据第十三实施例的半导体装置的耐压结构部分的截面图。如图70所示，根据第十三实施例的耐压结构部分200设置在例如图1所示的半导体装置的有源部分100的外边缘上。在耐压结构部分200中，p-偏置区10d(第五半导体区)设置在n-漂移层2的表面层中，呈环状并且包围p-阱区10。p-偏置区10d连接到p-阱区10。p-偏置区10d的扩散深度比p-阱区10的扩散深度深。
p-偏置区10d的杂质浓度比n-漂移层2的杂质浓度高且比p-阱区10的杂质浓度低。可设置多个p-偏置区10d。在此情况下，相邻p-偏置区10d被设置成彼此接触。通过以此方式设置p-偏置区10d，用于电流限幅的二极管结构(参见图101)可由p-偏置区10d和p型高浓度区13构成，该二极管结构在常规半导体装置中由p-阱区10和n型高浓度区13构成。
p-区10b(第六半导体区)被设置成环状并且包围p-偏置区10d。p-区10b连接到p-偏置区10d。p-区10b的杂质浓度和扩散深度与p-偏置区10d的杂质浓度和扩散深度相等。p保护环10c(第七半导体区)被设置成包围p-区10b并且各自呈环状。p保护环10c各自的边缘连接到p-区10b。p保护环10c的杂质浓度和扩散深度与p-偏置区10d的杂质浓度和扩散深度相等。p-偏置区10d、p-区10b和p保护环10c被设置成相同的杂质浓度和相同的扩散深度。
在芯片的外周边上，p终止区74设置在n-漂移层2的表面层中。p终止区74经由设置在绝缘膜中的接触开口76连接到终止电极9c和金属膜14b。根据未示出的具有耐压结构部分200的芯片的平面结构，有源部分100设置在芯片的中心部分中，并且耐压结构部分200沉积在有源部分100的外周边上，耐压结构部分200包围有源部分100。耐压结构部分200的p终止区74和接触开口76跨包围p保护环10c的耐压结构部分的整个周边设置在芯片的外周边上。耐压结构部分的其他配置与图60所示的半导体装置的耐压结构部分的配置相同。
将参考图71描述耐压结构部分200的有源部分附近202的截面结构。图71是用于解释图70所示的耐压结构部分200的有源部分附近的截面结构的示图。在有源部分的外边缘上，p型高浓度区13选择性地设置在p-阱区10的表面层中的被n源区11和p-偏置区10d夹在中间的区域中。有源部分中的其他 配置与图1所示的半导体装置的有源部分100的配置相同。
在耐压结构部分200的内周边上，第一局部氧化膜261选择性地设置在p-偏置区10d、p-区10b和p保护环10c的表面层中。P型高浓度区13设置在p-偏置区10d和p保护环10c的表面层中，p-偏置区10d和p保护环10c在相邻的第一局部氧化膜261之间露出。p型高浓度区13的杂质浓度比p-阱区10的杂质浓度高。在p-区10b和p保护环10c的重叠点23的表面层中，第二局部氧化膜262被设置成与第一局部氧化膜261彼此连接，用于彼此相邻地将重叠点23夹在中间。
第一场板电极9a(第一导电层)经由第一局部氧化膜261在p-区10b上被设置成环状。第二场板电极9b(第二导电层)经由第二局部氧化膜262在p-区10b和p保护环10c的重叠点23上被设置成环状并且包围第一场板电极9a。第二场板电极9b与第一场板电极9a间隔开。
优选地，第二场板电极9b被设置成覆盖p-区10b的至少一部分。第一场板电极9a和第二场板电极9b之间的间距可以是，例如5微米。第二场板电极9b可跨第一局部氧化膜261设置，第一局部氧化膜261连接到p保护环10c上的第二局部氧化膜262。
通过设置如所描述的第一和第二场板电极9a和9b，可降低半导体衬底中所产生的电场强度。稍后将描述其原因。第一和第二场板电极9a和9b由添加有第一导电率杂质的多晶硅(掺杂的多晶硅)制成。
在第一和第二场板电极9a和9b上，层间绝缘膜19(第三绝缘膜)被选择性地设置成露出第二场板电极9b的一部分。在p-区10b上，金属膜14c设置在层间绝缘膜19上，层间绝缘膜19设置在第一场板电极9a上。第一场板电极9a处于源极电位，而金属膜14c处于栅极电位。在p保护环10c上，设置第二场板电极9b和金属膜14a(第三电极)，金属膜14a接触设置在p保护环10c的表面层中的p型高浓度区13。如所描述的，金属膜14a设置在半导体衬底上，接触第二场板电极9b。设置在p-偏置区10d的表面层中的p型高浓度区13连接到设置在有源部分上的源电极14。在源电极14以及金属膜14a和14c上，保护膜15被设置成使源电极14与金属膜14a和14c彼此分离。在n型低电阻层1的后侧，设置漏电极16。
在向芯片的外周边设置的多个p保护环10c之间的重叠点23(参见图70)上，第一和第二场板电极9a和9b被类似地设置到p-区10b和p保护环10c的 重叠点23上的区域。如所描述的，在相邻p保护环10c之间的区域上，设置第一和第二场板电极9a和9b，并且由此可获得与第一和第二场板电极9a和9b设置在p-区10b和p保护环10c之间的情况下的效果相同的效果。
将描述根据第十三实施例的半导体装置的耐压结构部分的制造方法。图72到83是用于顺序地解释根据第十三实施例的半导体装置的耐压结构部分的制造方法的示图。耐压结构部分200的制造工艺与例如形成图1所示的有源部分100同时进行。
如图72所示，类似于第一实施例，n-漂移层2、屏蔽氧化膜3和氮化膜4以此次序设置在n型低电阻层1的前侧。例如当n-漂移层2、屏蔽氧化膜3和氮化膜4设置在图2中的有源部分上时，这些工艺同时进行。在此情况下，氮化膜4的厚度只能必须是通过稍后描述的离子植入的离子不能穿透氮化膜4的厚度，并且可约为几千埃。当将离子植入到在氮化膜4上形成的抗蚀剂膜上面时，抗蚀剂膜只能必须被形成为离子不能穿透抗蚀剂膜的厚度，并且氮化膜4的厚度可能是薄的。
如图73所示，使用未示出的且通过用使用光蚀刻的抗蚀剂膜的图案形成所形成的第六掩模来蚀刻氮化膜4，并且由此形成氮化屏蔽膜241。因此，形成其中经由屏蔽氧化膜3露出n-漂移层2和露出用以形成p-偏置区10d的区域的第一屏蔽开口251，其中露出用以形成p-区10b的区域的第二屏蔽开口252，以及其中露出用以形成p保护环10c的区域的第三屏蔽开口253。
第一、第二和第三屏蔽开口251、252和253各自被形成为环状。第二屏蔽开口252被形成为包围第一屏蔽开口251。第三屏蔽开口253被形成为包围第二屏蔽开口252。可形成多个第一屏蔽开口251。可形成多个第三屏蔽开口253。
在第一和第二屏蔽开口251和252之间分割的氮化屏蔽膜214的宽度被设计成使p-偏置区10d和p-区10b通过热扩散彼此连接的宽度。第一屏蔽开口251的宽度被设计成以下宽度：p-偏置区10d可被形成有所抵制的雪崩量未被p-偏置区10d的表面层中所形成的p型高浓度区13降低的尺寸。
在第二和第三屏蔽开口252和253之间分割的氮化屏蔽膜214的宽度被设计成p-区10b和p保护环10c通过热扩散彼此连接的宽度。当形成多个p-偏置区10d时，形成多个第一屏蔽开口251，并且在第一屏蔽开口251之间分割的氮化屏蔽膜241的宽度被设计成使p-偏置区10d通过热扩散连接的宽度。
通过在相邻第三屏蔽开口253中形成且通过热扩散彼此连接的多个扩散区所形成的区域各自可以是一个p保护环10c。更具体地，例如，通过在相邻两个第三屏蔽开口253中形成且彼此连接的扩散区所形成的区域各自可以是一个p保护环10c(参见图70)。当通过彼此连接的多个扩散区所形成的区域各自为如所描述的一个p保护环10c并且形成多个p保护环10c时，形成更多的第三屏蔽开口253。在此情况下，位于要在相邻p保护环10c之间的重叠电感23中形成的区域上的氮化屏蔽膜241的宽度被设置成使p保护环10c的热扩散所引起的连接部分向芯片的外周边逐渐变小。氮化屏蔽膜241的宽度被设计成使p保护环10c在芯片的外周边上通过热扩散彼此不连接。
如图74所示，离子被植入第一、第二和第三屏蔽开口251、525和253并被热扩散，并且由此p-偏置区10d在第一屏蔽开口251中露出的n-漂移层2的表面层中形成。p-区10b在第二屏蔽开口252中露出的n-漂移层2的表面层中形成。P保护环10c在第三屏蔽开口253中露出的n-漂移层2的表面层中形成。此时，在加速电压为45keV时用约1012/cm2的剂量并使用硼(B)作为杂质来进行离子植入。由于该工艺，形成浓度比n-漂移层2的浓度高且比稍后描述的工艺中所形成的的p-阱区10的浓度低的p-偏置区10d、p-区10b和p保护环10c。由此，p-偏置区10d、p-区10b和p保护环10c之间的区域趋于被耗尽，并且由此可改进半导体装置的耐压。
如图75所示，使用氮化屏蔽膜241作为掩模，诸如LOCOS之类的第一局部氧化膜261通过热氧化在第一屏蔽开口251中露出的p-偏置区10d、第二屏蔽开口252中露出的p-区10b、以及第三屏蔽开口253中露出的p保护环10c的表面层中选择性地形成。第一局部氧化膜261被生长成厚度约为例如8000埃。
如图76所示，选择性地去除氮化屏蔽膜241。由此，氮化屏蔽膜241只保留在要形成有p-阱区10的区域中，即有源部分(参见图2的氮化膜4)。在氮化屏蔽膜241和第一局部氧化膜261之间，经由屏蔽氧化膜3露出p-偏置区10d、p-区10b和p保护环10c的每一个的一部分。
如图77所示，通过使用氮化屏蔽膜241和第一局部氧化膜261作为掩模，第二局部氧化膜262通过热氧化在p-偏置区10d、p-区10b和p保护环10c的表面层中选择性地形成。第二局部氧化膜262被生长成厚度约为例如4000埃。在此情况下，第二局部氧化膜262的厚度只能必须是通过稍后描述的离子植入 的离子不能穿透第二局部氧化膜262的厚度，并且可约为几千埃。使用未示出的且通过用使用光蚀刻的抗蚀剂膜的图案形成所形成的第七掩模来去除氮化屏蔽膜241。例如当氮化屏蔽膜61在图3中的有源部分中形成时，该工艺同时进行。第七掩模与制造有源部分所使用的第一掩模同时使用。
如图78所示，当n对层7在图4中的有源部分中形成时，通过使用第一和第二局部屏蔽氧化膜261和262作为掩模来植入n型杂质离子，从而同时形成n对层7，n型杂质离子的杂质浓度比n-漂移层2的杂质浓度高。通过这样做，n对层7被形成为接触p-偏置区10d在最内周边的其有源部分侧的区域。在该工艺中的离子植入中，植入比n-漂移层2的杂质浓度高的杂质离子。
在此情况下，可能形成n对层7，并且可能不形成n对层7。然而，类似于第一实施例，通过形成n对层7，p-阱区10的JFET电阻可降低。在半导体衬底的表面层中，通过使用第一和第二局部屏蔽氧化膜261和262作为掩模，在紧邻局部氧化膜下方的区域中，n型杂质浓度比n对层7的杂质浓度低。因此，可获得与第一实施例的效果相同的效果。耐压结构部分可适于不阻碍杂质从紧邻局部氧化膜下方所形成的p-偏置区10d向其他区域扩散。
如图79所示，类似于第一实施例，去除屏蔽氧化膜，并且栅绝缘膜3a和多晶硅8以此次序在半导体衬底的前侧形成。例如当栅绝缘膜3a和多晶硅8在图5中的有源部分中形成时，该工艺同时进行。此时，类似于第一实施例，在生长多晶硅8期间或在生长多晶硅8之后，通过掺杂诸如磷之类的n型杂质使多晶硅8变成n型。
如图80所示，类似于第一实施例，使用未示出的且通过用使用光蚀刻的抗蚀剂膜的图案形成所形成的第八掩模来选择性地蚀刻多晶硅。例如当栅电极9在图6的有源部分中形成时，该工艺同时进行。第八掩模与制造有源部分中所使用的第二掩模同时使用。
由于该工艺，在有源部分100中，栅电极9经由栅绝缘膜3a在n对层7上形成。在耐压结构部分200中，第一场板电极9a经由第一局部氧化膜261在p-区10b上形成。第二场板电极9b经由第二局部氧化膜262在p-区10b和p保护环10c的重叠点23上形成。第一和第二场板电极9a和9b还在朝向芯片的外边缘所形成的p保护环10c之间的区域上形成。
如图81所示，类似于第一实施例，使用栅电极9以及第一和第二局部氧化膜261和262作为掩模，以此次序顺序地形成p-阱区10和n源区11。由于 该工艺，p-阱区10在n对层7的表面层中形成以穿透n对层7并且到达n-漂移层2。例如当p-阱区10和n源区11在图7中的有源部分中形成时，该工艺同时进行。
如图82所示，绝缘膜19在半导体衬底的前侧形成。使用未示出的且通过用使用光蚀刻的抗蚀剂膜的图案形成所形成的第九掩模来选择性地蚀刻氧化膜19，并且同时去除在半导体衬底的前侧所露出的第二局部氧化膜262。此时，去除绝缘膜12以使绝缘膜12覆盖栅电极9和被p-阱区10的n源区11夹在中间的区域，并且露出每一个n源区11的一部分。去除绝缘膜19以露出第二场板电极9b的一部分。例如当栅电极12在图8中的有源部分中形成时，该工艺同时进行。第九掩模与制造有源部分中所使用的第三掩模同时使用。
如图83所示，类似于第一实施例，使用绝缘膜12和19、第一场板电极9a、以及第一局部氧化膜261作为掩模，植入比p-阱区10的杂质浓度高的p型杂质离子并且将退火工艺施加至离子不能扩散到紧邻栅电极9下方的程度，并且由此p型高浓度区13在p-阱区10、p-偏置区10d和p保护环10c的表面层中形成。类似于第一实施例，通过以此方式形成p型高浓度区13，可防止闩锁。例如当高浓度区13在图9中的有源部分中形成时，该工艺同时进行。
如图71所示，类似于第一实施例，Al-Si沉积在半导体衬底的前侧且Al-Si分离在未示出的区域中进行，并且由此形成源电极14以及金属膜14a和14c。此时，尽管未示出，但还同时形成接触终止电极的金属膜。保护膜15在源电极14和金属膜14a和14c上形成。漏电极16在半导体衬底的前侧形成。以此方式，完成根据第十三实施例的半导体装置。
图84是图71所示的半导体装置中所产生的等电位线分布的截面图。图84所示的等电位线分布为使用二维模拟所获得的等电位线分布(与以下图91中的相同)。如图84所示，在耐压结构部分200中，等电位线从第一和第二场板电极9a和9b之间的间距22向半导体衬底的外侧延伸。等电位线在间距221下方的p-n结区231处向芯片的外周边膨胀，并且其间的间隔加宽。如所描述的，可看出对于第十三实施例的半导体装置，电场强度在p-n结区231中为低。因此，在根据第十三实施例的半导体装置中，即使当p保护环形成区域缩短时，仍可保持相同的耐压。因此，可有助于更精细地处理半导体装置。
尽管未示出，但已看出在根据第十三实施例的半导体装置中，n-漂移层2的表面附近中的电场强度向芯片的外边缘变强，其原因可被推断为在各自作为 主结的p-阱区10周围形成的耗尽层被雪崩击穿之前，耗尽层向芯片的外边缘延伸到相邻的p-偏置区10d、p-区10b和p保护环10c。已看出n-漂移层2与p-偏置区10d、p-区10b和p保护环10c之间的p-n结附近中的电场强度向芯片的外边缘变低。其原因被估计为通过在半导体衬底中从设置在半导体衬底前侧的间距221的多个段向外侧延伸等电位线来减弱p-n结附近中的电场强度。
基于以上描述，根据第十三实施例，类似于第一实施例，在有源部分中的制造工艺期间所使用的光掩模数量相对于常规制造工艺的光掩模数量可减1。与此相关联，在同时形成的耐压结构部分中，制造工艺期间所使用的掩模数量相对于常规制造工艺也可减1。即使当制造工艺期间所使用的掩模数量相对于常规制造工艺的掩模数量减1时，仍可制造与常规半导体装置的性能相同的半导体装置。由此，可获得与第一实施例的效果相同的效果。可降低制造成本。使用光掩模的次数可减少，并且由此可防止图案每次露出时所产生的掩模未对准误差的累积所引起的对准精度的下降，其制造期间所引起的器件之间的变化可减少。从形成栅电极和场板电极到形成层间绝缘膜所进行的热处理过程的数量可减少，并且因此可防止鸟喙的产生。根据第十三实施例，第一和第二场板电极9a和9b被如所描述地设置，并且由此例如由p保护环10c和n-漂移层2所构成的p-n结区231中的电场可减弱。因此，在半导体装置导通时，在半导体衬底中所产生的电场强度可降低。由此，即使当有助于更精细地处理半导体装置时，仍可保持与常规半导体装置相同的耐压。
(第十四实施例)
将描述根据第十四实施例的半导体装置的制造方法。图85是根据第十四实施例的半导体装置的耐压结构部分的截面图。图86是用于解释图85所示的耐压结构部分200的有源部分附近202的截面结构的示图。如图85和86所示，在根据第十四实施例的半导体装置的耐压结构部分200中，可使用金属来形成场板电极9b。
如图86所示，第一场板电极9b只在设置在p保护环10c的表面层中的第一局部氧化膜261上形成。第二场板电极9b未在p-区10b和p保护环10c的重叠点23上的第二局部氧化膜262上形成。第二场板电极9b可被设置为金属层。
优选地，在p保护环10c上形成的金属膜14a被设置成使每一个金属膜14a 在其有源部分侧的一端覆盖p-区10b的一部分。其他配置与根据第十三实施例的半导体装置的配置相同。
将描述根据第十四实施例的半导体装置的耐压结构部分的制造方法。图87到90是用于顺序地解释根据第十四实施例的半导体装置的耐压结构部分的制造方法的示图。耐压结构部分200的制造工艺与例如形成图1所示的有源部分100同时进行。
类似于第十三实施例，n-漂移层2、n对层7、p-偏置区10d、p-区10b、n保护环10c、以及第一和第二局部氧化膜261和262在n型低电阻层1的前侧形成(参见图72到78)。栅绝缘膜3a和多晶硅以此次序在半导体衬底的前侧形成(参见图79)。
如图87所示，类似于第十三实施例，使用未示出的且通过用抗蚀剂膜的图案形成所形成的第八掩模来选择性地蚀刻多晶硅。由于该工艺，类似于第十三实施例，形成栅电极9和第一场板电极9a。第二场板电极9b经由第一局部氧化膜261在p保护环10c上形成。在第十四实施例中，第二场板电极9b只在第一局部氧化膜261上形成，而未在第二局部氧化膜262上形成。第二场板电极9b可被形成为金属层。在此情况下，在形成栅电极9和第一场板电极9a之后，可添加形成由金属层构成的第二场板电极9b的工艺。
如图88所示，类似于第十三实施例，p-阱区10和n源区11以此次序在n对层7的表面层中顺序地形成。如图89所示，类似于第十三实施例，绝缘膜19在半导体衬底的前侧选择性地形成，并且同时去除在半导体衬底的前侧露出的第二局部氧化膜262。
如图90所示，类似于第十三实施例，p型高浓度区13在p-阱区10、p-偏置区10d和p保护环10c的表面层中形成。如图86所示，类似于第十三实施例，源电极14、金属膜14a和14c、未示出的且接触终止电极的金属膜、以及保护膜15在半导体衬底的前侧形成，并且漏电极16在半导体衬底的后侧形成。在此情况下，在p保护环10c上形成的金属膜14a被形成为覆盖p-区10b的一部分。以此方式，完成根据第十四实施例的半导体装置。
图91是图86所示的半导体装置中所产生的等电位线分布的截面图。如图91所示，在耐压结构部分200中，等电位线从第一场板电极9a和金属膜14a在p-区10b和p保护环10c的重叠点23上形成的其有源部分侧的一端之间的间距222向半导体衬底的外部延伸。等电位线在间距222下方的p-n结区232处向芯片的外周边膨胀，并且其间的间隔加宽。如所描述的，可看出对于第十四实施例的半导体装置，电场强度在p-n结区232中为低。由此，根据第十四实施例的半导体装置，可获得与根据第十三实施例的半导体装置的效果相同的效果。
基于以上描述，根据第十四实施例，可获得与第十三实施例的效果相同的效果。
已在第一到第十四实施例中描述了将本发明应用于垂直MOSFET的示例。然而，该应用不限于上述应用。例如，本发明可应用于功率IGBT的耐压结构部分。在此情况下，n源区11变成发射区，而未示出的n漏区变成p集电区(第四半导体区)。第一到第十四实施例可应用于二极管或晶闸管。当诸实施例中的任一个应用于二极管(MOS栅极部分和p-阱区10不是必需的)时，n源区11变成n阴极区，并且未示出的n漏区变成p阳极区。当实施例中的任一个应用于晶闸管(MOS栅极部分不是必需的)时，n源区11变成n阴极区，未示出的n漏区变成p阳极区，并且p-阱区10变成p基区。在此情况下，栅电极只能必须在p基区中形成。
[工业实用性]
如所描述的，根据本发明的半导体装置的制造方法以及半导体装置用于制造高功率半导体装置，并且特别适于制造诸如MOSFET或IGBF之类的MOS半导体装置。
[附图标记列表]
1n型低阻层
2n-漂移层
3a栅绝缘膜
7n对层
9栅电极
10p-阱区
11n源区
61氮化屏蔽膜

Claims (37)

1.一种半导体装置的制造方法，所述制造方法包括：
在第一导电率的第一半导体区前侧的表面层中选择性地形成屏蔽膜；
经由第一绝缘膜在所述第一半导体区上形成与所述屏蔽膜间隔开的控制电极；
使用所述屏蔽膜和控制电极作为掩模在所述第一半导体区的表面层中形成第二导电率的第二半导体区，并且再次使用所述屏蔽膜和控制电极作为掩模在所述第二半导体区的表面层中选择性地形成所述第一导电率的第三半导体区；
形成第二绝缘膜来覆盖所述控制电极并且去除所述屏蔽膜；
形成与所述第三半导体区接触并且通过所述第二绝缘膜与所述控制电极绝缘的第一电极；以及
在所述第一半导体区的后侧形成第二电极，其中
所述控制电极经由所述第一绝缘膜在所述第二半导体区的表面上形成，所述第二半导体区被所述第一半导体区和第三半导体区夹在中间，
还包括：通过经由所述屏蔽膜植入杂质浓度比所述第一半导体区大的所述第一导电率的杂质离子，在所述第一半导体区的表面层中形成所述第一导电率的对区，所述对区在形成所述屏蔽膜之后形成，其中
所述第二半导体区在所述第一半导体区中的对区的表面层中形成，以及
所述控制电极经由所述第一绝缘膜在所述第二半导体区的表面上形成，所述第二半导体区被所述第一半导体区中的所述对区和第三半导体区夹在中间。
2.如权利要求1所述的制造方法，其特征在于，
使用氮化膜来形成所述屏蔽膜。
3.如权利要求1所述的制造方法，其特征在于，
使用通过化学气相沉积产生的氧化膜来形成所述屏蔽膜。
4.如权利要求1所述的制造方法，其特征在于，
使用通过热氧化产生的氧化膜来形成所述屏蔽膜。
5.如权利要求3所述的制造方法，其特征在于，
在形成所述屏蔽膜时，所述屏蔽膜被形成为所述屏蔽膜的至少一部分与所述控制电极紧邻地设置在所述控制电极下方，以及
在去除所述屏蔽膜时，不去除所述屏蔽膜的、与所述控制电极紧邻地设置在所述控制电极下方的部分。
6.如权利要求5所述的制造方法，其特征在于，
在形成所述屏蔽膜时，所述屏蔽膜被形成为所述屏蔽膜的所述部分与所述控制电极紧邻地设置在所述控制电极下方并且未到达所述第二半导体区的任何边缘。
7.如权利要求5所述的制造方法，其特征在于，
在形成所述屏蔽膜时，所述屏蔽膜被形成为所述屏蔽膜的所述部分与所述控制电极紧邻地设置在所述控制电极下方并且到达所述第二半导体区的边缘。
8.如权利要求1所述的制造方法，还包括：
在形成所述第二绝缘膜和去除所述屏蔽膜之后，通过使用所述第二绝缘膜作为掩模从所述第二半导体区的表面层以能够穿透所述第三半导体区的杂质离子的加速电压植入所述第二导电率的杂质离子，从而形成所述第二导电率的高浓度区。
9.如权利要求8所述的制造方法，其特征在于，
在形成所述第二导电率的高浓度区时，使用公共掩模来形成其中所述第二导电率的高浓度区在所述第二半导体区的表面上露出的区域和其中所述第二导电率的高浓度区未在所述第二半导体区的表面上露出的区域。
10.如权利要求9所述的制造方法，其特征在于，
其中所述第二导电率的高浓度区未在所述第二半导体区的表面上露出的区域在条状平面结构的每个线部分中的一点处形成，所述条状平面结构由其中所述第二导电率的高浓度区在所述第二半导体区的表面上露出的区域形成。
11.如权利要求9所述的制造方法，其特征在于，
其中所述第二导电率的高浓度区未在所述第二半导体区的表面上露出的区域在条状平面结构的每个线部分中的多个点处形成，所述条状平面 结构由其中所述第二导电率的高浓度区在所述第二半导体区的表面上露出的区域形成。
12.如权利要求11所述的制造方法，其特征在于，
其中所述第二导电率的高浓度区未在所述第二半导体区的表面上露出的区域在条状平面结构的每个线部分中的交错位置处形成，所述条状平面结构由其中所述第二导电率的高浓度区在所述第二半导体区的表面上露出的区域形成。
13.一种半导体装置的制造方法，所述制造方法包括：
在第一导电率的第一半导体区前侧的表面层中形成氮化膜；
在所述氮化膜中选择性地形成开口并且在所述开口中露出所述表面层；
通过将杂质浓度相对低的第二导电率的杂质离子植入所述开口来形成第二导电率的第二半导体区；
通过热氧化在所述开口中的每一个中形成氧化膜作为屏蔽膜；
去除所述氮化膜；
通过使用所述屏蔽膜作为掩模植入杂质浓度比所述第二半导体区高的所述第二导电率的杂质离子来形成第二导电率表面区；
经由第一绝缘膜在所述第二半导体区上形成控制电极；
通过使用所述屏蔽膜和控制电极作为掩模植入所述第一导电率的杂质离子来形成所述第一导电率的第三半导体区；
形成第二绝缘膜来覆盖所述控制电极并且去除所述屏蔽膜；
形成与所述第三半导体区接触并且通过所述第二绝缘膜与所述控制电极绝缘的第一电极；以及
在所述第一半导体区的后侧形成第二电极。
14.一种半导体装置的制造方法，所述制造方法包括：
通过将杂质浓度比第一半导体区大的第一导电率的杂质离子植入所述第一半导体区的表面层在所述第一导电率的第一半导体区前侧的表面层中形成所述第一导电率的对区；
在所述对区的整个表面上形成氮化膜；
在所述氮化膜中选择性地形成开口并且在所述开口中露出所述对区；
通过将杂质浓度相对低的第二导电率的杂质离子植入所述开口来形成第二导电率的第二半导体区；
通过热氧化在所述开口中的每一个中形成氧化膜作为屏蔽膜；
去除所述氮化膜；
通过使用所述屏蔽膜作为掩模植入杂质浓度比所述第二半导体区高的所述第二导电率的杂质离子来形成第二导电率表面区；
经由第一绝缘膜在所述第二半导体区和对区上形成控制电极；
通过使用所述屏蔽膜和控制电极作为掩模植入所述第一导电率的杂质离子来形成所述第一导电率的第三半导体区；
形成第二绝缘膜来覆盖所述控制电极并且去除所述屏蔽膜；
形成与所述第三半导体区接触并且通过所述第二绝缘膜与所述控制电极绝缘的第一电极；以及
在所述第一半导体区的后侧形成第二电极。
15.一种半导体装置的制造方法，其中根据如权利要求14所述的半导体装置的制造方法形成的所述半导体装置的有源部分与包围所述有源部分的耐压结构部分一起同时形成，所述制造方法包括：
在所述第一导电率的第一半导体区前侧的表面层中形成绝缘膜掩模；
在所述绝缘膜掩模中形成呈环状或点状的绝缘膜开口来包围所述有源部分；
通过将杂质浓度比所述第一半导体区大的所述第一导电率的杂质离子植入所述绝缘膜开口，在所述第一半导体区的表面层中选择性地形成所述第一导电率的对区；
在所述绝缘膜掩模和对区上形成氮化膜；
在所述氮化膜中选择性地形成开口并且在所述开口中露出所述对区；
通过将杂质浓度相对低的所述第二导电率的杂质离子植入所述开口来形成第二导电率的第二半导体区，以使所述第二导电率的相邻第二半导体区通过扩散连接起来；
通过热氧化在所述开口中的每一个中形成氧化膜作为屏蔽膜；
去除所述氮化膜；
通过使用所述绝缘膜掩模和屏蔽膜作为掩模植入杂质浓度比所述第二半导体区高的所述第二导电率的杂质离子来形成第二导电率表面区；
经由第一绝缘膜在所述第二半导体区和屏蔽膜的一部分上形成控制电极；
通过使用所述屏蔽膜和控制电极作为掩模植入所述第一导电率的杂质离子来形成所述第一导电率的第三半导体区，以使所述控制电极未被覆盖；
形成第二绝缘膜来露出所述控制电极的一部分并且去除所述屏蔽膜；以及
形成与所述第三半导体区以及所述第二绝缘膜未覆盖的所述控制电极的一部分接触的第一电极。
16.如权利要求15所述的制造方法，其特征在于，
在所述耐压结构部分中，在所述氮化膜中形成的所述开口的宽度比在如权利要求15所述的有源部分中的氮化膜中形成的所述开口的宽度窄。
17.如权利要求14所述的制造方法，还包括：
通过在形成所述第二半导体区时将杂质浓度相对高的所述第二导电率的杂质离子植入所述开口来形成所述第二导电率的高浓度区，所述高浓度区在形成所述第二半导体区之后形成。
18.一种在第一导电率的第一半导体区前侧的表面层中选择性地形成有第二导电率的第二半导体区的半导体装置的制造方法，其中包围所述半导体装置的有源部分的耐压结构部分在形成所述有源部分时同时形成，所述制造方法包括：
在所述第一半导体区前侧的表面层中形成屏蔽膜；
形成各自呈环状的多个屏蔽开口，以包围所述屏蔽膜中的有源部分；
通过经由所述屏蔽膜开口将所述第二导电率的杂质离子植入并扩散到所述第一半导体区的表面层中来形成包围所述有源部分的所述第二导电率的第五半导体区、包围所述第五半导体区的所述第二导电率的第六半导体区、以及包围所述第六半导体区的所述第二导电率的第七半导体区；
在所述屏蔽开口中露出的所述第五、第六和第七半导体区的表面层中形成第一局部氧化膜；
在形成所述第一局部氧化膜之后选择性地去除所述屏蔽膜；
在所述屏蔽膜和第一局部氧化膜之间露出的所述第五、第六和第七半导体区的表面层中形成第二局部氧化膜；
在形成所述第二局部氧化膜之后选择性地去除所述屏蔽膜；
经由第一绝缘膜在所述第一半导体区上形成控制电极，经由所述第一局部氧化膜在所述第六半导体区上形成第一导电层，以及经由所述第二局部氧化膜在所述第七半导体区上形成与所述第一导电层间隔开的第二导电层；
在所述有源部分的最外圆周中，使用所述控制电极和第二局部氧化膜作为掩模在所述第一半导体区的表面层中形成第二半导体区，并且再次使用所述控制电极和第二局部氧化膜作为掩模在所述第二半导体区的表面层中选择性地形成所述第一导电率的第三半导体区；
形成第二绝缘膜来覆盖所述控制电极，在所述第一和第二导电层的表面上选择性地形成第三绝缘膜，并且选择性地去除所述第二局部氧化膜；
形成与所述第三半导体区接触并且通过所述第二绝缘膜与所述控制电极绝缘的第一电极，并且形成接触所述第二导电层的第三电极；以及
在所述第一半导体区的后侧形成第二电极。
19.如权利要求18所述的制造方法，其特征在于，
所述第二导电层或所述第三电极的位于其有源部分侧的一端被形成为覆盖所述第六半导体区的一部分，所述端接触所述第二导电层。
20.如权利要求18所述的制造方法，还包括：
通过使用所述第一和第二局部氧化膜植入杂质浓度比所述第一半导体区高的所述第一导电率的杂质离子，在所述第一半导体区的表面层中形成所述第一导电率的对区，其中
所述第二半导体区在所述第一半导体区中的对区的表面层中形成，以及
所述控制电极经由所述第一绝缘膜在所述第二半导体区的表面上形成，所述第二半导体区被所述第一半导体区中的所述对区和第三半导体区夹在中间。
21.如权利要求18所述的制造方法，还包括：
通过使用所述第一局部氧化膜以及第二和第三绝缘膜将杂质浓度比 所述第二半导体区高的所述第二导电率的杂质离子植入所露出的第五和第七半导体区的表面层来形成所述第二导电率的高浓度区，所述第二导电率的高浓度区在形成所述第二和第三绝缘膜并且选择性地去除所述第二局部氧化膜之后形成。
22.如权利要求18所述的制造方法，其特征在于，
通过再次使用所述屏蔽膜和控制电极作为掩模，所述第二和第三半导体区顺序地在所述第一半导体区的表面层中在所述有源部分的内圆周上形成。
23.如权利要求18所述的制造方法，其特征在于，
使用氮化膜来形成所述屏蔽膜。
24.如权利要求18所述的制造方法，其特征在于，
使用半导体来形成所述第一和第二导电层。
25.如权利要求24所述的制造方法，还包括：
将所述第一导电率的杂质引入所述第一和第二导电层。
26.如权利要求18所述的制造方法，其特征在于，
形成引入有所述第一导电率的杂质的所述第一导电层作为半导体层，并且形成所述第二导电层作为金属层。
27.如权利要求1所述的制造方法，还包括：
将所述第一导电率的杂质引入所述控制电极。
28.如权利要求1到27中任一项所述的制造方法，其特征在于，
第一导电率的低阻层设置在所述第一半导体区和第二电极之间。
29.如权利要求1到27中任一项所述的制造方法，其特征在于，
所述第二导电型的第四半导体区设置在所述第一半导体区和第二电极之间。
30.一种在相同半导体衬底上设置有有源部分和包围所述有源部分的耐压结构部分的半导体装置，所述半导体装置包括：
第一导电率的第一半导体区；
选择性地设置在所述第一半导体区前侧的表面层中的第二导电率的第二半导体区；
选择性地设置在所述第二半导体区的表面层中的所述第一导电率的 第三半导体区；
经由第一绝缘膜设置在所述第二半导体区的表面上的控制电极，所述第二半导体区被所述第一和第三半导体区夹在中间；
覆盖所述控制电极的第二绝缘膜；
接触所述第三半导体区并且通过所述第二绝缘膜与所述控制电极绝缘的第一电极；
设置在所述第一半导体区的后侧的第二电极；
杂质浓度比所述第一半导体区高且比所述第二半导体区低的所述第二导电率的第五半导体区，所述第二导电率的第五半导体区接触并包围所述第二半导体区、并且设置在深度比所述第二半导体区深的部位；
杂质浓度与所述第五半导体区基本上相等的所述第二导电率的第六半导体区，所述第二导电率的第六半导体区接触并包围所述第五半导体区、并且设置在深度与所述第五半导体区基本上相等的部位；
杂质浓度与所述第五半导体区基本上相等的所述第二导电率的第七半导体区，所述第二导电率的第七半导体区接触并包围所述第六半导体区、并且设置在深度与所述第五半导体区基本上相等的部位；
选择性地设置在所述第五、第六和第七半导体区的表面层中的第一局部氧化膜；
选择性地设置在所述第五、第六和第七半导体区的表面层中并接触所述第一局部氧化膜的第二局部氧化膜；
经由所述第一局部氧化膜设置在所述第六半导体区上的第一导电层；
经由所述第二局部氧化膜设置在所述第七半导体区上、与所述第一导电层间隔开的第二导电层；
选择性地设置在所述第一和第二导电层上的第三绝缘膜；以及
接触所述第二导电层的第三电极，其中
所述第一导电层被设置成环状，
所述第二导电层被设置成环状，所述第二导电层包围所述第一导电层，并且
所述第二导电层或所述第三电极的位于其有源部分侧的一端被设置成覆盖所述第六半导体区的一部分，所述端接触所述第二导电层。
31.如权利要求30所述的半导体装置，还包括：
设置在所述第一半导体区的表面层中的所述第一导电率的对区，其中
所述第二半导体区设置在所述第一半导体区中的对区的表面层中，并且
所述控制电极经由所述第一绝缘膜设置在所述第二半导体区的表面上，所述第二半导体区被所述第一半导体区中的所述对区和第三半导体区夹在中间。
32.如权利要求30所述的半导体装置，还包括：
设置在所述第五和第七半导体区的表面层中并且具有比所述第二半导体区高的杂质浓度的所述第二导电率的高浓度区。
33.如权利要求30所述的半导体装置，其特征在于，
所述第一和第二导电层为添加有所述第一导电率的杂质的导电半导体层。
34.如权利要求30所述的半导体装置，其特征在于，
所述第一导电层为添加有所述第一导电率的杂质的导电半导体层，并且所述第二导电层为金属层。
35.如权利要求30所述的半导体装置，其特征在于，
所述控制电极为添加有所述第一导电率的杂质的导电半导体层，并且所述第二导电层为金属层。
36.如权利要求30到35中任一项所述的半导体装置，其特征在于，
第一导电率的低阻层设置在所述第一半导体区和第二电极之间。
37.如权利要求30到35中任一项所述的半导体装置，其特征在于，
所述第二导电率的第四半导体区设置在所述第一半导体区和第二电极之间。
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