[go: up one dir, main page]

CN1160932A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN1160932A
CN1160932A CN96121720A CN96121720A CN1160932A CN 1160932 A CN1160932 A CN 1160932A CN 96121720 A CN96121720 A CN 96121720A CN 96121720 A CN96121720 A CN 96121720A CN 1160932 A CN1160932 A CN 1160932A
Authority
CN
China
Prior art keywords
semiconductor device
electrode
external electrode
directly connected
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN96121720A
Other languages
English (en)
Other versions
CN1128475C (zh
Inventor
富田至洋
泽井章能
浅井胜乘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Semiconductor Engineering Corp
Mitsubishi Electric Corp
Original Assignee
Renesas Semiconductor Engineering Corp
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Semiconductor Engineering Corp, Mitsubishi Electric Corp filed Critical Renesas Semiconductor Engineering Corp
Publication of CN1160932A publication Critical patent/CN1160932A/zh
Application granted granted Critical
Publication of CN1128475C publication Critical patent/CN1128475C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01076—Osmium [Os]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Die Bonding (AREA)

Abstract

用于增强芯片和固定基片间连接装置的疲劳寿命的半导体器件，具有近似球形的隆起电极和焊接区电极的多个突出电极部分形成于芯片下表面。多个近似球形的连接端通过加热熔化直接连接于相对应的焊接区电极。多个连接面被做在引线板的上表面。引线板在平面结构上要比芯片的面积大，多个外电极部分被制作在引线板的下表面，每一个外电极部分包括连接面和基本上为球形的外电极。连接面通过加热熔化分别直接连接于相对应的连接端。

Description

半导体器件
本发明涉及一种具有用倒装片技术封装的半导体芯片的半导体器件。
图6是具有用倒装片技术封装的半导体芯片的常规半导体器件的剖面图。如图6所示，多个突出电极部分20位于LSI芯片1的下表面，每一个突出电极部分20包括隆起电极2和焊接区电极3。隆起电极2电连接于LSI芯片1上的电极，这在图6中未示出。
LSI芯片1，多个隆起电极2和多个焊接区电极3都被密封于树脂4里，焊接区电极3露在树脂4的下表面。多个焊接区电极3和多个连接端5通过加热熔化分别直接连接。在这种情况下，可以通过连接端5提供来自于LSI芯片1的电极的信号。连接端5是用来连接到固定基片上的端口。图6这种结构已经公开于例如，日本特许公开6302604(1994)号中。
如图6所示，包含用倒装片技术封装半导体芯片1的半导体器件具有高封装密度，从而以低成本获得尺寸的减小和高功能。
在特定应用中，例如，当一种用常规方法如金属线键合封装技术封装的半导体器件被用倒装片封装技术封装的半导体器件所代替，固定基片的连接端在大多数情况下并不是以一种高密度的形式被封装。
在这种情形下，由于半导体器件的连接端通过倒装片技术封装成高密度形式与固定基片的连接端被封装成一种低密度形式不匹配，所以这种用倒装片技术封装的半导体器件就不能用。
另外，由LSI芯片1与固定基片之间的热膨胀系数不同产生的热应力会在LSI芯片1和固定基片之间形成的电连接装置(隆起电极2，焊接区电极3和连接端5)上造成有害影响，导致那里的疲劳负荷下使用寿命缩短。
依照本发明的第一方面，一种半导体器件，包括：具有第一和第二主表面的半导体芯片，此半导体芯片的第二主表面上有多个具有第一厚度的突出电极部分；多个具有第二厚度而且分别直接连接于相对应的突出电极部分的连接端；用于掩盖半导体芯片第二主表面而且包括这些突出电极部分的树脂；具有第一和第二主表面的连接板，连接极包括多个制作在第一主表面上的电极区，和制作在第二主表面上的多个具有第二厚度的外电极部分，这多个电极区被分别连接于这些相应的外电极部分并且分别直接相应地连接于这些连接端。
依照本发明的第二方面，最好连接板在平面结构上要比半导体芯片面积大；并且相邻两个外电极部分的距离要比相邻两个突出电极部分的大。
依照本发明的第三方面，最好在每一个突出电极部分的前端有一个平坦的导电面恰与树脂共面。突出电极部分的导电面分别直接连接于相对应的连接端。
依照本发明的第四方面，最好树脂也做在包括连接端和电极区的连接板的第一主表面上。
依照本发明的第五方面，最好满足关系式T1＞T2≥T3，其中T1、T2和T3分别是突出电极部分、连接端和外电极部分的主要部分的熔点。
依照本发明的第六方面，最好突出电极部分的主要部分是由具有熔解温度为T1的第一材料制成的，并且外电极部分的主要部分是由具有熔解温度为T2的第二材料制成的(T2＜T1)；并且每一个连接端包括由第一材料做成的第一区域和由第二材料做成的第二区域，连接端的第一区域分别直接连接于相对应的突出电极部分。
根据本发明的第七方面，最好半导体器件还包括：具有第一和第二主表面的第二半导体芯片，在第二半导体芯片的第二主表面上有多个具有第一厚度的第二突出电极部分；多个具有第二厚度的第二连接端分别直接连接于相对应的第二突出电极部分；和用于掩盖第二半导体芯片的第二主表面的包括多个第二突出电极部分的第二树脂，连接板还包括多个制作在第一主表面上的多个第二电极区，和做在第二主表面上具有第三厚度的第二外电极部分，这些第二电极区分别电连接于相对应的第二外电极部分和相对应的第二连接端。
如上所述，根据本发明的第一方面，此半导体器件包括：突出电极部分，连接端和外电极部分。它们分别具有第一、第二和第三厚度，并且作为电连接固定基片和半导体芯片的装置。
当半导体器件已经安装在固定基片上，由半导体芯片和固定基片的热膨胀系数的不同造成的热应力就可以被分配在突出电极部分，连接端和外电极部分上，并且连接板本身也具有抵消热应力的缓冲器的功能。因此，采用这种半导体器件可以用来增长半导体芯片和固定基片之间的电连接装置的疲劳负荷下使用寿命。
另外，在连接板的第二主表面的外电极部分不受相对于突出电极部分和连接端的物理位置的限制而做在连接板的第二主表面上。这增强了形成外电极部分的设计的灵活性，使得半导体器件可以被安装于所要求的固定基片。
树脂形成为掩盖包括突出电极部分的半导体芯片第二主表面的树脂以抑制突出电极部分的热疲劳。因此，器件的可靠性增强了。
根据本发明第二方面的半导体器件，连接板在平面结构上面积要比半导体芯片大，相邻外电极部分之间的距离比相邻突出电极部分之间的距离大。所以，外电极部分可以具有相当大的尺寸。
因此，外电极部分可以具有来承受热应力的更大强度。这便实现了此种半导体器件，它使得半导体芯片和固定基片之间电连接装置的疲劳负荷下使用寿命更长。
根据本发明第三方面的半导体器件，在每一个突出电极部分的前端有一个平坦的导电面与树脂共表面，并且突出电极部分的导电面分别直接连接于相对应的连接端。因此，在不改变高度和形状的情况下连接端可以做在此导电平面上。
根据本发明的第四方面的半导体器件，树脂也做在包括连接端和电极区的连接板的第一主表面上，这可以抑制连接端的疲劳热应力，进一步提高了器件的可靠性。
根据本发明的第五方面的半导体器件，满足关系式T1＞T2≥T3，这里T1、T2和T3分别是突出电极部分的主要部分，连接端，和外电极部分的主要部分的熔点。当通过加热熔化把外电极部分安装在固定基片上时，加热温度必须低于熔点T1，至少可以防止突出电极部分被错误地熔化。
根据本发明的第六方面的半导体器件，突出电极部分的主要部分是由熔点为T1的第一材料制成的，并且外电极部分的主要部分是由熔点为T2的第二材料制成的(T2＜T1)。每一个连接端包括两个区域，第一区域由第一材料制成，第二区域由第二材料制成。连接端的第一区域直接连接于相对应的突出电极部分。因此，当外电极部分通过加热熔化安装于固定基片时，加热温度必须低于熔点T1，以防止连接端的第一区域和突出电极部分的误熔。
另外，只要求两种材料(第一和第二材料)用于制作突出电极部分的主要部分，连接端和外电极部分的主要部分。这降低了装配半导体器件所需的成本。
根据本发明的第七方面的半导体器件，还包括：包括多个第二突出电极部分的第二半导体芯片，多个依次直接连接于第二突出电极部分的第二连接端和第二树脂，它用于掩盖包括多个第二突出电极部分的第二半导体芯片的第二主表面；连接板，它包括多个在第一主表面的第二连接端和许多在第二主表面上具有第三厚度的第二外电极端。第二电极区分别电连接于相对应的第二外电极端。第二电极区依次直接连接于相对应的第二连接端。
因此，提供了具有造于一个连接板上的两个半导体芯片的单一的半导体器件。
本发明的一个目的是提供一种半导体器件，用于增长半导体芯片与固定基片之间电连接装置的疲劳负荷下使用寿命。
本发明这些和其它的一些目的、特点、方面和优点会随着下面本发明与附图一起更详细的描述而变得更明显。
图1是依据本发明第一最佳实施例的第一模式的半导体器件的截面图。
图2是第一最佳实施例的第二模式的截面图。
图3是依据本发明第二最佳实施例的半导体器件的截面图。
图4示意地图解说明了依据本发明第三最佳实施例的第二模式的半导体器件。
图5是依据本发明第四最佳实施例的半导体器件的截面图。
图6是常规半导体器件的剖视图。
《第一最佳实施例》
<第一模式>
图1是依据本发明的第一最佳实施例的第一模式的半导体器件的剖视图。如图1所示，在LSI芯片下表面有多个突出电极部分20，每一突出电极部分20都包括隆起电极2和焊接区电极3。多个焊接区电极3薄而且非常平，多个隆起电极2大体上是球状结构且具有比焊接区电极3厚得多的第一厚度。这多个隆起电极2分别电连接于相对应的LSI芯片1的电极(图1未标出)。
多个大体上是球形结构的连接端5具有比在后面描述到的连接面6的厚度厚得足够多的第二厚度，此连接端5被安装在相对应的突出电极部分20上。连接端5通过加热熔化分别直接连接于相对应的焊接区电极3。
LSI芯片1包括多个突出电极部分20(隆起电极2和焊接区电极3)且被密封于树脂4里。在树脂4的下表面焊接区电极3和连接端5直接连接在一起。
多个薄且非常平的连接面6制作在引线板7(连接板)的上表面上，并且多个外电极部分30的每一个都包括连接面8和外电极9，造在引线板7的下表面上。连接面8薄且非常平，具有大体上球形结构的外电极9且有比连接面8的厚度厚得多的第三厚度。连接面6通过互连装置(图1未示出)如通过造于引线板7上的小洞分别电连接于相对应的连接面8 。
多个连接面6通过加热熔化分别直接连接于相对应的连接端5。
引线板在平面结构上面积要比LSI芯片1大。相邻两个外电极部分30之间的距离L1比相邻两个突出电极部分20之间的距离大足够多。外电极部分30(包括连结面8和外电极9)在尺寸上比突出电极部分20(隆起电极2和焊接区电极3)和连接端5大得足够多。
隆起电极2，焊接区电极3，连接端5，连接面6，连接面8和外电极9由金属制成。更具体地说，隆起电极2、连接端5和外电极9由金或同类金属制成，并且焊接区电极3、连接面6和连接面8由铜或同类金属制成。引线板7可以是例如玻璃纤维增强的环氧树脂基片和聚酰亚胺带。
先把具有这种结构的半导体器件放在固定基片上，再把外电极部分30的外电极9通过加热熔化分别连接于相对应的固定基片上的连接端。这就使得半导体器件可以安装于固定基片上。
本发明第一方面的第一方式的半导体器件中，突出电极部分20，连接端5和外电极部分30分别有第一、第二和第三厚度，它们被用作把固定基片和LSI芯片1电连接在一起的装置。
因此，当第一最佳实施例的第一模式的半导体器件安装于固定基片时，由LSI芯片1和固定基片的热膨胀系数不同造成的热应力被分配给突出电极部分20(隆起电极2和焊接区电极3)、焊接区电极5(连接面6)和外电极部分30(连接面8和外电极9)，并且引线板7本身也具有抵制热应力的缓冲器的功能。这造成LSI芯片1和固定基片之间的电连接装置的疲劳负荷下使用寿命的增长(第一作用)。
另外，多个外电极部分30可以不受相对于突出电极部分20和连接端5的物理位置限制装配于引线板7的下表面的任何位置。这种在设置外电极部分30时的设计灵活性的增加，使得半导体器件可以装配在所要求的固定基片上(第二作用)。因此，外电极部分30可以安排在引线板7的下表面且与具有低封装密度的常规结构的半导体器件而制造的固定基片的连接端相匹配。
树脂4掩盖具有突出电极部分20的LSI芯片1的下表面以抑制突出电极部分20的热疲劳。这增强了器件的可靠性(第三作用)。
在第一最佳实施例的第一模式的半导体器件中，引线板7在平面结构的面积比LSI芯片大，并且相邻外电极部分30间的距离比相邻突出电极部分间的距离大。因此，多个外电极9可以有相当大的尺寸。
因此，外电极部分30有更大的强度抵制热应力。这样便实现了此种半导体器件，它使得LSI芯片与固定基片间的电连接装置的疲劳负荷下使用寿命更加增长(第四作用)。
另外，在第一最佳实施例的第一方式的半导体器件中，在每一个突出电极部分20的前端有一个焊接区电极3，焊接区电极3在与树脂的共表面上有一个非常好的平面。由于突出电极部分20的焊接区电极3通过加热熔化分别直接连接于连接端5，所以连接端5可以不改变高度和形状地做于焊接区电极3上。
在第一最佳实施例的第一方式中隆起电极2，连接端5和外电极9的形状都大体上是球形，但又不限于此。隆起电极2，连接端5和外电极9应该制作成象支状管脚一样具有一规定厚度。引线板7也不限制于只用上面提到的玻璃纤维强化环氧树脂基片和聚酰亚胺带。引线板7的材料并不很受限制。例如，玻璃纤维强化塑料也可用于引线板7。
<第二模式>
图2是依照本发明的第一最佳实施例的第二模式的半导体器件的剖面图。如图2所示，多个外电极部分31位于引线板27的下表面，每一个都包括连接面28和外电极29。多个连接面28薄且非常平，具有大体上是半球形结构的外电极29的厚度是第三厚度，它比连接面28的厚度厚得多。多个连接面6通过引线板27中的互联装置(图2未示出)分别电连接于相对应的连接面28。多个连接面6通过加热熔化直接连接于相对应的连接端5。
引线板27在平面结构上与LSI芯片1基本上同样大小。相邻外电极部分31之间的距离L3基本上与相邻突出电极部分20之间的距离L2相等。外电极部分31(连接面28和外电极29)在尺寸上基本上与突出电极部分20(隆起电极2和焊接区电极3)和连接端5同样大。第二模式的其它构件与图1所示的第一模式的相似。
具有上述结构的第二方式的半导体器件提供第一方式的半导体器件的第一到第三作用。由于引线板27在平面结构上与LSI芯片1大致同样大小和由于相邻外电极部分31之间距离L3与相邻突出电极部分20之间的距离L2相等，所以，第二方式的半导体器件的另外一项长处是可以保持高密度。
第一最佳实施例的第二模式中的隆起电极2，连接端5，和外电极29的结构大体上是球形的，而且并不受限于此。隆起电极2，连接端5和外置电极29应被制造成象支状管脚一样具有一规定厚度。引线板27并不限于用上面提到的玻璃纤维强化环氧树脂和酰基亚胺带制作。引线板27的材料并不很受限制。例如，玻璃纤维强化的塑料就可用于引线极27。
《第二最佳实施例》
图3是依照本发明的第二最佳实施例的半导体器件的剖面图。如图3所示，半导体器件还包括树脂4之外的树脂10，它做在包括连接端5和连接面6的引线板7的上表面。第二最佳实施例的半导体器件的其它构件与图1所示的第一最佳实施例的第一模式的半导体器件的相似。树脂10在图1的结构获得后通过第二树脂密封工艺制成。
树脂10被做在包括连接端5和连接面6的引线板的上表面。具有树脂10的这种如上所述的结构的第二最佳实施例的半导体器件可以抑制连接端5的热疲劳以相应提高那里的可靠性。
《第三最佳实施例》
<第一模式>
依照本发明第三最佳实施例的第一模式的半导体器件在结构上与图1所示的第一最佳实施例的第一模式的相同。
第三最佳实施例的第一模式的半导体器件的不同之处是采取满足T1＞T2＞T3的关系式，这里T1是突出电极部分20的大部分区域即隆起电极2的熔点，T2是连接端5的熔点，T3是外电极部分30的大部分区域即外电极9的熔点。
在具有如上所述结构的第三最佳实施例第一模式的半导体器件中，当外电极9通过加热熔化而安装于固定基片上时，由于满足关系式T1＞T2＞T3这里T1、T2、T3分别是隆起电极2，连接端5和外电极9的熔点，所以加热温度TH限制在低于熔点T2以防止连接端5和隆起电极2误熔。
第一模式的结构如图1采用的结构所示，但第一模式也可用于图2所示的第一最佳实施例的第二模式的结构或者图3所示的第二最佳实施例的结构。
在第三最佳实施例的第一模式中，满足关系式T1＞T2＞T3，这里T1、T2、T3依次是隆起电极2，连接端5和外电极9的熔点。然而，在最低要求下，关系式T1＞T2≥T3应该能满足，通过限制加热温度TH低于熔点T1以防止当外电极9通过加热熔化而安装于固定基片上时隆起电极2的误熔。
<第二模式>
图4大略表示了依据本发明的第三最佳实施例的第二模式的半导体器件。如图4所示，每一个连接端5包括第一区域51和第二区域52。第一区域51分别直接连接于突出电极部分20的连接区电极3。第二区域分别直接连接于连接面6。
第一区域51由与隆起电极2相同的金属材料组成，第二区域52由与外电极9相同的金属材料组成。金属材料的选择满足关系式T1＞T2，这里T1是突出电极部分20的大部分区域即隆起电极2的金属材料的熔点，T2是外电极部分30大部分区域即外电极9的金属材料的熔点。
在具有如上所述结构的本发明的第三最佳实施例第二模式的半导体器件中，当外电极9通过加热熔化安装于固定基片上时，隆起电极2和连接端5的第一区域51可以防止被误熔，是因为满足关系式T1＞T2，这里T1和T2分别是隆起电极2和外电极9的熔点。
另外，只要求有两种金属材料用于形成突出电极部分20的主要部分(隆起电极2)、连接端5和外电极部分30的大部分(外电极9)，这降低了装配半导体器件所需的成本。
《第四最佳实施例》
图5是依照本发明第四最佳实施例的半导体器件的剖面图。如图5所示，多个薄且非常平的连接面6a，6b造于引线板17的上表面上，多个外电极部分40a每一个包括连接面18a和外电极19a，而且多个外电极部分40b每一个包括连接面18b和外电极19b，外电极部分40b形成于引线板17的下表面。连接面18a，18b薄且非常平。外电极19a，19b基本上是具有第三厚度的球形结构，它比连接面18a，18b的厚度厚足够多。互连装置(图5未示出)使得连接面6a和相应的连接面18a，连接面6b和相应的连接面18b分别电连接。
半导体区11a和11b分别置于引线板17的上表面上的连接面6a和连接面6b上。具体地说，连接面6a分别直接地连接于LSI芯片1a上对应的连接端5a，连接面6b分别直接地连接于LSI芯片1b上对应的连接端5b。
半导体区11a包括LSI芯片1a，突出电极部分20a(隆起电极2a和焊接区电极3a)，树脂4a，连接端5a，树脂10a，它们在结构上与图3所示的第二最佳实施例的半导体区相似(LSI芯片1，突出电极部分20(隆起电极2和焊接区电极3)，树脂4，连接端5和树脂10)。
半导体区11b包括LSI芯片1b，突出电极部分20b(隆起电极2b和焊接区电极3b)，树脂4b，连接端5b，树脂10b。它们在结构上与图3所示的第二最佳实施例的相应部分相似(LSI芯片1，突出电极部分20(隆起电极2和焊接区电极3)，树脂4，连接端5和树脂10)。
具有如上所述结构的第四最佳实施例提供了一种单个半导体器件，它包括做在单个引线板17上的两个LSI芯片1a和1b。
由于本发明已经被详细描述，以上描述在所有方面仅是说明性的而不是限定性的。可以理解，能设计出大量的其它改进和变动而不超出本发明的范围。

Claims (10)

1.一种半导体器件，包括：
具有第一和第二主表面的半导体芯片，所述半导体芯片包括制作在它的第二主表面上的多个具有第一厚度的突出电极部分；
多个具有第二厚度的连接端分别直接连接于相应的所述多个突出电极部分；
树脂，用于掩盖包括所述突出电极部分的所述半导体芯片的第二主表面；以及
具有第一和第二主表面的连接板，所述连接板包括制作在它的第一主表面上的多个电极区和制作在它的第二主表面上具有第三厚度的多个外电极部分，所述多个电极区分别电连接于相对应的所述外电极部分和直接连接于相对应的所述连接端。
2.权利要求1所述的半导体器件，其中，所述的树脂用于掩盖整个半导体芯片。
3.权利要求1所述的半导体器件，其中，所述的连接板在平面结构上面积比所述半导体芯片大，以及
其中，相邻两个所述外电极部分之间的距离比相邻两个所述突出电极部分之间的距离大。
4.权利要求1所述的半导体器件，其中，所述连接板在平面结构上与所述半导体芯片在空间上同等扩张，以及
其中，相邻两个所述外电极部分之间的距离与相邻两个所述突出电极部分之间距离相等。
5.权利要求3所述的半导体器件，其中，每一个所述突出电极部分在它前端有一个平坦的导电面与上述树脂共面，所述突出电极部分的所述导电面分别直接连接于相对应的所述连接端。
6.权利要求5所述的半导体器件，其中，每一个所述电极区包括第二导电面，以及
其中，每一个所述外电极部分包括第三导电面，该面直接连接到所述连接板的第二主表面。
7.权利要求5所述的半导体器件，其中，所述树脂也做在具有所述连接端和所述连接区的所述连接板的第一主表面。
8.权利要求3所述的半导体器件，其中，满足关系式T1＞T2≥T3，这里T1、T2、T3分别是所述突出电极部分，所述连接端和所述外电极部分的主要部分的熔点。
9.权利要求3所述的半导体器件，其中，所述突出电极部分的主要部分由具有熔点为T1的第一材料制成，所述外电极部分的主要部分由具有熔点为T2的第二材料制成(T2＜T1)，以及
其中，每一个所述连接端包括由所述第一材料制成的第一区域和由所述第二材料制成的第二区域，所述连接端的所述第一区域分别直接连接于相对应的所述突出电极部分。
10.权利要求3所述的半导体器件，还包括：
具有第一和第二主表面的第二半导体芯片，所述第二半导体芯片包括被做在它的第二主表面上而且具有所述第一厚度的多个第二突出电极部分；
具有所述第二厚度的多个第二连接端，它们被分别直接连接于相对应的所述多个第二突出电极部分；以及
第二树脂，用于掩盖包括所述多个第二突出电极部分的所述第二半导体芯片的第二主表面，
所述连接板，它还包括做在它的第一主表面上多个第二电极区和被做在它的第二主表面上多个具有第三厚度的第二外电极部分，
所述第二电极区分别电连接于相应的所述多个第二外电极部分，依次直接连接于相应的所述多个第二连接端。
CN96121720A 1996-03-27 1996-11-20 半导体器件 Expired - Fee Related CN1128475C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP07221596A JP3863213B2 (ja) 1996-03-27 1996-03-27 半導体装置
JP72215/96 1996-03-27
JP72215/1996 1996-03-27

Publications (2)

Publication Number Publication Date
CN1160932A true CN1160932A (zh) 1997-10-01
CN1128475C CN1128475C (zh) 2003-11-19

Family

ID=13482810

Family Applications (1)

Application Number Title Priority Date Filing Date
CN96121720A Expired - Fee Related CN1128475C (zh) 1996-03-27 1996-11-20 半导体器件

Country Status (6)

Country Link
US (1) US5666008A (zh)
JP (1) JP3863213B2 (zh)
KR (1) KR100194746B1 (zh)
CN (1) CN1128475C (zh)
DE (1) DE19644297A1 (zh)
TW (1) TW362264B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100454532C (zh) * 2003-03-14 2009-01-21 通用电气公司 装置组件
CN103878462A (zh) * 2012-12-20 2014-06-25 浙江大学 使用小焊块取代焊锡片的焊接方式

Families Citing this family (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5661082A (en) * 1995-01-20 1997-08-26 Motorola, Inc. Process for forming a semiconductor device having a bond pad
SG45122A1 (en) * 1995-10-28 1998-01-16 Inst Of Microelectronics Low cost and highly reliable chip-sized package
US6072239A (en) 1995-11-08 2000-06-06 Fujitsu Limited Device having resin package with projections
US6159770A (en) * 1995-11-08 2000-12-12 Fujitsu Limited Method and apparatus for fabricating semiconductor device
US6329711B1 (en) 1995-11-08 2001-12-11 Fujitsu Limited Semiconductor device and mounting structure
US6376921B1 (en) 1995-11-08 2002-04-23 Fujitsu Limited Semiconductor device, method for fabricating the semiconductor device, lead frame and method for producing the lead frame
US6064576A (en) * 1997-01-02 2000-05-16 Texas Instruments Incorporated Interposer having a cantilevered ball connection and being electrically connected to a printed circuit board
JP3081559B2 (ja) * 1997-06-04 2000-08-28 ニッコー株式会社 ボールグリッドアレイ型半導体装置およびその製造方法ならびに電子装置
US6407461B1 (en) * 1997-06-27 2002-06-18 International Business Machines Corporation Injection molded integrated circuit chip assembly
SG71734A1 (en) * 1997-11-21 2000-04-18 Inst Materials Research & Eng Area array stud bump flip chip and assembly process
US20070102827A1 (en) * 1997-12-08 2007-05-10 3M Innovative Properties Company Solvent Assisted Burnishing of Pre-Underfilled Solder-Bumped Wafers for Flipchip Bonding
US6303408B1 (en) * 1998-02-03 2001-10-16 Tessera, Inc. Microelectronic assemblies with composite conductive elements
JPH11312749A (ja) * 1998-02-25 1999-11-09 Fujitsu Ltd 半導体装置及びその製造方法及びリードフレームの製造方法
SG75841A1 (en) 1998-05-02 2000-10-24 Eriston Invest Pte Ltd Flip chip assembly with via interconnection
US6406939B1 (en) 1998-05-02 2002-06-18 Charles W. C. Lin Flip chip assembly with via interconnection
US6031282A (en) * 1998-08-27 2000-02-29 Advantest Corp. High performance integrated circuit chip package
TW522536B (en) 1998-12-17 2003-03-01 Wen-Chiang Lin Bumpless flip chip assembly with strips-in-via and plating
TW396462B (en) 1998-12-17 2000-07-01 Eriston Technologies Pte Ltd Bumpless flip chip assembly with solder via
SG82590A1 (en) 1998-12-17 2001-08-21 Eriston Technologies Pte Ltd Bumpless flip chip assembly with strips and via-fill
US6111761A (en) * 1999-08-23 2000-08-29 Motorola, Inc. Electronic assembly
US6403460B1 (en) 2000-08-22 2002-06-11 Charles W. C. Lin Method of making a semiconductor chip assembly
US6660626B1 (en) 2000-08-22 2003-12-09 Charles W. C. Lin Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint
US6562709B1 (en) 2000-08-22 2003-05-13 Charles W. C. Lin Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint
US6551861B1 (en) 2000-08-22 2003-04-22 Charles W. C. Lin Method of making a semiconductor chip assembly by joining the chip to a support circuit with an adhesive
US6350633B1 (en) 2000-08-22 2002-02-26 Charles W. C. Lin Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint
US6402970B1 (en) 2000-08-22 2002-06-11 Charles W. C. Lin Method of making a support circuit for a semiconductor chip assembly
US6562657B1 (en) 2000-08-22 2003-05-13 Charles W. C. Lin Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint
US6436734B1 (en) 2000-08-22 2002-08-20 Charles W. C. Lin Method of making a support circuit for a semiconductor chip assembly
US6350632B1 (en) 2000-09-20 2002-02-26 Charles W. C. Lin Semiconductor chip assembly with ball bond connection joint
US6511865B1 (en) 2000-09-20 2003-01-28 Charles W. C. Lin Method for forming a ball bond connection joint on a conductive trace and conductive pad in a semiconductor chip assembly
US6350386B1 (en) 2000-09-20 2002-02-26 Charles W. C. Lin Method of making a support circuit with a tapered through-hole for a semiconductor chip assembly
US6544813B1 (en) 2000-10-02 2003-04-08 Charles W. C. Lin Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment
US6448108B1 (en) 2000-10-02 2002-09-10 Charles W. C. Lin Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment
US6548393B1 (en) 2000-10-13 2003-04-15 Charles W. C. Lin Semiconductor chip assembly with hardened connection joint
US6908788B1 (en) 2000-10-13 2005-06-21 Bridge Semiconductor Corporation Method of connecting a conductive trace to a semiconductor chip using a metal base
US7264991B1 (en) 2000-10-13 2007-09-04 Bridge Semiconductor Corporation Method of connecting a conductive trace to a semiconductor chip using conductive adhesive
US7009297B1 (en) 2000-10-13 2006-03-07 Bridge Semiconductor Corporation Semiconductor chip assembly with embedded metal particle
US6740576B1 (en) 2000-10-13 2004-05-25 Bridge Semiconductor Corporation Method of making a contact terminal with a plated metal peripheral sidewall portion for a semiconductor chip assembly
US6673710B1 (en) 2000-10-13 2004-01-06 Bridge Semiconductor Corporation Method of connecting a conductive trace and an insulative base to a semiconductor chip
US7132741B1 (en) 2000-10-13 2006-11-07 Bridge Semiconductor Corporation Semiconductor chip assembly with carved bumped terminal
US7071089B1 (en) 2000-10-13 2006-07-04 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with a carved bumped terminal
US6576539B1 (en) 2000-10-13 2003-06-10 Charles W.C. Lin Semiconductor chip assembly with interlocked conductive trace
US7075186B1 (en) 2000-10-13 2006-07-11 Bridge Semiconductor Corporation Semiconductor chip assembly with interlocked contact terminal
US7190080B1 (en) 2000-10-13 2007-03-13 Bridge Semiconductor Corporation Semiconductor chip assembly with embedded metal pillar
US6576493B1 (en) 2000-10-13 2003-06-10 Bridge Semiconductor Corporation Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps
US7094676B1 (en) 2000-10-13 2006-08-22 Bridge Semiconductor Corporation Semiconductor chip assembly with embedded metal pillar
US6440835B1 (en) 2000-10-13 2002-08-27 Charles W. C. Lin Method of connecting a conductive trace to a semiconductor chip
US6876072B1 (en) 2000-10-13 2005-04-05 Bridge Semiconductor Corporation Semiconductor chip assembly with chip in substrate cavity
US6699780B1 (en) 2000-10-13 2004-03-02 Bridge Semiconductor Corporation Method of connecting a conductive trace to a semiconductor chip using plasma undercut etching
US7129575B1 (en) 2000-10-13 2006-10-31 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped metal pillar
US6949408B1 (en) 2000-10-13 2005-09-27 Bridge Semiconductor Corporation Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps
US6872591B1 (en) 2000-10-13 2005-03-29 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with a conductive trace and a substrate
US6537851B1 (en) 2000-10-13 2003-03-25 Bridge Semiconductor Corporation Method of connecting a bumped compliant conductive trace to a semiconductor chip
US6984576B1 (en) 2000-10-13 2006-01-10 Bridge Semiconductor Corporation Method of connecting an additively and subtractively formed conductive trace and an insulative base to a semiconductor chip
US7129113B1 (en) 2000-10-13 2006-10-31 Bridge Semiconductor Corporation Method of making a three-dimensional stacked semiconductor package with a metal pillar in an encapsulant aperture
US7262082B1 (en) 2000-10-13 2007-08-28 Bridge Semiconductor Corporation Method of making a three-dimensional stacked semiconductor package with a metal pillar and a conductive interconnect in an encapsulant aperture
US7319265B1 (en) 2000-10-13 2008-01-15 Bridge Semiconductor Corporation Semiconductor chip assembly with precision-formed metal pillar
US7414319B2 (en) 2000-10-13 2008-08-19 Bridge Semiconductor Corporation Semiconductor chip assembly with metal containment wall and solder terminal
US6492252B1 (en) 2000-10-13 2002-12-10 Bridge Semiconductor Corporation Method of connecting a bumped conductive trace to a semiconductor chip
US6667229B1 (en) 2000-10-13 2003-12-23 Bridge Semiconductor Corporation Method of connecting a bumped compliant conductive trace and an insulative base to a semiconductor chip
KR20020029990A (ko) * 2000-10-16 2002-04-22 윤종용 실장리드가 구비된 기판을 포함하는 반도체 패키지 및 그제조방법
US6444489B1 (en) 2000-12-15 2002-09-03 Charles W. C. Lin Semiconductor chip assembly with bumped molded substrate
US6653170B1 (en) 2001-02-06 2003-11-25 Charles W. C. Lin Semiconductor chip assembly with elongated wire ball bonded to chip and electrolessly plated to support circuit
US20030054583A1 (en) * 2001-09-20 2003-03-20 Eastman Kodak Company Method for producing an image sensor assembly
JP2003100801A (ja) * 2001-09-25 2003-04-04 Mitsubishi Electric Corp 半導体装置
DE10213296B9 (de) * 2002-03-25 2007-04-19 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip, Verfahren zu seiner Herstellung und Verfahren zur Herstellung eines Nutzens
US20050013557A1 (en) * 2003-07-14 2005-01-20 Daoqiang Lu Optical packages and methods for controlling a standoff height in optical packages
US7993983B1 (en) 2003-11-17 2011-08-09 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with chip and encapsulant grinding
US7538415B1 (en) 2003-11-20 2009-05-26 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal, filler and insulative base
US7425759B1 (en) 2003-11-20 2008-09-16 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal and filler
US7446419B1 (en) 2004-11-10 2008-11-04 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar of stacked metal balls
US7268421B1 (en) 2004-11-10 2007-09-11 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar that includes enlarged ball bond
US7750483B1 (en) 2004-11-10 2010-07-06 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar and enlarged plated contact terminal
JP2007149851A (ja) * 2005-11-25 2007-06-14 Sony Computer Entertainment Inc 配線基板、電子部品実装構造、および電子部品実装方法
US20080061433A1 (en) * 2006-09-11 2008-03-13 Arquisal Rodel B Methods and substrates to connect an electrical member to a substrate to form a bonded structure
US7494843B1 (en) 2006-12-26 2009-02-24 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with thermal conductor and encapsulant grinding
US7811863B1 (en) 2006-10-26 2010-10-12 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with metal pillar and encapsulant grinding and heat sink attachment
KR100969441B1 (ko) * 2008-06-05 2010-07-14 삼성전기주식회사 반도체칩이 실장된 인쇄회로기판 및 그 제조방법
TW201011878A (en) * 2008-09-03 2010-03-16 Phoenix Prec Technology Corp Package structure having substrate and fabrication thereof
US10522505B2 (en) 2017-04-06 2019-12-31 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method for manufacturing the same
JP6861358B2 (ja) * 2017-06-09 2021-04-21 パナソニックＩｐマネジメント株式会社 触力覚センサ、触力覚センサの製造方法および触力覚センサを用いた検知方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3380155A (en) * 1965-05-12 1968-04-30 Sprague Electric Co Production of contact pads for semiconductors
US4871921A (en) * 1988-08-09 1989-10-03 Honeywell Inc. Detector array assembly having bonding means joining first and second surfaces except where detectors are disposed
JP3150351B2 (ja) * 1991-02-15 2001-03-26 株式会社東芝 電子装置及びその製造方法
KR940001149B1 (ko) * 1991-04-16 1994-02-14 삼성전자 주식회사 반도체 장치의 칩 본딩 방법
JP2523250B2 (ja) * 1991-08-16 1996-08-07 インターナショナル・ビジネス・マシーンズ・コーポレイション ジシアネ―トの混合物を含む組成物
JPH06112463A (ja) * 1992-09-25 1994-04-22 Mitsubishi Electric Corp 半導体装置及びその実装方法
US5550408A (en) * 1992-11-18 1996-08-27 Matsushita Electronics Corporation Semiconductor device
JP3057130B2 (ja) * 1993-02-18 2000-06-26 三菱電機株式会社 樹脂封止型半導体パッケージおよびその製造方法
JP3258764B2 (ja) * 1993-06-01 2002-02-18 三菱電機株式会社 樹脂封止型半導体装置の製造方法ならびに外部引出用電極およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100454532C (zh) * 2003-03-14 2009-01-21 通用电气公司 装置组件
CN103878462A (zh) * 2012-12-20 2014-06-25 浙江大学 使用小焊块取代焊锡片的焊接方式

Also Published As

Publication number Publication date
KR970067800A (ko) 1997-10-13
US5666008A (en) 1997-09-09
KR100194746B1 (ko) 1999-06-15
CN1128475C (zh) 2003-11-19
JP3863213B2 (ja) 2006-12-27
DE19644297A1 (de) 1997-10-02
JPH09260437A (ja) 1997-10-03
TW362264B (en) 1999-06-21

Similar Documents

Publication Publication Date Title
CN1160932A (zh) 半导体器件
CN1118098C (zh) 半导体集成电路器件
CN1159956C (zh) 装有芯片封装的电路基板的端电极及其制造方法
US5677575A (en) Semiconductor package having semiconductor chip mounted on board in face-down relation
CN1267993C (zh) 半导体装置及其制造方法
CN1207785C (zh) 半导体器件、电子装置的制造方法、电子装置和携带式信息终端
CN1219320C (zh) 半导体器件
CN1107349C (zh) 一种半导体器件引线框架及引线接合法
CN1099710C (zh) 半导体器件
JP3383398B2 (ja) 半導体パッケージ
CN1185698C (zh) 半导体装置及其制造方法、电路板以及电子设备
CN1271509A (zh) 将半导体元件安装到电路板上的方法及半导体器件
CN1452245A (zh) 半导体器件及其制造方法
CN1992362A (zh) 光半导体器件以及其制造方法
US6552267B2 (en) Microelectronic assembly with stiffening member
CN100337327C (zh) 半导体器件及其制造方法
CN1836319A (zh) 半导体封装中芯片衬垫布线的引线框
CN1219766A (zh) 半导体器件及其制造方法
CN1925141A (zh) 晶片封装结构
CN1319890A (zh) 半导体器件和使用该半导体器件的半导体组件
JPWO2017188278A1 (ja) 発光装置
CN1574308A (zh) 热方面增强的部件基片
CN1658736A (zh) 电路装置
JP3627428B2 (ja) 半導体装置
KR100253376B1 (ko) 칩 사이즈 반도체 패키지 및 그의 제조 방법

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20031119

Termination date: 20131120