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KR100194746B1 - 반도체장치 - Google Patents

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KR100194746B1
KR100194746B1 KR1019960038854A KR19960038854A KR100194746B1 KR 100194746 B1 KR100194746 B1 KR 100194746B1 KR 1019960038854 A KR1019960038854 A KR 1019960038854A KR 19960038854 A KR19960038854 A KR 19960038854A KR 100194746 B1 KR100194746 B1 KR 100194746B1
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South Korea
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electrode
semiconductor device
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connection
main surface
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요시히로 도미타
아키요시 사와이
가쓰노리 아사이
Original Assignee
요시토미 마사오
료덴 세미컨덕터 시스템 엔지니어링 (주)
다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Publication date
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Abstract

반도체칩을 플립 칩 방식으로 실장하는 반도체장치에 관한 것으로, 반도체칩과 실장기판 사이에 형성되는 전기적 접속수단의 피로수명의 향상을 도모하기 위해, LSI칩(1)의 이면에 각각이 범프전극(2) 및 랜드전극(3)으로 이루어지는 여러개의 돌기전극부20이 마련되고, 범프전극2가 제1의 두께를 갖는 대략 구형상으로 이루어지고, 제2의 두께를 갖는 대략 구형상의 여라개의 접속단자5가 랜드전극3중 대응하는 랜드전극3에 가열용융에 의해 접적 접속되며, 여러개의 접속패턴6이 LSI칩1에 비해서 평면형상의 면적이 큰 배선판7의 상면에 형성되고, 배선기판7의 하면에는 각각 접속패턴8 및 외부전극9로 이루어지는 여러개의 외부전극부30이 마련되고, 외부전극9가 제3의 두께를 갖는 대략 구형상으로 이루어지고, 여러개의 접속패턴6이 접속단자5중 대응하는 접속단자5에 가열용융에 의해 집적 접속되는 구성으로 되어 있다.
이러한 구성으로 하는 것에 의해, 여러개의 외부전극부 형성시의 설계자유도가 향상하여 원하는 실장기판상에 배치할 수 있으며, 여러개의 돌기전극부의 열피로를 억제하여 장치의 신뢰성을 향상시킬 수 있다.

Description

반도체장치
본 발명은 플립칩 방식으로 실장된 반도체칩을 갖는 반도체장치에 관한 것이다.
제6도는 플립칩 방식으로 반도체칩이 실장되어 있는 종래의 반도체장치의 구조를 도시한 단면도이다. 제6도에 도시한 바와 같이, LSI칩(1)의 하면에는 범프전극(2) 및 랜드전극(3)을 각각 포함하는 여러개의 돌기전극부(20)이 마련된다. 범프전극(2)는 제6도에는 도시하지 않지만 LSI칩(1)의 전극과 전기적으로 접속된다.
그리고, LSI칩(1), 여러개의 범프전극(2) 및 여러개의 랜드전극(3)은 수지(4)에 의해 봉지되고, 수지(4)의 하층부 계면에 랜드전극(3)이 노출되어 있다. 그리고, 여러개의 랜드전극(3) 및 여러개의 접속단자(5)는 가열용융에 의해 직접 접속된다. 이와 같이 해서, LSI칩(1)의 전극으로 부터의 신호를 접속단자(5)를 거쳐서 얻을 수 있다. 또한, 접속단자(5)는 실장기판으로의 접속용 단자이다. 또, 제6도의 구조는 예를 들면 일본국 특허공개공보 평성 6-302604호(1994)에 개시되어 있다.
제6도에 도시한 바와 같이, LSI칩(1)이 플립칩 방식으로 실장되어 있는 반도체 장치는 실장밀도가 높기 때문에 소형화 및 고기능화를 저렴하게 실현할 수 있다.
그러나, 예를 들면 와이어본딩 실장방식 등의 종래의 방식에 의해 실장된 반도체장치를 플립칩방식에 의해 실장된 반도체장치로 치환하는 경우의 특정용도에 있어서는 실장기판측의 접속단자가 고밀도로 실장되어 있지 않은 경우가 많다.
이러한 경우, 플립칩 방식으로 고밀도로 실장된 반도체장치의 접속단자와 저밀도로 실장되어 있는 실장기판의 접속단자와의 적응성이 전혀 없기 때문에, 플립칩방식으로 실장된 반도체장치를 이용할 수 없다는 문제점이 있었다.
또한, LSI칩(1)과 실장기판의 열팽창계수의 차에 의해 발생하는 열응력에 의해서, LSI칩(1)과 실장기판 사이에 형성되는 전기적 접속수단(범프전극(2), 랜드전극(3) 및 접속단자(5))에 악영향을 끼쳐 그의 피로수명을 단축해 버린다는 큰 문제점이 있었다.
본 발명의 목적은 상기 문제점을 해결하기 위해 이루어진 것으로, 반도체칩과 실장기판 사이에 형성되는 전기적 접속수단의 피로수명의 향상을 도모한 반도체장치를 제공하는 것이다.
제1도는 본 발명의 실시예 1의 제1의 형태의 반도체장치의 구성을 도시한 단면도.
제2도는 실시예 1의 제2의 형태를 도시한 단면도.
제3도는 본 발명의 실시예 2의 반도체장치의 구성을 도시한 단면도.
제4도는 본 발명의 실시예 3의 제2의 형태의 반도체장치의 구성을 개략적으로 도시한 설명도.
제5도는 본 발명의 실시예 4의 반도체장치의 구성을 도시한 단면도.
제6도는 종래의 반도체장치의 구성을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : LSI칩 2 : 범프전극
3 : 랜드전극 4,10 : 수지
5 : 접속단자 6,8 : 접속패턴
7 : 배선판 9 : 외부전극
본 발명의 제1의 특징에 따르면, 제1 및 제2의 주면을 갖고, 제1의 두께를 갖고 제2의 주면에 형성된 여러개의 돌기전극부를 포함하는 반도체칩, 각각 제2의 두께를 갖고 상기 여러개의 돌기전극부 중 대응하는 돌기전극부에 직접 접속되는 여러개의 접속단자, 상기 여러개의 돌기전극부를 포함하는 상기 반도체칩의 제2의 주면상을 피복하도록 형성된 수지 및 제1 및 제2의 주면을 갖고 상기 제1의 주면에 형성된 여러개의 전극영역과 제3의 두께를 갖고 상기 제2의 주면에 형성된 여러개의 외부전극부를 각각 포함하는 접속판을 구비하고, 상기 여러개의 전극영역은 각각 상기 여러개의 외부전극부 중 대응하는 외부전극부에 전기적으로 접속되고 또한 각각 상기 여러개의 접속단자 중 대응하는 접속단자에 직접 접속된다.
바람직하게는, 본 발명의 제2의 특징에 따르면, 상기 접속판은 상기 반도체칩보다 큰 평면형상을 갖고, 상기 외부전극부의 인접하는 전극부사이의 간격은 상기 돌기전극부의 인접하는 전극부 사이의 간격보다 넓어도 좋다.
바람직하게는, 본 발명의 제3의 특징에 따르면, 상기 돌기전극부는 각각 상기 수지의 계면에 형성된 평탄한 도체패턴을 그의 선단영역에 갖고, 상기 돌기전극부의 상기 도체패턴을 상기 접속단자 중 대응하는 접속단자에 직접 접속되어도 좋다.
바람직하게는, 본 발명의 제4의 특징에 따르면, 상기 수지는 상기 접속단자 및 상기 전극영역을 포함하는 상기 접속판의 제1의 주면상에 또 형성되어도 좋다.
바람직하게는, 본 발명의 제5의 특징에 따르면, 상기 돌기전극부, 상기 접속단자 및 상기 외부전극부의 주면부의 융점을 각각 T1, T2 및 T3으로 설정했을 때, T1T2≥T3의 관계를 만족하도록 구성해도 좋다.
바람직하게는, 본 발명의 제6의 특징에 따르면, 상기 돌기전극부의 주요부는 융점T1을 갖는 제1의 재료로 구성되고, 상기 외부전극부의 주요부는 용점T2(T2T1)을 갖는 제2의 재료로 구성되고, 상기 접속단자는 각각 상기 제1의 재료로 이루어지는 제1영역과 상기 제2의 재료로 이루어지는 제2의 영역으로 이루어지고, 상기 접속단자의 상기 제1영역이 상기 돌기전극부중 대응하는 돌기전극부와 직접 접속되어도 좋다.
바람직하게는, 본 발명의 제7의 특징에 따른 반도체장치는 제1 및 제2의 주면을 갖고, 상기 제1의 두께를 갖고 상기 제2의 주면에 형성된 여러개의 제2돌기전극부를 포함하는 제2의 반도체칩, 각각 상기 제2의 두께를 갖고 여러개의 제2돌기전극부중 대응하는 돌기전극부에 직접 접속되어 있는 여러개의 제2접속단자 및 상기 여러개의 제2돌기전극부를 포함하는 상기 제2반도체칩의 제2의 주면상을 피복하도록 형성된 제2의 수지를 더 구비하고, 상기 접속판은 제1의 주면에 형성된 여러개의 제2전극영역과 상기 제3의 두께를 갖고 상기 제2의 주면에 형성된 여러개의 제2외부전극부를 더 포함하고, 상기 여러개의 제2전극영역은 각각 상기 여러개의 제2외부전극부중 대응하는 제2외부전극부에 전기적으로 접속되고 또한 상기 여러개의 제2접속단자중 대응하는 제2접속단자에 직접 접속되어도 좋다.
이상 설명한 바와 같이, 본 발명의 제1의 특징에 따른 반도체장치는 제1, 제2 및 제3의 두께를 각각 갖고 실장기판과 반도체칩의 전기적 접속수단으로서 사용된 돌기전극부, 접속단자 및 외부전극부를 포함한다.
따라서, 이 반도체장치는 실장기판상에 실장했을 때, 반도체칩과 실장기판의 열팽창계수의 차에서 발생하는 열응력이 각각 돌기전극부, 접속단자 및 외부전극부로 분산되고, 접속판 자체도 상기 열응력에 대한 완충재로서 기능한다. 그 결과, 반도체칩과 실장기판 사이에 형성되는 전기적 접속수단의 피로수명의 향상을 도모한 반도체장치를 얻을 수 있다.
또, 여러개의 외부전극부를 여러개의 돌기전극부 및 접속단자의 물리적 위치에 의해 제약을 받는 일 없이 접속판의 제2의 주면상에 마련할 수 있다. 따라서, 외부전극부 형성시의 설계자유도가 향상하여 원하는 실장기판상에 배치할 수 있는 반도체장치를 얻을 수 있다.
또, 여러개의 돌기전극부를 포함하는 반도체칩의 제2의 주면상을 피복하도록 수지가 형성되므로, 여러개의 돌기전극부의 열피로가 억제되어 장치의 신뢰성이 향상한다.
본 발명의 제2의 특징의 반도체장치에 따르면, 접속판은 반도체칩보다 큰 평면형상을 갖고, 외부전극부의 인접하는 전극부 사이의 간격이 돌기전극부의 인접하는 전극부 사이의 간격보다 넓기 때문에 외부전극을 비교적 크게 형성할 수 있다.
그 결과, 외부전극부의 상기 열응력에 대한 강도를 향상시킬 수 있으므로, 반도체칩과 실장기판 사이에 형성되는 전기적 접속수단의 피로수명의 향상을 한층더 도모한 반도체장치를 얻을 수 있다.
본 발명의 제3의 특징의 반도체장치에 따르면, 돌기전극부의 각각은 수지의 계면에 형성된 평탄한 도체패턴을 그의 선단영역에 갖고, 돌기전극부의 도체패턴이 접속단자에 각각 직접 접속되므로, 접속단자를 도전패턴상에 높이, 형상 등의 변동없이 형성할 수 있다.
본 발명의 제4의 특징의 반도체장치에 따르면, 접속단자 및 전극영역을 포함하는 접속판의 제1의 주면상에 수지를 또 형성하므로, 접속단자의 열피로가 억제되어 장치의 신뢰성을 더욱 향상한다.
본 발명의 제5의 특징의 반도체장치에 따르면, 돌기전극부, 접속단자 및 외부전극부의 주면부의 융점을 각각 T1, T2 및 T3으로 설정했을 때, T1T2≥T3의 관계를 만족하므로, 실장기판상에 여러개의 외부전극부를 가열용융해서 실장할 때 가열온도를 융점 T1보다 낮게 억제하는 것에 의해 적어도 돌기전극부가 잘못해서 용융되는 문제는 발생하지 않는다.
본 발명의 제6의 특징의 반도체장치에 따르면, 돌기전극부의 주요부는 융점T1의 제1의 재료로 구성되고, 외부전극부의 주요부는 용점T2(T2T1)을 갖는 제2의 재료로 구성되고, 상기 여러개의 접속단자는 각각 상기 제1의 재료로 이루어지는 제1영역과 상기 제2의 재료로 이루어지는 제2의 영역으로 이루어지고, 접속단자의 제1영역이 상기 돌기전극부중 대응하는 돌기전극부와 직접 접속되어 있으므로, 실장기판에 여러개의 외부전극부를 가열용융해서 실장할 때, 가열온도를 융점 T1보다 낮게 억제하는 것에 의해 접속단자의 제1영역 및 돌기전극부가 잘못해서 용융되는 문제는 발생하지 않는다.
또, 돌기전극부의 주요부, 접속단자 및 외부전극부의 주요부를 형성하기 위해서는 단지 2종류의 재료(제1 및 제2재료)가 필요로 되므로, 반도체장치의 조립에 필요한 비용의 저감화를 도모할 수 있다.
본 발명의 제7의 특징에 따른 반도체장치는 각각 여러개의 제2돌기전극부를 포함하는 제2반도체칩, 제2돌기전극부에 직접 접속되어 있는 여러개의 제2접속단자 및 여러개의 제2돌기전극부를 포함하는 제2반도체칩의 제2의 주면을 피복하도록 형성된 제2의 수지를 더 구비한다. 또, 접속판은 제1의 주면에 형성된 여러개의 제2전극영역과 제3의 두께를 갖고 제2의 주면에 형성된 여러개의 제2외부전극를 포함한다. 또, 제2전극영역은 각각 제2외부전극부중 대응하는 제2외부전극부에 전기적으로 접속되고 또한 제2접속단자중 대응하는 제2접속단자에 직접 접속된다.
그 결과, 2개의 반도체칩이 1개의 접속판 상에 배치되어 구성되는 1개의 반도체장치를 얻을 수 있다.
[발명의 실시예]
[실시예 1]
[제1의 형태]
제1도는 본 발명의 실시예 1의 제1의 형태에 따른 반도체장치의 구성을 도시한 단면도이다. 제2도에 도시한 바와 같이, LSI칩(1)의 하면에는 범프전극(2) 및 랜드전극(3)를 각각 포함하는 여러개의 돌기전극부(20)이 마련되어 있다. 여러개의 랜드전극(3)은 박막이고 매우 평탄하며, 여러개의 범프전극(2)는 랜드전극(3)의 막두께보다 충분히 큰 제1의 두께를 갖는 대략 구형상으로 이루어져 있다. 여러개의 범프전극(2)는 각각 LSI칩(1)의 여러개의 전극(제1도에서는 도시하지 않음)중 대응하는 전극과 전기적으로 접속된다.
그리고, 여러개의 돌기전극부(20)에 대응해서 후술하는 접속패턴(6)의 막두께보다 충분히 큰 제2의 두께를 갖는 대략 구형상의 여러개의 접속단자(5)가 마련된다. 접속단자(5)는 각각 랜드전극(3)중 대응하는 랜드전극에 가열용융에 의해 직접 접속된다.
여러개의 돌기전극부(20)(범프전극(2) 및 랜드전극(3))을 포함하는 LSI칩(1)은 수지(4)에 의해 봉지되고, 랜드전극(3)과 접속단자(5)는 수지(4)의 하층부 계면에서 서로 접속된다.
한편, 배선판(접속판)(7)의 상면에 박막이 매우 평탄한 여러개의 접속패턴(6)이 형성되고, 배선판(7)의 하면에는 접속패턴(8) 및 외부전극(9)를 각각 포함하는 여러개의 외부전극부(30)이 마련된다. 여러개의 접속패턴(8)은 각각 박막이고 매우 평탄하며, 외부전극(9)는 접속패턴(8)의 막두께보다 충분히 큰 제3의 두께를 갖는 대략 구형상으로 이루어져 있다. 접속패턴(6)은 각각 접속패턴(8)중 대응하는 접속패턴에 배선판(7)내에 마련된 스루홀 등의 배선수단(제1도에서는 도시하지 않음)에 의해 전기적으로 접속된다.
그리고, 여러개의 접속패턴(6)이 각각 접속단자(5) 중 대응하는 접속단자에 가열용융에 의해 직접 접속된다.
배선판(7)은 LSI칩(1)보다 큰 평면형상을 갖고, 외부전극부(30)의 인접하는 전극부 사이의 간격 L1은 돌기전극부(20)의 인접하는 전극부 사이의 간격 L2보다 충분히 넓게 설정된다. 외부전극부(30)(접속패턴(8) 및 외부전극(9))는 돌기전극부(20)(범프전극(2) 및 랜드전극(3))이나 접속단자(5)에 비해 충분히 크게 형성된다.
또한, 범프전극(2), 랜드전극(3), 접속단자(5), 접속패턴(6), 접속패턴(8) 및 외부전극(9)는 각각 금속재로 형성된다. 구체적으로는 범프전극(2), 접속단자(5) 및 외부전극(9)는 땜납 등으로 형성되고, 랜드전극(3), 접속패턴(6) 및 접속패턴(8)은 구리 등으로 형성된다. 또, 배선판(7)로서는 예를 들면 유리섬유강화 에폭시기판, 폴리이미드 테이프 등이 고려된다.
이러한 구성의 반도체장치를 실장기판상에 배치하고 외부전극부(30)의 외부전극(9)와 실장기판상의 여러개의 접속단자중 대응하는 접속단자를 각각 가열용융에 의해 접속하는 것에 의해, 실장기판상에 반도체장치를 실장할 수 있다.
본 발명의 제1의 특징의 제1의 형태의 반도체장치에 있어서, 돌기전극부(20), 접속단자 및 외부전극부(30)은 각각 제1, 제2 및 제3의 두께를 각각 갖고 실장기판과 LSI칩(1)의 전기적 접속수단으로서 사용된다.
따라서, 실시예 1의 제1의 형태의 반도체장치를 실장기판상에 실장했을 때 LSI칩(1)과 실장기판의 열팽창계수의 차에서 발생하는 열응력을 각각 돌기전극부(20)(범프전극(2), 랜드전극(3)), 접속단자(5)(접속패턴(6) 및 외부전극부(30), 접속패턴(8), 외부전극(9))로 분산되고, 배선판(7)자체도 상기 열응력에 대한 완충재로서 기능한다. 그 결과. LSI칩(1)과 실장기판 사이의 전기적 접속수단의 피로수명의 향상을 도모할 수 있다(제1의 효과).
또, 여러개의 외부전극부(30)은 여러개의 돌기전극부(20) 및 접속단자(5)의 물리적 위치에 의해 제약을 받지 않고 배선판(7)의 하면상의 임의의 위치에 마련할 수 있다. 이것에 의해, 여러개의 외부전극부(30) 형성시의 설계자유도가 향상하여 원하는 실장기판상에 배치할 수 있는 반도체장치를 얻을 수 있다(제2의 효과). 따라서, 저밀도로 실장되어 있는 종래구조의 반도체장치용 실장기판의 접속단자에 대해서 적응가능하게 여러개의 외부전극부(30)을 배선판(7)의 하면에 배치할 수 있다.
또, 돌기전극부(20)을 포함하는 LSI칩(1)의 하면상을 피복하도록 수지(4)가 형성되므로 돌기전극부(20)의 열피로가 억제되어 장치의 신뢰성이 향상된다(제3의 효과).
또, 실시예 1의 제1의 형태의 반도체장치의 배선판(7)은 LSI칩(1)보다 큰 평면형상을 갖고, 외부전극부(30)의 인접하는 전극부 사이의 간격은 돌기전극부(20)의 인접하는 전극부 사이의 간격보다 넓다. 따라서, 여러개의 외부전극(9)를 비교적 크게 형성할 수 있다.
그 결과, 외부전극부(30)의 상기 열응력에 대한 강도를 향상시킬 수 있다. 이것에 의해, LSI칩(1)과 실장기판 사이에 형성되는 전기적 접속수단의 피로수명의 향상을 한층더 도모한 반도체장치를 얻을 수 있다(제4의 효과).
또, 실시예 1의 제1의 형태의 반도체장치의 여러개의 돌기전극부(20)은 그의 선단영역에 랜드전극(3)을 갖고, 이 랜드전극(3)은 수지의 계면에 평탄성 좋게 형성된다. 그 결과, 돌기전극부(20)의 랜드전극(3)이 접속단자(5)에 각각 가열용융에 의해 직접 접속되 랜드전극(3)에 직접 접속된 접속단자(5)를 높이, 형상 등의 변동없이 형성할 수 있다.
또한, 실시예 1의 제1의 상태에서는 범프전극(2), 접속단자(5) 및 외부전극(9)의 형상으로서는 대략 구형상의 것을 도시하였지만, 이것에 한정되는 것은 아니다. 범프전극(2), 접속단자(5) 및 외부전극(9)는 핀과 같은 가지형상의 것 등, 소정의 두꼐를 갖는 형상이면 좋다. 또, 배선판(7)로서는 상기한 유리섬유감화 에폭시기판, 폴리이미드테이프에 한정되지 않는다. 또한, 배선판(7)의 재질은 크게 제한받지 않는다. 예를 들면, 배선판(7)로서 유리섬유강화 플라스틱을 사용할 수 있다.
[제2의 형태]
제2도는 실시예 1의 제2의 형태에 따른 반도체장치의 구성을 도시한 단면도이다. 제2도에 도시한 바와 같이, 배선판(27)의 하면에 접속패턴(28) 및 외부전극(29)를 포함하는 여러개의 외부전극부(31)이 마련된다.
여러개의 접속패턴(28)은 각각 박막이고 매우 평탄하며, 외부전극(29)는 접속패턴(28)의 막두께보다 충분히 큰 제3의 두께를 갖는 대략 구형상으로 이루어져 있다. 여러개의 접속패턴(6)은 여러개의 접속패턴(28)중 대응하는 접속패턴에 배선판(27)내에 마련되는 배선수단(제2도에서는 도시하지 않음)에 의해 전기적으로 접속된다. 그리고, 여러개의 접속패턴(6)이 접속단자(5)중 대응하는 접속단자에 가열용융에 의해 직접 접속된다.
배선판(27)은 LSI칩(1)과 대략 동일한 정도의 평면형상을 갖고, 외부전극부(31)의 인접하는 전극부 사이의 간격 L3은 돌기전극부(20)의 인접하는 전극부 사이의 간격 L2와 대략 동일한 거리로 설정된다. 또, 외부전극부(31)(접속패턴(28) 및 외부전극(29))는 돌기전극부(20)(범프전극(2) 및 랜드전극(3))이나 접속단자(5)와 동일한 정도의 크기로 형성된다.
또한, 다른 구성은 제1도에서 도시한 제1의 형태와 동일하다.
상기한 구성의 제2의 형태의 반도체장치는 제1의 형태의 반도체장치와 마찬가지로 제1~제3의 효과를 갖고 있다. 또한, 배선판(27)을 LSI칩(1)과 대략 동일한 정도의 평면형상으로 하고, 외부전극부(31)의 인접하는 전극부 사이의 간격 L3을 돌기전극부(20)의 인접하는 전극부 사이의 간격 L2와 동일한 간격으로 설정하므로, 고밀도성을 유지할 수 있다는 이점을 갖는다.
또한, 실시예 1의 제2의 형태에서는 범프전극(2), 접속단자(5) 및 외부전극(29)의 형상으로서는 대략 구형상의 것을 도시하였지만, 이것에 한정되는 것은 아니다. 범프전극(2), 접속단자(5) 및 외부전극(29)는 핀과 같은 가지형상의 것 등 소정의 두께를 갖는 형상이면 좋다. 배선판(27)로서는 상기한 유리섬유강화 에폭시기판, 폴리이미드 테이프에 한정되지 않는다. 또한, 배선판(7)의 재질은 크게 제한받지 않는다.
예를 들면, 배선판(7)로서 유리섬유강화 플라스틱을 사용할 수 있다.
[실시예 2]
제3도는 본 발명의 실시예 2에 따른 반도체장치의 구성을 도시한 단면도이다. 제3도에 도시한 바와 같이, 반도체장치에서는 수지(4)에 부가해서 접속단자(5) 및 접속패턴(6)을 포함하는 접속판(7)의 상면에 수지(10)을 또 형성한다. 또한, 실시예 2의 반도체장치의 다른 구성은 제1도에서 도시한 실시예 1의 제1의 형태의 반도체장치와 마찬가지이다. 또, 수지(10)은 제1도에 도시한 구조를 얻은 후의 2차 수지봉지처리에 의해 형성된다.
상기한 구성의 실시예 2의 반도체장치에서는 접속단자(5) 및 접속패턴(6)을 포함하는 접속판(7)의 상면에 수지(10)를 또 형성하므로, 접속단자(5)의 열피로가 억제되어 장치의 신뢰성이 더욱 향상한다.
[실시예 3]
[제1의 형태]
본 발명의 실시예 3의 제1의 형태에 따른 반도체장치는 제1도에 도시한 실시예 1의 제1의 형태의 구조와 동일하다.
단, 다른 점은 실시예 3의 제1의 형태의 반도체장치는 돌기전극부(20)의 주요부인 범프전극(2)의 융점을 T1, 접속단자(15)의 융점을 T2, 외부전극부(30) 각각의 주요부인 외부전극(9)의 융점을 T3으로 했을 때 T1T2T3을 만족한다는 점이다.
상기한 구성의 실시예 3의 제1의 형태의 반도체장치에 있어서, 범프전극(2), 접속단자(5) 및 외부전극(9)의 융점을 각각 T1, T2 및 T3으로 설정했을 때, T1T2T3을 만족하므로, 실장기판상에 여러개의 외부전극(9)를 가열용융해서 실장할 때 가열온도 TH를 T2보다 낮게 억제하는 것에 의해 접속단자(5) 및 범프전극(2)가 잘못해서 용융되는 문제는 발생하지 않는다.
또한, 제1의 형태의 구조로서 제1도의 구조를 도시하였지만, 제1의 형태는 제2도에서 도시한 실시예 1의 제2의 형태의 구조 또는 제3도에서 도시한 실시예 2의 구조에 대해서도 물론 적용 가능하다.
또, 실시예 3의 제1의 형태에서는 범프전극(2), 접속단자(5) 및 외부전극(9)의 융점을 각각 T1, T2 및 T3으로 설정했을 때 T1T2T3을 만족했지만, 최소한 T1T2≥T3을 만족하면 실장기판상에 여러개의 외부전극(9)를 가열용융해서 실장할 때 가열온도 TH를 T1보다 낮게 억제하는 것에 의해 적어도 범프전극(2)가 잘못해서 용융되는 문제가 발생하지 않는다.
[제2의 형태]
제4도는 본 발명의 실시예 4의 제2의 형태에 따른 반도체장치를 개략적으로 도시한 설명도이다. 제4도에 도시한 바와 같이, 여러개의 접속단자(5)는 각각 제1영역(51) 및 제2영역(52)로 구성되며, 제1영역(51)은 돌기전극부(20)의 랜드전극(3)에 직접 접속되고 제2영역(52)는 접속패턴(6)에 직접 접속된다.
제1영역(51)은 범프전극(2)와 동일한 금속재료로 형성되고, 제2영역(52)는 외부전극(9)와 동일한 금속재료로 형성된다. 이 때, 돌기전극부(20)의 주요부인 범프전극(2)의 금속재료의 융점을 T1, 외부전극부(30)의 주요부인 외부전극(9)의 금속재료의 융점을 T2로 했을 때 T1T2의 관계를 만족하는 금속재료가 선택된다.
상기한 구성의 실시예 3의 제2의 형태의 반도체장치는 범프전극(2) 및 외부전극(9)의 주요부의 융점을 각각 T1 및 T2로 설정했을 때 T1T2를 만족하므로, 실장기판상에 외부전극(9)를 가열용융해서 실장할 때 범프전극(2) 및 접속단자(5)의 제1영역(51)이 잘못해서 용융되는 문제는 발생하지 않는다.
또, 돌기전극부(20)의 주요부(범프전극(2)), 접속단자(5) 및 외부전극부(30)의 주요부(외부전극(9))를 형성하기 위해서는 단지 2종류의 금속재료가 필요로 되므로, 반도체장치의 조립에 필요한 비용의 저감화를 도모할 수 있다.
[실시예 4]
제5도는 본 발명의 실시예 5에 따른 반도체장치의 구성을 도시한 단면도이다. 동일 도면에 도시한 바와 같이, 배선판(17)의 상면에 박막이고 매우 평탄한 여러개의 접속패턴(6a),(6b)가 형성되고, 배선판(17)의 하면에는 접속패턴(18a) 및 외부전극(19a)를 각각 포함하는 여러개의 외부전극부(40b)와 접속패턴(18b) 및 외부전극(19b)를 각각 포함하는 여러개의 외부전극부(40a)가 마련된다. 접속패턴(18a),(18b)는 박막이고 매우 평탄하며, 외부전극(19a),(19b)는 접속패턴(18a),(18b)의 막두께보다 충분히 큰 제3의 두께를 갖는 대략 구형상으로 이루어져 있다. 접속패턴(6a)와 접속패턴(8a)중 대응하는 접속패턴의 전기적 접속 및 접속패턴(6b)와 접속패턴(18b)중 대응하는 접속패턴의 전기적 접속은 각각 배선수단(제5도에서는 도시하지 않음)에 의해 실행된다.
그리고, 배선판(17)의 상면의 접속패턴(6a)상에 반도체부(11a)가 배치되고, 접속패턴(6b)상에 반도체부(11b)가 배치된다. 즉, 접속패턴(6a)는 각각 LSI칩(1a)의 여러개의 접속단자(5a)중 대응하는 접속단자에 직접 접속되고, 접속패턴(6b)는 각각 LSI칩(1b)의 여러개의 접속단자(5b)중 대응하는 접속단자에 직접 접속된다.
반도체부(11a)는 LSI칩(1a), 돌기전극부(20a)(범프전극(2a), 랜드전극(3a)), 수지(4a), 접속단자(5a) 및 수지(10a)로 구성되고, 그 구조는 제3도에 도시한 실시예 2의 구조(LSI칩(1), 돌기전극부(20)(범프전극(2), 랜드전극(3)), 수지(4), 접속단자(5) 및 수지(10))과 마찬가지이다.
한편, 반도체부(11b)는 LSI칩(1b), 돌기전극부(20b)(범프전극(2b), 랜드전극(3b)), 수지(4b), 접속단자(5b) 및 수지(10b)로 구성되고, 그 구조는 제3도에 도시한 실시예 2의 구조(LSI칩(1), 돌기전극부(20)(범프전극(2), 랜드전극(3)), 수지(4), 접속단자(5) 및 수지(10))과 마찬가지이다.
상기한 구성의 실시예 4에 의하면, 2개의 LSI칩(1a) 및 (1b)가 1개의 접속판(17)상에 배치된 1개의 반도체장치를 얻을 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면 반도체칩과 실장기판 사이에 형성되는 전기적 접속수단의 피로수명이 향상되고, 또한 여러개의 외부전극부의 형성에 있어서의 설계자유도가 향상하여 원하는 실장기판상에 배치할 수 있는 반도체장치를 얻을 수 있다.
이상, 본 발명을 상기 실시예에 따라서 설명하였지만, 본 발명은 이것에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위내에서 여러가지로 변경 가능한 것은 물론이다.

Claims (10)

  1. 제1 및 제2의 주면을 갖고, 제1의 두께를 갖고 제2의 주면에 형성된 여러개의 돌기전극부를 포함하는 반도체칩, 각각 제2의 두께를 갖고 상기 여러개의 돌기전극부 중 대응하는 돌기전극부에 직접 접속되는 여러개의 접속단자, 상기 여러개의 돌기전극부를 포함하는 상기 반도체칩의 제2의 주면상을 피복하도록 형성된 수지 및 제1 및 제2의 주면을 갖고 상기 제1의 주면에 형성된 여러개의 전극영역과 제3의 두께를 갖고 상기 제2의 주면에 형성된 여러개의 외부전극부를 각각 포함하는 접속판을 구비하고, 상기 여러개의 전극영역은 각각 상기 여러개의 외부전극부 중 대응하는 외부전극부에 전기적으로 접속되고 또한 각각 상기 여러개의 접속단자 중 대응하는 접속단자에 직접 접속되는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 수지는 상기 반도체칩 전체를 더 피복하도록 형성되는 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 접속판은 상기 반도체칩보다 큰 평면형상을 갖고, 상기 외부전극부의 인접하는 전극부 사이의 간격은 상기 돌기전극부의 인접하는 전극부 사이의 간격보다 넓은 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 접속판은 상기 반도체칩과 동일한 평면형상을 갖고, 상기 외부전극부의 인접하는 전극부 사이의 간격은 상기 돌기전극부의 인접하는 전극부 사이의 간격과 동일한 것을 특징으로 하는 반도체장치.
  5. 제3항에 있어서, 상기 돌기전극부는 각각 상기 수지의 계면에 형성된 평탄한 도체패턴을 그의 선단영역에 갖고, 상기 돌기전극부의 상기 도체패턴은 상기 접속단자 중 대응하는 접속단자에 직접 접속되어 있는 것을 특징으로 하는 반도체장치.
  6. 제5항에 있어서, 상기 전극영역은 각각 제2의 도체패턴을 포함하고, 상기 외부전극부는 각각 상기 접속판의 제2의 주면을 접속영역에 직접 접속된 제3의 도체패턴을 포함하는 것을 특징으로 하는 반도체장치.
  7. 제5항에 있어서, 상기 수지는 상기 접속단자 및 상기 전극영역을 포함하는 상기 접속판의 제1의 주면상에 또 형성되는 반도체장치.
  8. 제3항에 있어서, 상기 돌기전극부, 상기 접속단자 및 상기 외부전극부의 주면부의 융점을 각각 T1, T2 및 T3으로 설정했을 때, T1T2≥T3의 관계를 만족하는 것을 특징으로 하는 반도체장치.
  9. 제3항에 있어서, 상기 돌기전극부의 주요부는 융점 T1을 갖는 제1의 재료로 구성되고, 상기 외부전극부의 주요부는 융점 T2(T2T1)을 갖는 제2의 재료로 구성되고, 상기 접속단자는 각각 상기 제1의 재료로 이루어지는 제1영역과 상기 제2의 재료로 이루어어지는 제2의 영역으로 이루어지고, 상기 접속단자의 상기 제1영역이 상기 돌기전극부중 대응하는 돌기 전극부와 직접 접속되어 있는 것을 특징으로 하는 반도체장치.
  10. 제3항에 있어서, 제1 및 제2의 주면을 갖고, 상기 제1의 두께를 갖고 상기 제2의 주면에 형성된 여러개의 제2돌기전극부를 포함하는 제2의 반도체칩, 각각 상기 제2의 두께를 갖고 여러개의 제2돌기전극부중 대응하는 돌기전극부에 직접 접속되어 있는 여러개의 제2접속단자 및 상기 여러개의 제2돌기전극부를 포함하는 상기 제2반도체칩의 제2의 주면상을 피복하도록 형성된 제2의 수지를 더 구비하고, 상기 접속판은 제1의 주면에 형성된 여러개의 제2전극영영과 상기 제3의 두께를 갖고 상기 제2의 주면에 형성된 여러개의 제2외부전극부를 더 포함하고, 상기 여러개의 제2전극영역은 각각 상기 여러개의 제2외부전극부중 대응하는 제2외부전극부에 전기적으로 접속되고 또한 상기 여러개의 제2접속단자중 대응하는 제2접속단자에 직접 접속되는 것을 특징으로 하는 반도체장치.
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Families Citing this family (83)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5661082A (en) * 1995-01-20 1997-08-26 Motorola, Inc. Process for forming a semiconductor device having a bond pad
SG45122A1 (en) * 1995-10-28 1998-01-16 Inst Of Microelectronics Low cost and highly reliable chip-sized package
US6159770A (en) * 1995-11-08 2000-12-12 Fujitsu Limited Method and apparatus for fabricating semiconductor device
US6376921B1 (en) 1995-11-08 2002-04-23 Fujitsu Limited Semiconductor device, method for fabricating the semiconductor device, lead frame and method for producing the lead frame
US6072239A (en) * 1995-11-08 2000-06-06 Fujitsu Limited Device having resin package with projections
US6329711B1 (en) 1995-11-08 2001-12-11 Fujitsu Limited Semiconductor device and mounting structure
US6064576A (en) * 1997-01-02 2000-05-16 Texas Instruments Incorporated Interposer having a cantilevered ball connection and being electrically connected to a printed circuit board
JP3081559B2 (ja) * 1997-06-04 2000-08-28 ニッコー株式会社 ボールグリッドアレイ型半導体装置およびその製造方法ならびに電子装置
US6407461B1 (en) * 1997-06-27 2002-06-18 International Business Machines Corporation Injection molded integrated circuit chip assembly
SG71734A1 (en) * 1997-11-21 2000-04-18 Inst Materials Research & Eng Area array stud bump flip chip and assembly process
US20070102827A1 (en) * 1997-12-08 2007-05-10 3M Innovative Properties Company Solvent Assisted Burnishing of Pre-Underfilled Solder-Bumped Wafers for Flipchip Bonding
US6303408B1 (en) * 1998-02-03 2001-10-16 Tessera, Inc. Microelectronic assemblies with composite conductive elements
JPH11312749A (ja) * 1998-02-25 1999-11-09 Fujitsu Ltd 半導体装置及びその製造方法及びリードフレームの製造方法
US6406939B1 (en) 1998-05-02 2002-06-18 Charles W. C. Lin Flip chip assembly with via interconnection
SG75841A1 (en) 1998-05-02 2000-10-24 Eriston Invest Pte Ltd Flip chip assembly with via interconnection
US6031282A (en) * 1998-08-27 2000-02-29 Advantest Corp. High performance integrated circuit chip package
SG82591A1 (en) 1998-12-17 2001-08-21 Eriston Technologies Pte Ltd Bumpless flip chip assembly with solder via
SG82590A1 (en) 1998-12-17 2001-08-21 Eriston Technologies Pte Ltd Bumpless flip chip assembly with strips and via-fill
TW522536B (en) 1998-12-17 2003-03-01 Wen-Chiang Lin Bumpless flip chip assembly with strips-in-via and plating
US6111761A (en) * 1999-08-23 2000-08-29 Motorola, Inc. Electronic assembly
US6402970B1 (en) 2000-08-22 2002-06-11 Charles W. C. Lin Method of making a support circuit for a semiconductor chip assembly
US6551861B1 (en) 2000-08-22 2003-04-22 Charles W. C. Lin Method of making a semiconductor chip assembly by joining the chip to a support circuit with an adhesive
US6562657B1 (en) 2000-08-22 2003-05-13 Charles W. C. Lin Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint
US6350633B1 (en) 2000-08-22 2002-02-26 Charles W. C. Lin Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint
US6660626B1 (en) 2000-08-22 2003-12-09 Charles W. C. Lin Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint
US6562709B1 (en) 2000-08-22 2003-05-13 Charles W. C. Lin Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint
US6436734B1 (en) 2000-08-22 2002-08-20 Charles W. C. Lin Method of making a support circuit for a semiconductor chip assembly
US6403460B1 (en) 2000-08-22 2002-06-11 Charles W. C. Lin Method of making a semiconductor chip assembly
US6350386B1 (en) 2000-09-20 2002-02-26 Charles W. C. Lin Method of making a support circuit with a tapered through-hole for a semiconductor chip assembly
US6511865B1 (en) 2000-09-20 2003-01-28 Charles W. C. Lin Method for forming a ball bond connection joint on a conductive trace and conductive pad in a semiconductor chip assembly
US6350632B1 (en) 2000-09-20 2002-02-26 Charles W. C. Lin Semiconductor chip assembly with ball bond connection joint
US6544813B1 (en) 2000-10-02 2003-04-08 Charles W. C. Lin Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment
US6448108B1 (en) 2000-10-02 2002-09-10 Charles W. C. Lin Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment
US7319265B1 (en) 2000-10-13 2008-01-15 Bridge Semiconductor Corporation Semiconductor chip assembly with precision-formed metal pillar
US6576539B1 (en) 2000-10-13 2003-06-10 Charles W.C. Lin Semiconductor chip assembly with interlocked conductive trace
US6440835B1 (en) 2000-10-13 2002-08-27 Charles W. C. Lin Method of connecting a conductive trace to a semiconductor chip
US6908788B1 (en) 2000-10-13 2005-06-21 Bridge Semiconductor Corporation Method of connecting a conductive trace to a semiconductor chip using a metal base
US6872591B1 (en) 2000-10-13 2005-03-29 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with a conductive trace and a substrate
US6548393B1 (en) 2000-10-13 2003-04-15 Charles W. C. Lin Semiconductor chip assembly with hardened connection joint
US7414319B2 (en) 2000-10-13 2008-08-19 Bridge Semiconductor Corporation Semiconductor chip assembly with metal containment wall and solder terminal
US7264991B1 (en) 2000-10-13 2007-09-04 Bridge Semiconductor Corporation Method of connecting a conductive trace to a semiconductor chip using conductive adhesive
US7009297B1 (en) 2000-10-13 2006-03-07 Bridge Semiconductor Corporation Semiconductor chip assembly with embedded metal particle
US6740576B1 (en) 2000-10-13 2004-05-25 Bridge Semiconductor Corporation Method of making a contact terminal with a plated metal peripheral sidewall portion for a semiconductor chip assembly
US7129113B1 (en) 2000-10-13 2006-10-31 Bridge Semiconductor Corporation Method of making a three-dimensional stacked semiconductor package with a metal pillar in an encapsulant aperture
US6576493B1 (en) 2000-10-13 2003-06-10 Bridge Semiconductor Corporation Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps
US7075186B1 (en) 2000-10-13 2006-07-11 Bridge Semiconductor Corporation Semiconductor chip assembly with interlocked contact terminal
US6984576B1 (en) 2000-10-13 2006-01-10 Bridge Semiconductor Corporation Method of connecting an additively and subtractively formed conductive trace and an insulative base to a semiconductor chip
US6492252B1 (en) 2000-10-13 2002-12-10 Bridge Semiconductor Corporation Method of connecting a bumped conductive trace to a semiconductor chip
US7094676B1 (en) 2000-10-13 2006-08-22 Bridge Semiconductor Corporation Semiconductor chip assembly with embedded metal pillar
US7129575B1 (en) 2000-10-13 2006-10-31 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped metal pillar
US6667229B1 (en) 2000-10-13 2003-12-23 Bridge Semiconductor Corporation Method of connecting a bumped compliant conductive trace and an insulative base to a semiconductor chip
US6537851B1 (en) 2000-10-13 2003-03-25 Bridge Semiconductor Corporation Method of connecting a bumped compliant conductive trace to a semiconductor chip
US6949408B1 (en) 2000-10-13 2005-09-27 Bridge Semiconductor Corporation Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps
US6699780B1 (en) 2000-10-13 2004-03-02 Bridge Semiconductor Corporation Method of connecting a conductive trace to a semiconductor chip using plasma undercut etching
US7132741B1 (en) 2000-10-13 2006-11-07 Bridge Semiconductor Corporation Semiconductor chip assembly with carved bumped terminal
US7071089B1 (en) 2000-10-13 2006-07-04 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with a carved bumped terminal
US6876072B1 (en) 2000-10-13 2005-04-05 Bridge Semiconductor Corporation Semiconductor chip assembly with chip in substrate cavity
US7262082B1 (en) 2000-10-13 2007-08-28 Bridge Semiconductor Corporation Method of making a three-dimensional stacked semiconductor package with a metal pillar and a conductive interconnect in an encapsulant aperture
US7190080B1 (en) 2000-10-13 2007-03-13 Bridge Semiconductor Corporation Semiconductor chip assembly with embedded metal pillar
US6673710B1 (en) 2000-10-13 2004-01-06 Bridge Semiconductor Corporation Method of connecting a conductive trace and an insulative base to a semiconductor chip
KR20020029990A (ko) * 2000-10-16 2002-04-22 윤종용 실장리드가 구비된 기판을 포함하는 반도체 패키지 및 그제조방법
US6444489B1 (en) 2000-12-15 2002-09-03 Charles W. C. Lin Semiconductor chip assembly with bumped molded substrate
US6653170B1 (en) 2001-02-06 2003-11-25 Charles W. C. Lin Semiconductor chip assembly with elongated wire ball bonded to chip and electrolessly plated to support circuit
US20030054583A1 (en) * 2001-09-20 2003-03-20 Eastman Kodak Company Method for producing an image sensor assembly
JP2003100801A (ja) * 2001-09-25 2003-04-04 Mitsubishi Electric Corp 半導体装置
DE10213296B9 (de) * 2002-03-25 2007-04-19 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip, Verfahren zu seiner Herstellung und Verfahren zur Herstellung eines Nutzens
US6819001B2 (en) * 2003-03-14 2004-11-16 General Electric Company Interposer, interposer package and device assembly employing the same
US20050013557A1 (en) * 2003-07-14 2005-01-20 Daoqiang Lu Optical packages and methods for controlling a standoff height in optical packages
US7993983B1 (en) 2003-11-17 2011-08-09 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with chip and encapsulant grinding
US7538415B1 (en) 2003-11-20 2009-05-26 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal, filler and insulative base
US7425759B1 (en) 2003-11-20 2008-09-16 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal and filler
US7446419B1 (en) 2004-11-10 2008-11-04 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar of stacked metal balls
US7750483B1 (en) 2004-11-10 2010-07-06 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar and enlarged plated contact terminal
US7268421B1 (en) 2004-11-10 2007-09-11 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar that includes enlarged ball bond
JP2007149851A (ja) * 2005-11-25 2007-06-14 Sony Computer Entertainment Inc 配線基板、電子部品実装構造、および電子部品実装方法
US20080061433A1 (en) * 2006-09-11 2008-03-13 Arquisal Rodel B Methods and substrates to connect an electrical member to a substrate to form a bonded structure
US7811863B1 (en) 2006-10-26 2010-10-12 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with metal pillar and encapsulant grinding and heat sink attachment
US7494843B1 (en) 2006-12-26 2009-02-24 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with thermal conductor and encapsulant grinding
KR100969441B1 (ko) * 2008-06-05 2010-07-14 삼성전기주식회사 반도체칩이 실장된 인쇄회로기판 및 그 제조방법
TW201011878A (en) * 2008-09-03 2010-03-16 Phoenix Prec Technology Corp Package structure having substrate and fabrication thereof
CN103878462A (zh) * 2012-12-20 2014-06-25 浙江大学 使用小焊块取代焊锡片的焊接方式
US10522505B2 (en) 2017-04-06 2019-12-31 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method for manufacturing the same
JP6861358B2 (ja) * 2017-06-09 2021-04-21 パナソニックＩｐマネジメント株式会社 触力覚センサ、触力覚センサの製造方法および触力覚センサを用いた検知方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3380155A (en) * 1965-05-12 1968-04-30 Sprague Electric Co Production of contact pads for semiconductors
US4871921A (en) * 1988-08-09 1989-10-03 Honeywell Inc. Detector array assembly having bonding means joining first and second surfaces except where detectors are disposed
JP3150351B2 (ja) * 1991-02-15 2001-03-26 株式会社東芝 電子装置及びその製造方法
KR940001149B1 (ko) * 1991-04-16 1994-02-14 삼성전자 주식회사 반도체 장치의 칩 본딩 방법
JP2523250B2 (ja) * 1991-08-16 1996-08-07 インターナショナル・ビジネス・マシーンズ・コーポレイション ジシアネ―トの混合物を含む組成物
JPH06112463A (ja) * 1992-09-25 1994-04-22 Mitsubishi Electric Corp 半導体装置及びその実装方法
US5550408A (en) * 1992-11-18 1996-08-27 Matsushita Electronics Corporation Semiconductor device
JP3057130B2 (ja) * 1993-02-18 2000-06-26 三菱電機株式会社 樹脂封止型半導体パッケージおよびその製造方法
JP3258764B2 (ja) * 1993-06-01 2002-02-18 三菱電機株式会社 樹脂封止型半導体装置の製造方法ならびに外部引出用電極およびその製造方法

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