CN1153289C - 低漏电流的静电放电防护电路 - Google Patents

Abstract

本发明提供一种静电放电防护电路，适用于一高电源线以及一低电源线之间。该静电放电防护电路包含有一二极管串接(diode string)电路。二极管串接电路以至少一个肖特基(schottky diode)二极管顺向串接所构成，其包含有一正极以及一负极，于静电放电事件时，分别耦合于该高电源线与该低电源线。本发明的静电放电防护电路能降低正常工作时的漏电流，同时又可以节省芯片的消耗面积。

Description

低漏电流的静电放电防护电路

技术领域

本发明是有关于一种电源线间的静电放电(electrostaticdischarge，ESD)保护电路，尤指一种在集成电路正常工作时，漏电流非常低的ESD保护电路。

背景技术

随着CMOS制程的进步，在CMOS集成电路中，ESD已经是一个可靠度上非常严重的问题。尤其是当制程进入深亚微米的时代，不论是较薄的栅氧化层(thinner gate oxide)、较短的沟道长度(shorterchannel 1ength)、较浅的结深度(shallow junction depth)以及自动对准的金属化硅法(salicide)等较为先进的制程都是在降低ESD的承受能力。因此，便必须特别设计ESD保护电路在每一个输入端口(inputport)以及输出端口(output port)上。可是，就算是所有的输入端口以及输出端口都已经妥善的保护，却也发现到内部电路中有些电子组件在ESD事件中会遭受到ESD损害。

由于集成电路所遭遇到的静电是不可知的，可能是正电也可能是负电，而且，静电到底会从哪一个集成电路的输出入端口进入以及从哪一个集成电路的输出入端口流出，这些都是未知的，所以，理论上便必须以每两个集成电路的输出入端口为一组，进行ESD测试，直到所有可能的组合都通过ESD测试了，才可以说这个集成电路符合ESD的需求。请参阅图1，图1为一种ESD事件时，对内部电路损伤的原因，以及，加入电源线间的ESD保护电路后的保护原理的示意图。当一个正电压的ESD电流从一个输入端口12进入而要透过一个输出端口14流出时，有一种可能的放电路径是如图1中的第一放电路径I，ESD的电流先顺向的流经输入端口12中的箝制二极管16到高电源线(relatively-high power rail)VDD18，接着寻找内部电路20中较脆弱的组件加以破坏并流到低电源线(relatively-low power rail)VSS22，最后顺向的流经输出端口14中nMOS24的PN结到输出端口14的接地点，因而排放掉ESD电流。也就是说，就算所有的输出端口以及输入端口都做好ESD保护措施，内部电路20依然有可能经过像第一放电路径般的放电过程而造成ESD损害。因此，如果在高电源线VDD18和低电源线VSS22中加上ESD保护电路26，且当高电源线VDD18上的电压尚未高到足以破坏内部电路20时ESD保护电路26就自动的导通，使ESD电流从高电源线VDD18经过ESD保护电路26而到低电源线VSS22，如图1中的第二放电路径II，则内部电路20便不会遭受ESD损害。所以，电源线间的ESD保护电路是非常必要的。

一种现有的电源线间ESD保护电路是纯粹以一个二极管串接电路30耦合于两条电源线所构成，如图2A所示以及图2B所示。二极管串接电路30仅仅以多个二极管32顺向串接所构成，当两条电源的压差大于一多个二极管32形成的阻塞电压(block voltage)时，二极管串接电路30就导通。一般而言，一个二极管32是以一个n型阱(n-well)34和其内的p型掺杂区(p-type-doped region)36所形成的一PN结二极管，如图2B所示。只是，往往会有一个寄生的pnp晶体管会由半导体芯片中p型基底38、一n型阱34以及一p型掺杂区36所形成。因为p型基底38大都是耦合于低电源线VSS22，所以ESD保护电路可以看是一种多层级的达灵顿(Darlington)电路，如图2C所示。一些已经在论文上发表过的公式整理如下：

V_string(I)＝mV_D(I)-nV_T×[m(m-1)/2]×ln(β+1)------(1)

V_D(I)＝nV_T×ln[I/AI_S]                     ------(2)

$I_D=A{I}_S[e^{V/n{V}_T}-1]---\left(3\right)$

$V_D\left(T_1\right)=n{E}_{g0}+\left(\frac{T_1}{T_0}\right)\×(V_D\left(T_0\right)-\frac{n{E}_{g0}}{q})---\left(4\right)$

其中

V_string  ＝二极管串接电路的总跨压；

V_D     ＝一个PN结二极管的正向偏压；

I_D     ＝一个PN结二极管的顺向电流；

V_T     ＝KT/q称为热电压(thermal voltage)；

n       ＝理想系数；

β              ＝寄生的pnp晶体管的电流增益；

I_S     ＝单位面积的PN结二极管的饱和电流；

A      ＝一个PN结二极管的面积；

m      ＝串接的PN结二极管的数目；以及

E_g0   ＝在0°K时，硅的外推能带间隙宽度＝1.206eV

由图2B以及第1式中可知，当β很接近零，电流几乎不会流到p型基底38，因此每一个PN结二极管流经的电流大致相等，所以每一个PN结二极管都可以提供一个大约相同的压降。并且可以随着设计的需求来增加串接的PN结二极管数目，使高电源线VDD18和低电源线VSS22间的阻塞电压(block voltage)增大。但是，随着制程的进步，n型阱34越来越浅，所以β越来越大。而当β等于1甚至更大时，大量的电流会流经p型基底38到低电源线VSS22，导致越靠近低电源线VSS22的PN结二极管获得的电流就越小，因此，提供的压降就相对的便小。这意味着当β变大时，PN结二极管的数目必须增加才能达到相同的阻塞电压(block voltage)。而且，二极管串接电路30的最大问题在于正常工作时漏电的问题。一旦β变大，接在高电源线VDD18的第一个寄生的pnp晶体管便会提供一个高电源线VDD18到低电源线VSS22的漏电路径，如图2B所示。而且，当高电源线VDD18与低电源线VSS22之间的跨压增大时，漏电流是随着跨压变化而呈指数增加，如同第3式中所示。这便意味着必须以更多的PN结二极管加以串接，也就是更大的芯片面积的损耗，才能减低正常工作时的漏电流。

另一个二极管串接电路30的问题在于正常工作时的漏电流会随着温度的升高而增大，而这样的温度效应可以从第4式中看出。在第4式中，V_D的温度系数是负的，因为nE_g0/q(＝1.206V)大于室温状态下的V_D(当顺向电流为1~10μA时，大约为0.55~0.65V)。所以在高温时，便必须要有更多的PN结二极管串接，才能达到相同的阻塞电压。

已经有许多种解决二极管串接电路30的漏电流问题的方法，在此列举出三种现有技术，分别称为包覆式二极管串接电路(cladded diodestring)40、推举式二极管串接电路(boosted diode string)42以及悬臂式二极管串接电路(cantilever diode string)44，如图3A至图3C所示。

阻塞电压并没有与串接的PN结二极管的数目成正比的原因在于，越靠近低电源线VSS 22的PN结二极管所接收到的电流越小，所以提供的偏压也就跟着变小。因此，把电流直接引导到较靠近低电源线VSS22的PN结二极管便可以提高阻塞电压，而包覆式二极管串接电路40，如图3A所示，便是这种想法的一种实施例。M1和M2是两个串联的pMOS晶体管，当作两个串联的电阻，用以将高电源线VDD18的电流直接引导到较靠近低电源线VSS22的PN结二极管。M1和M2的栅极都以一个M3的nMOS二极管耦合到低电源线VSS22，确保M1和M2都能工作在三极区(triode region)而当作电阻。

如图3B所示，推举式二极管串接电路42也是使用和包覆式二极管串接电路40一样的概念。推举式二极管串接电路42以一M3的nMOS晶体管，将高电源线VDD18的电流直接引导到较靠近低电源线VSS22的PN结二极管。而M3的栅极则是以两个串联的pMOS二极管，M1以及M2，所形成的分压作为偏压。常温时，M3是偏压在关闭的状态，当高温时，M3的源极电压会因为PN结二极管的偏压减少而下降，所以M3会少许的开启，引导高电源线VDD18的电流至M3的源极后的PN结二极管，藉以提高PN结二极管的偏压。所以推举式二极管串接电路42的阻塞电压会较为稳定。

悬臂式二极管串接电路44，如图3C所示，也使用了和包覆式二极管串接电路40大约相同的概念。但是，悬臂式二极管串接电路44主要是加上了一个以pMOS晶体管构成的M1作为开关，M1仅仅于ESD事件发生时才开启，在正常工作时则关闭掉。所以正常工作时，不论工作环境温度是多少，PN结二极管到低电源线VSS22的路径是被断开的。而为了辨别ESD事件与正常工作状况，以一个pMOS构成的M2与一个电容C串接的所形成RC电路则提供M1的栅极电压，当高电源线VDD18发生ESD事件时，M1的栅极电压上升的较高电源线VDD18慢，所以触发了M1并开启了PN结二极管到低电源线VSS22的路径。

然而，图2B、3A、3B以及图3C中的电路都是架构在一个n型阱和其内的p型掺杂区所形成的一PN结二极管，因此，都难以避免掉寄生的pnp晶体管的电流增益β值太大的问题。只要寄生的pnp晶体管的电流增益β值太大，就算是有再多的辅助电路来将电流引导到较靠近低电源线VSS22，也是枉然。

发明内容

有鉴于此，本发明的目的，在于提供一种低漏电流的ESD防护电路。本发明能够大福的降低寄生的晶体管的电流增益β，所以可以大幅的降低漏电流。

本发明的目的可以通过以下措施来达到：

一种低漏电流的静电放电防护电路，适用于一高电源线以及一低电源线之间，该静电放电防护电路包含有：

一二极管串接电路，以包含至少一个肖特基二极管的多个二极管顺向串接所构成，其包含有一正极以及一负极，分别耦合于该高电源线与该低电源线。

一种低漏电流的静电放电防护电路，适用于一高电源线以及一低电源线之间，该静电放电防护电路包含有：

一第一导电类型基底；

多数的第二导电类型阱，设于该第一导电类型基底的表面，每一第二导电类型阱中包含有一金属与该第二导电类型阱所形成的结所构成的肖特基二极管；以及

多数的连接电路，用以使该多数的肖特基二极管顺向串接以形成一含有一正极以及一负极的二极管串接电路；

其中，该正极与该负极是分别耦合于该高电源与该低电源线。

本发明相比现有技术具有如下优点：

根据上述的目的，本发明提出一种静电放电防护电路，适用于一高电源线(relatively-high power rail)以及一低电源线(relatively-low power rail)之间。该静电放电防护电路包含有一二极管串接(diode string)电路。该二极管串接(diode string)电路以包括至少一个肖特基(schottky diode)二极管的数个二极管顺向串接所构成，其包含有一正极以及一负极，分别耦合于该高电源线与该低电源线。

本发明另提供一种静电放电防护电路，适用于一高电源线(relatively-high power rail)以及一低电源线(relatively-lowpower rail)之间，该静电放电防护电路包含有一第一导电类型基底、多个第二导电类型阱以及多个的连接电路。该多个第二导电类型阱设于该第一导电类型基底的表面，每一第二导电类型阱中包含有一金属与该第二导电类型阱所形成的结所构成的肖特基二极管。多个的连接电路用以使该多个的肖特基二极管顺向串接以形成一含有一正极以及一负极的二极管串接电路。其中，该正极与该负极是分别耦合于该高电源与该低电源线。

本发明的优点在于正常工作时，本发明的ESD防护电路的漏电流很小。因为本发明的ESD防护电路中的二极管是以肖特基二极管所构成，而肖特基二极管和第一导电类型基底所形成的寄生的双极性晶体管的电流增益β会非常的小，因此，电流比较不会流经第一导电类型基底而到低电源线，所以本发明的ESD防护电路的漏电流很小。

附图说明

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：

图1为一种ESD事件时，对内部电路损伤的原因，以及，加入电源线间的ESD保护电路后的保护原理的示意图；

图2A与图2B分别为现有的一种纯粹以一二极管串接电路构成的ESD保护电路的电路示意图以及芯片剖面图；

图2C为图2B的等效电路图；

图3A、图3B以及图3C分别为现有的包覆式二极管串接电路、推举式二极管串接电路以及悬臂式二极管串接电路的电路示意图；

图4A为本发明的静电放电保护电路的电路示意图；

图4B为实施图4A的电路的芯片剖面示意图；

图5A为一pnp晶体管的于射基结正向偏压正向偏压而集基结反向偏压时的各项电流成分图；

图5B为本发明中Al-n-p晶体管的于射基结正向偏压而集基结反向偏压时的各项电流成分图；以及

图6A至图6C为本发明运用于包覆式二极管串接电路、推举式二极管串接电路以及悬臂式二极管串接电路的电路示意图。

符号说明

50静电放电防护电路  52高电源线VDD

54低电源线VSS       56正极

58 负极                  60 p型基底

62 n型阱                 66 金属

10 ESD电压源             12 输入端口

14 输出端口              16 钳位二极管

20 内部电路              24 NMOS

30 二极管串连电路        32 多个二极管

36 P型掺杂区             40 包覆式二极管串接电路

42 推举式二极管串接电路  44 悬臂式二极管串接电路

P1 第一放电路径          P2 第二放电路径

I1 ESD电流               I  漏电流

M1 PMOS                  M2 PMOS

M3 NMOS                  M4 PMOS

M5 NMOS

68 n型掺杂区

具体实施方式

请参阅图4A，图4A为本发明的静电放电保护电路的电路示意图。本发明提供一种静电放电防护电路50，适用于一高电源线VDD52以及一低电源线VSS54间。静电放电防护电路50包含有一二极管串接(diode string)电路，以至少一个肖特基(schottky diode)二极管，如图4A中的D1至Dn，顺向串接所构成。二极管串接电路包含有一正极56以及一负极58，于静电放电事件时，分别耦合于高电源线VDD52与低电源线VSS54。

请参阅图4B，图4B为实施图4A的电路的芯片剖面示意图。为了能够制作于半导体芯片上，本发明另提供了的一个制作于半导体芯片上的静电保护电路，如第4B所示。静电放电防护电路包含有一p型基底60、多个的n型阱62以及多个的连接电路64。多个的n型阱62设于p型基底60的表面，每一n型阱62中包含有一金属66与n型阱62所形成的结所构成的肖特基二极管(D1至Dn)。每一n型阱62中也包含了一n型掺杂区(n-type-doped region)68，以作为每一n型阱62的电连接。多个的连接电路64用以使多个的肖特基二极管(D1至Dn)顺向串接以形成一含有一正极56以及一负极58的二极管串接电路。其中，于一静电放电事件时，正极56与负极58是分别耦合于高电源线VDD52与低电源线VSS54。

金属66可以由许多种类的金属所构成。然而，最普遍的材料就是铝。硅和铝可以形成一个铝硅接面，因为功函数(work function)的不同，只要控制硅中掺杂的杂质浓度便可以使硅铝接面形成欧姆接触或是肖特基接触。一般而言，铝和轻掺杂的(light1y-doped)n型硅，譬如说n型阱，所形成的接面会形成肖特基接触，具有整流作用，所以又称为肖特基二极管。至于，铝和轻掺杂的p型硅、轻掺杂的n型硅或是重掺杂的n型硅所形成的接面都会形成欧姆接触。

相较于现有的静电放电保护电路，现有的静电放电保护电路将产生一由一p型掺杂区36、一n型阱34以及一p型基底38所形成的寄生的pnp晶体管，如图2B所示。而相对的，本发明的静电放电保护电路将产生一由一金属66、一n型阱62以及一p型基底60所形成的寄生的Al-n-p晶体管，如图4B所示。于正常工作时，高电源线VDD52接一个高电位，而低电源线VSS54接地。所以，不论是先前技术的pnp晶体管或是本发明的Al-n-p晶体管，射基结均呈现正向偏压且集基结均呈现反向偏压。请参阅图5A，图5A为一pnp晶体管的于射基结正向偏压而集基结反向偏压时的各项电流成分图。由基本的电子学中可以得知，一般的pn结的导通是利用少数载流子(minority carrier)的扩散来达成的。因此，当pnp晶体管呈现如图5A的偏压时，大量的于射极(emitter)的空穴会扩散到基极(base)，如图上的I_hEB的电流所示。如果I_hEB中的空穴没有被基极的给复合(recombined)，则会由集极(collector)所收集，如图上的I_hBC的电流所示。而I_hB表示被复合的空穴所产生的电流，I_eEB与I_eBC则表示由基极的电子在偏压下分别对射极与集极所产生的电流。在正常的工作偏压下，I_eEB与I_eBC可以忽略，而I_hB很小。而pnp晶体管的电流增益βpnp定义如下

βpnp≡Ic/IB～I_hBC/I_hB       --------(5)

由图5A中可知，如果基极(也就是图2B中的n型阱)越薄，则βpnp将会越来越大，甚至大于1。再请参阅图5B，图5B为本发明中Al-n-p晶体管的于射基结正向偏压而集基结反向偏压时的各项电流成分图。由基本电子学中可知，因为金属内的空穴几乎可以说没有，所以肖特基结的导通是利用多数载流子(majority carrier)的流动来达成的。由图5B中可知，空穴移动所造成的电流I_hEB、I_hBC以及I_hB都会相当的小，而逆向偏压下基极到集极的电子电流I_eBC也会很小，唯有正向偏压下基极到射极的电子电流I_eEB会很大。所以Al-n-p晶体管的电流增益β_Al-n-p的表示如下：

β_Al-n-p≡Ic/IB

        ＝(-I_hBC+I_eBC)/(-I_hB-I_eEB-I_eBC)

        ～(I_hBC-I_eBC)/I_eEB    -------(6)

由公式(6)可知，β_Al-n-p是由两个很小的电流除以一个很大的顺向电流而产生，所以β_Al-n-p将会很接近零，也就是说，Al-n-p晶体管几乎没有电流增益。同样的证明，也可由A.Y.C.Yu and E.H.Snow，”Minority Carrier Injection of Metal Silicon Contacts，”Solid State Electron，12 155(1969)中得知，由铝/n型阱/p型基底所构成的Al-n-p晶体管的|I_c/I_E|的最大值约为10^-5；然而，一般pnp晶体管的|I_c/I_E|的最大值约为1。所以可以发现本发明以肖特基二极管取代了现有技术的pn二极管将可以大幅的降低了电流增益β。因此，电流不会流经p型基底而到低电源线Vss，造成了本发明的ESD防护电路在正常的工作状态下的漏电流会变的很小很小。而且，肖特基二极管的起始电压也比pn二极管来的大，所以，要达到相同的阻塞电压(block voltage)，串联的肖特基二极管的数量可以比pn二极管所需的数量少，因此，又可以节省静电保护电路所消耗的芯片面积。也就是说，本发明有两个好处，漏电流小以及节省面积。

本发明的精神在于以肖特基二极管取代现有的二极管串接(diodestring)电路中的pn二极管。而不论是纯的二极管串接电路、包覆式二极管串接电路、推举式二极管串接电路或悬臂式二极管串接电路等都可以运用本发明的方法加以改良，如图6A至图6C所示。

本发明虽以一较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可做少许的更动与润饰，因此本发明的保护范围当视所附的权利要求保护范围为准。

Claims (8)

1.一种低漏电流的静电放电防护电路，其特征是：适用于一高电源线以及一低电源线之间，该静电放电防护电路包含有：

一二极管串接电路，以包含至少一个肖特基二极管的多个二极管顺向串接所构成，其包含有一正极以及一负极，分别耦合于该高电源线与该低电源线。

2.如权利要求1所述的低漏电流的静电放电防护电路，其特征是：其中每一肖特基二极管是以一铝硅结所构成。

3.如权利要求1所述的低漏电流的静电放电防护电路，其特征是：其中每一肖特基二极管是以一铝与n型阱所形成的结所构成。

4.一种低漏电流的静电放电防护电路，其特征是：适用于一高电源线以及一低电源线之间，该静电放电防护电路包含有：

一第一导电类型基底；

多数的第二导电类型阱，设于该第一导电类型基底的表面，每一第二导电类型阱中包含有一金属与该第二导电类型阱所形成的结所构成的肖特基二极管；以及

多数的连接电路，用以使该多数的肖特基二极管顺向串接以形成一含有一正极以及一负极的二极管串接电路；

其中，该正极与该负极是分别耦合于该高电源与该低电源线。

5.如权利要求4所述的低漏电流的静电放电防护电路，其特征是：其中，该第一导电类型基底是为一P型基底。

6.如权利要求4所述的低漏电流的静电放电防护电路，其特征是：其中，每一第二导电类型阱是为一n型阱。

7.如权利要求4所述的低漏电流的静电放电防护电路，其特征是：其中，每一第二导电类型阱另包含有一第二导电类型掺杂区，以作为每一第二导电类型阱的电连接；

8.如权利要求4所述的低漏电流的静电放电防护电路，其特征是：其中，该金属是以铝所构成。

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