[go: up one dir, main page]

CN114823879A - 用于半导体器件的改进的后侧接触结构和对应的制造工艺 - Google Patents

用于半导体器件的改进的后侧接触结构和对应的制造工艺 Download PDF

Info

Publication number
CN114823879A
CN114823879A CN202210106688.6A CN202210106688A CN114823879A CN 114823879 A CN114823879 A CN 114823879A CN 202210106688 A CN202210106688 A CN 202210106688A CN 114823879 A CN114823879 A CN 114823879A
Authority
CN
China
Prior art keywords
metal layer
backside
metal
forming
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210106688.6A
Other languages
English (en)
Inventor
C·M·A·伦纳
A·兰迪
B·卡夫拉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from IT102021000001922A external-priority patent/IT202100001922A1/it
Application filed by STMicroelectronics SRL filed Critical STMicroelectronics SRL
Publication of CN114823879A publication Critical patent/CN114823879A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本公开的实施例涉及用于半导体器件的改进的后侧接触结构和对应的制造工艺。各种实施例提供一种垂直传导半导体装置，其包括：具有前侧和后侧的硅衬底；前侧结构，设置在所述基板的前侧上，在所述前侧处具有至少一个电流传导区域；以及后侧金属结构，其设置在所述基板的后侧上，与所述基板电接触并由金属层的堆叠构成。所述后侧金属结构由以下形成：第一金属层；硅化物区，介于所述衬底的后侧与所述第一金属层之间，并与所述后侧电接触；以及设置在所述第一金属层上的第二金属层。

Description

用于半导体器件的改进的后侧接触结构和对应的制造工艺
技术领域
本解决方案涉及用于半导体器件的改进的后侧接触结构以及对应的制造工艺。
背景技术
若干垂直传导半导体器件，特别是用于功率应用的硅基器件，在后侧或后侧上具有接触件或金属化；例如，VDMOS(垂直双扩散金属氧化物半导体)类型的MOSFET(金属氧化物半导体场效应晶体管)晶体管器件或IGBT(绝缘栅双极晶体管)类型的晶体管器件是已知的，其中电流沿器件中的垂直方向流向后侧上的电接触件。
在这点上，仅作为示例，图1以截面图示出了具有平面构造的IGBT(绝缘栅双极晶体管)晶体管器件1，其包括晶片1'，晶片1'包括例如具有P+型掺杂的硅的衬底2并且具有前侧2a和后侧2b。
N+型硅的缓冲层4形成在衬底2的前侧2a上，N－型掺杂硅的漂移层6形成在缓冲层4上并与其接触。漂移层6在其顶面6a处容纳体区8，该体区8在漂移层6中从顶面6a开始在深度上延伸并且通过注入P型掺杂剂种类而形成。在体区8中，通过注入N型掺杂剂物质形成源区10，以形成在体区8中从顶面6a开始延伸的具有N+掺杂的区。
IGBT晶体管器件1还包括形成在漂移层6的顶面6a上的前侧金属层12，其与体区8直接接触，并且部分与源极区10直接接触。具有IGBT晶体管器件1的发射极接触件功能的前侧金属层12通过绝缘材料14和导电材料16的重堆叠与体区8的外部部分(顶视图中的外部)分离，使得例如多晶硅的导电层16通过相应的绝缘材料层14与顶面6a以及前侧金属层12电绝缘，从而形成IGBT晶体管器件1的栅极结构18。
特别地，在衬底2的后侧2b上，形成后侧金属结构19，其与衬底2直接电接触，在这种情况下构成IGBT晶体管器件1的集电极接触。
用于提供垂直传导半导体器件的后侧金属结构的普通解决方案设想了三个或四个金属层的堆叠，其典型地通过PVD(物理气相沉积)技术例如通过溅射技术顺序地获得而没有真空中断。
特别是：被布置为与硅衬底直接接触的例如铝(Al)的第一金属层保证与同一衬底的电接触；与上述第一层重叠的例如钛(Ti)的第二金属层构成防止扩散的阻挡层；与上述第二层重叠的例如镍－钒(NiV)的第三金属层构成用于例如耦合到封装的支撑件(例如所谓的引线框)的有源焊接层，在所述封装中封装有半导体器件；与第三层重叠的第四金属层，例如银(Ag)，用作防止氧化。
最近用于硅基半导体器件的功率应用，特别是在汽车领域或其他工业领域中，使晶片变薄，例如甚至低至40μm，并且增加同一晶片后侧上的金属堆叠的总厚度。
关于后侧金属堆叠的问题是在晶片上引起的高弯曲，特别是在薄晶片(<100μm)的情况下，这导致在最终制造步骤中的处理问题和所得器件的可靠性问题，以及可能的故障或良品率下降。
此外，对于一些器件，建立良好的电接触涉及昂贵且非生产性的方法，以限制在后侧金属堆叠的形成中所涉及的每个沉积步骤中晶片所达到的温度。
例如，如果与衬底的电接触是通过铝层实现的，则由硅在铝中的扩散引起的所谓的尖峰过程起到了重要的作用，从而在硅的表面中产生空隙，这些空隙被铝快速地填充，并且特别地通过在晶片的后表面上产生的“尖峰”的分布和密度来实现；该工艺利用高温，随后由后侧金属化在晶片上引起高应力，例如具有约180MPa的值。
迄今为止用于减少上述突出问题的解决方案在于通过采用具有重复和交替的沉积和冷却步骤的多步骤沉积技术来限制由沉积(例如溅射)工艺引起的热应力，直到达到所需的堆叠总厚度(例如根据封装需要)。
然而，本申请人已经发现，当前使用的解决方案具有一些限制并且具有一些缺点，特别是由于生产效率的降低(甚至相当大)，以及由金属堆叠引起的应力的不充分管理。
发明内容
本文所公开的各种实施例通过提供一种改进的解决方案来克服先前解决方案的缺点，所述改进的解决方案表示由后侧金属堆叠引起的应力的管理与半导体装置的电特性之间的良好折衷，尤其是考虑到晶片厚度的减小和增加后侧金属化的总厚度的需要而确保与衬底的良好电接触。
根据本解决方案，提供了一种半导体器件和相应的制造工艺。
附图说明
为了更好地理解本解决方案，现在仅通过非限制性示例并参考附图来描述其实施例，其中：
图1是IGBT晶体管的示意性截面图；
图2A－2B是根据本解决方案的实施例的半导体器件在相应制造工艺的连续步骤中的示意性截面图；
图3是图2A和2B的半导体器件的一部分的放大截面图；以及
图4A、图4B、图4C和图4D是关于图3中所说明的半导体装置的部分的内容的图，每一图的元件。
具体实施方式
如将在下文中详细描述的，本解决方案的一个方面设想在半导体器件，特别是硅基半导体器件，例如用于功率应用的器件的衬底或晶片的后侧上的后侧金属结构(或堆叠)的替换实施例。
该备选实施例设想在衬底的前述后侧上仅重叠两个金属层。
特别地，在这种情况下，与衬底接触的第一金属层本身构成活性焊接层，并且通过沉积技术和沉积工艺(特别是PVD)形成，以确保同时形成硅化物区，该硅化物是由金属和硅的原子形成的二元化合物，与衬底直接接触。该硅化物区确保与衬底的良好电接触，并且还确保良好的机械强度。
因此，在该解决方案中，在第一金属层上仅一个第二金属层就足够了，该第二金属层具有防止氧化的功能，而且与第一金属层一起形成用于封装半导体器件的所需厚度(上述第一金属层和第二金属层的厚度根据半导体器件的应用来选择)。
首先参考图2A，现在公开根据本解决方案的实施例的用于制造后侧金属结构的工艺。
在该图2A中，硅基半导体器件，例如功率器件(如IGBT或VDMOS器件)，整体用20表示。
上述半导体器件20包括具有衬底22的硅晶片21，衬底22具有前侧22a和后侧22b(应当注意，晶片21已经翻转以在后侧上执行适当的机械加工操作)。
在本文没有详细描述的方式中，半导体器件20的前侧结构(整体用24表示)已经用已知技术预先形成在衬底22的前侧22a上。
显然，该前侧结构24可以具有宽范围的构造，在任何情况下包括在对应的前表面24a处的至少一个电流传导区域。
例如，在IGBT类型的半导体器件20的情况下，前侧结构24从同一衬底22开始在垂直方向上包括(在这点上也参见图1)：缓冲层、漂移层(形成在其内部的是体区和源区，在这种情况下限定了前述的电流传导区)、栅极结构和前侧金属层。
然后，该工艺设想通过例如PVD技术对晶片21的后侧进行机械加工，特别是在衬底22的后侧22b上形成第一金属层26。
在一个实施例中，前述第一金属层26是镍－钒(NiV)层，钒的可变浓度范围从5wt％到8wt％。
在可能的实施例中，第一金属层26可以具有例如包括在300nm和700nm之间的厚度，其通过溅射技术形成，例如使用氩(Ar)和氮(N2)作为沉积室中的处理气体。
根据本方案的一个方面，适当地调节沉积以达到原位温度，从而触发衬底22上的硅化物形成反应工艺，在第一金属层26的相同沉积步骤期间，形成在衬底22的后侧22b与上述第一金属层26之间的硅化物区27，特别是硅化镍。例如，控制沉积室的温度以便高于400℃，例如以便在沉积期间保持在400℃和500℃之间的范围内。
因此，与第一金属层26接触的上述硅化物区27设置成与衬底22的后侧22b电接触。
此外，硅化物区27的厚度小于第一金属层26和第二金属层28的厚度。
接下来，如图2B所示，例如再次通过PVD技术形成第二金属层28，其与第一金属层26重叠。
第二金属层28可以具有包括在150nm和500nm之间的厚度，例如是银(Ag)层。
相互堆叠的上述第一金属层26(具有相应的硅化物区27)和上述第二金属层28在这种情况下形成半导体器件20的后侧金属结构，其整体由30表示，后侧金属结构30与衬底22电接触，特别是与布置在衬底22的后侧22b处的至少一个电流传导区电接触(电流传导路径被限定为在布置在前侧结构24的前侧24a处的电流传导区与布置在衬底22的后侧22b处的上述电流传导区之间的在垂直方向上通过衬底22的电流传导路径)。
换句话说，在这种情况下，后侧金属结构30仅由上述第一金属层26和第二金属层28形成，其中硅化物区27置于衬底22和第一金属层26之间。
更详细地，还参考图3(其示出晶片21的一部分的横截面视图中的放大图像)和图4A－4D中所示的元素(分别为氮，镍，钒和硅)的图，参考同一图3中突出显示的在衬底22与第一金属层26之间过渡的区域33，在这种情况下具有例如数十纳米的厚度。
在该放大截面图中朝向硅衬底前进，区域(由40表示)与均匀且多晶的NiV层(前述第一金属层26)直接接触，该NiV层具有例如数十埃的厚度，并且在一些实施例中，其中仅存在氮和钒原子；随后是硅化物区27，其特征在于同时存在Ni和Si，如化学图所示，具有例如数十纳米的厚度，与衬底22的后侧22b直接接触。
基本上，上述图3和图4A－图4D突出显示了与第一金属层26的溅射沉积同时形成硅化物区27的工艺，该硅化物区27在与衬底22的交界面处“踢出”氮和钒原子。
本解决方案的一个方面在于与第一金属层26的沉积同时形成硅化镍。
为了更准确地控制沉积温度(且同时控制硅化工艺)且为了降低热应力，可有利地实施多步骤沉积工艺。
在一种可能的实施方式中，该溅射沉积步骤以如下工艺特征进行：电功率在1kW和10kW之间；Ar的流量在20sccm和90sccm之间；并且N2流量在0sccm和40sccm之间。如上所述，该沉积有利地通过适当持续时间的沉积和稳定(或冷却)的多个步骤来进行，其中工艺参数假定为包括在前面提到的范围内的值。
例如，用于提供厚度为500nm的第一金属层26的可能的多步骤工艺可以设想在工艺气体室中的抽气和稳定步骤，随后是沉积和冷却的连续步骤，迭代多次以便达到期望的NiV厚度，沉积和冷却步骤中的可能的第一步骤例如以比随后的步骤更高的溅射功率来实施。
以类似的方式，具有150nm和500nm之间的可变厚度的第二金属层28的沉积步骤也可以通过具有适当长度的相应的多个沉积和稳定步骤的相应的多步骤工艺来执行，其中工艺参数采取包括在先前提及的范围内的值。
由本申请人进行的实验测试已经证明，利用半导体器件20的晶片21的基本上相同的翘曲值，可以获得明显大于传统结构的后侧金属结构30的厚度值(例如，800nm的厚度值与具有三个金属层的传统结构的500nm的厚度值相比)。
同样，相反地，给定后侧金属堆叠的相同厚度，已经证明显著减小半导体器件20的晶片21的最终变形的可能性。
有利地，本申请人通过实验测试已经表明，半导体器件20的电性能没有经历实质上的修改，特别是参考阈值电压和击穿电压值，其基本上保持不变(再次与具有三个金属层的传统结构相比)。
此外，本申请人已经发现，与传统工艺相比，制造工艺的产率增加甚至高达30％。
通过本解决方案实现的优点从前面的描述中清楚地显现。
在任何情况下，要强调的是，该解决方案提供了制造成本的节省，后侧金属结构30由少量的层组成，即仅由两个金属层组成(而不是如已知解决方案中的三个或四个)，此外，良品率(所谓的工艺生产量)更高(甚至高达30％)。
特别是由于硅化工艺意味着在衬底和硅化物的原子之间(在这种情况下，在镍和硅原子之间)的混合，因此保证了与剥离现象相关的较少问题，因此提高了半导体器件20的强度。
此外，如上所述，与传统类型的结构相比，给定相同后侧金属结构30的相同厚度，可以减小后侧金属结构30对晶片21施加的应力(或者，可替换地，给定施加到晶片21的相同应力，可以增加后侧金属结构30的厚度)。
基本上，即使在厚后侧金属堆叠和相同晶片21的小厚度的情况下，本解决方案也能够更好地管理晶片21的变形。
最后，可以对本发明进行修改和变化。
特别地，强调的是，通常可以设想不同的材料或材料的组合后侧金属结构30，特别是用于形成硅化物区27；例如，第一金属层26可以由镍构成，而没有钒的百分比成分，和/或第二金属层28可以由除了银之外的材料构成，例如金(Au)。
此外，在溅射过程期间存在于沉积室中的反应气体可以不同；例如，可以只存在氩气(而不是氩气和氮气的混合物)。
此外要强调的是，本解决方案可以在不同的半导体硅器件中找到有利的应用，例如信号或功率VDMOS器件，IP(智能功率)MOSFET器件，诸如VIPowerTM MOSFET器件，通常在电导率是垂直的以及在晶片的后侧上使用相同器件的电接触或有源端子的存在所有的器件中，。
在一个或多个实施例中，一种垂直传导半导体器件(20)包括：具有前侧(22a)和后侧(22b)的硅基板(22)；前侧结构(24)，其布置在所述基板(22)的前侧(22a)上，在相应的前侧(24a)处具有至少一个电流传导区域；以及后侧金属结构(30)，其布置在所述基板(22)的后侧(22b)上，与所述基板(22)电接触并且由金属层的重叠堆叠构成，其特征在于，所述后侧金属结构(30)可以包括：第一金属层(26)；硅化物区(27)，插置在衬底(22)的后侧(22b)与所述第一金属层(26)之间，并且与所述后侧(22b)电接触；以及布置在所述第一金属层(26)上的第二金属层(28)。
后侧金属结构(30)可以仅由堆叠在硅化物区(27)上的第一金属层(26)和第二金属层(28)构成。
第一金属层(26)可以主要由镍构成，硅化物可以是硅化镍。
第一金属层(26)可以由镍和钒组成，钒的浓度在5wt％和8wt％之间。
第二金属层(28)可以由银或金构成。
第一金属层(26)的厚度可以在300nm和700nm之间，第二金属层(28)的厚度可以在150nm和500nm之间，硅化物区(27)的厚度可以小于所述第一金属层(26)和所述第二金属层(28)的厚度。
用于功率应用的垂直传导半导体器件可以包括至少一个IGBT晶体管。
在一个或多个实施例中，一种用于制造垂直传导半导体器件(20)的工艺包括：提供具有前侧(22a)和后侧(22b)的硅衬底(22)；在所述基板(22)的前侧(22a)上形成前侧结构(24)，所述前侧结构(24)在相应的前侧(24a)处具有至少一个电流传导区域；以及在所述基板(22)的后侧(22b)上形成后侧金属结构(30)，所述后侧金属结构(30)与所述基板(22)电接触，所述后侧金属结构(30)由重叠金属层堆叠构成，其特征在于，形成后侧金属结构(30)的所述步骤可以包括：在衬底(22)的后侧(22b)上形成第一金属层(26)，所述形成步骤包括同时形成与所述衬底(22)的后侧(22b)电接触的硅化物区(27)；以及在所述第一金属层(26)上形成第二金属层(28)。
后侧金属结构(30)可以仅由所述第一金属层(26)和第二金属层构成，所述硅化物区(27)插置于衬底(22)的后侧(22b)与所述第一金属层(26)之间。
第一金属层(26)可以主要由镍构成，并且所述硅化物可以是硅化镍。
第一金属层(26)可以由镍和钒组成，钒的浓度在5wt％和8wt％之间。
第二金属层(28)可以由银或金构成。
形成第一金属层(26)的步骤可以通过PVD(物理气相沉积)来执行，控制PVD以达到在沉积期间触发在衬底(22)的后侧(22b)与所述第一金属层(26)之间的硅化物区(27)的形成的温度。可以控制温度以保持在400℃至500℃的范围内。形成第一金属层(26)的步骤可以通过溅射沉积来执行。溅射沉积可以设想使用氩(Ar)和氮(N2)作为沉积室中的工艺气体。溅射沉积可以用以下工艺特征进行：电功率在1和10kW之间；氩气流量在20sccm和90sccm之间；氮气流量在0sccm和40sccm之间。
形成第一金属层(26)的步骤可以通过多步骤沉积来执行，该多步骤沉积包括重复和交替的沉积和冷却或稳定步骤，直到达到期望的总厚度为止。
形成第二金属层(28)的步骤可以通过相应的PVD(物理气相沉积)来执行。
上述各种实施例可以组合以提供另外的实施例。
根据上述详细描述，可以对实施例进行这些和其它改变。通常，在下面的权利要求中，所使用的术语不应该被解释为将权利要求限制到在说明书和权利要求中公开的特定实施例，而是应该被解释为包括所有可能的实施例以及这些权利要求被授权的等同物的全部范围。因此，权利要求不受本公开的限制。

Claims (22)

1.一种垂直传导半导体器件，包括：
硅衬底，具有前侧和后侧；
前侧结构，在所述硅衬底的所述前侧上，所述前侧结构在相应的前侧处具有至少一个电流传导区域；以及
后侧金属结构，在所述硅衬底的所述后侧上，所述后侧金属结构与所述硅衬底电接触，并且包括重叠的金属层堆叠，
所述后侧金属结构包括：
第一金属层；
硅化物区，在所述硅衬底的所述后侧与所述第一金属层之间，并且与所述硅衬底的所述后侧电接触；以及
第二金属层，在所述第一金属层上。
2.根据权利要求1所述的器件，其中所述后侧金属结构仅由堆叠在所述硅化物区上的所述第一金属层和所述第二金属层构成。
3.根据权利要求1所述的器件，其中所述第一金属层包括镍，并且所述硅化物区是硅化镍区。
4.根据权利要求1所述的器件，其中所述第一金属层包括镍和钒，钒的浓度在5wt％和8wt％之间。
5.根据权利要求1所述的器件，其中所述第二金属层包括银或金。
6.根据权利要求1所述的器件，其中所述第一金属层具有的厚度在300nm和700nm之间，所述第二金属层具有的厚度在150nm和500nm之间，并且所述硅化物区具有的厚度小于所述第一金属层的厚度以及所述第二金属层的厚度。
7.根据权利要求1所述的器件，其中所述器件被配置用于功率应用，并且所述前侧结构包括至少一个IGBT晶体管。
8.一种用于制造垂直传导半导体器件的工艺，所述工艺包括：
提供具有前侧和后侧的硅衬底；
在所述硅衬底的所述前侧上形成前侧结构，所述前侧结构在相应的前侧处具有至少一个电流传导区域；以及
在所述硅衬底的所述后侧上形成后侧金属结构，所述后侧金属结构与所述硅衬底电接触，所述后侧金属结构包括重叠的金属层堆叠，
形成所述后侧金属结构包括：
在所述硅衬底的所述后侧上形成第一金属层，形成所述第一金属层包括同时形成与所述硅衬底的所述后侧电接触的硅化物区；以及
在所述第一金属层上形成第二金属层。
9.根据权利要求8所述的工艺，其中所述后侧金属结构仅由所述第一金属层和所述第二金属层构成，其中所述硅化物区被插置于所述硅衬底的所述后侧和所述第一金属层之间。
10.根据权利要求8所述的工艺，其中所述第一金属层包括镍，并且所述硅化物区是硅化镍区。
11.根据权利要求8所述的工艺，其中所述第一金属层包括镍和钒，钒的浓度在5wt％和8wt％之间。
12.根据权利要求8所述的工艺，其中所述第二金属层包括银或金。
13.根据权利要求8所述的工艺，其中通过物理气相沉积PVD进行所述第一金属层的所述形成，所述PVD被控制以达到在所述PVD期间触发被插置在所述衬底的所述后侧与所述第一金属层之间的所述硅化物区的形成的温度。
14.根据权利要求13所述的工艺，其中控制所述温度以在PVD期间保持在400℃和500℃之间的范围内。
15.根据权利要求13所述的工艺，其中所述第一金属层的所述形成通过溅射沉积进行。
16.根据权利要求15所述的工艺，其中所述溅射沉积在沉积室中使用氩(Ar)和氮(N2)作为工艺气体。
17.根据权利要求16所述的工艺，其中所述溅射沉积利用以下工艺特征进行：在1kW和10kW之间的电功率；在20sccm和90sccm之间的氩气流量；在0sccm和40sccm之间的氮气流量。
18.根据权利要求13所述的工艺，其中所述第一金属层的所述形成通过多步沉积进行，直到达到预定的总厚度为止，所述多步沉积包括重复和交替的沉积步骤和冷却步骤或稳定化步骤。
19.根据权利要求13所述的工艺，其中所述第二金属层的所述形成通过相应的PVD进行。
20.一种方法，包括：
在衬底的第一侧上形成第一结构，所述第一结构包括晶体管；以及
在所述衬底的、与所述第一侧相对的第二侧上形成第二结构，所述第二结构电耦合到所述衬底，所述第二结构的所述形成包括：
在所述衬底的所述第二侧上形成第一导电层；
在所述第一导电层的所述形成期间，在所述衬底的所述第二侧与所述第一导电层之间形成硅化物区，所述硅化物区被电耦合到所述衬底；以及
在所述第一导电层上形成第二导电层。
21.根据权利要求20所述的方法，其中所述第二结构是接触结构。
22.根据权利要求20所述的方法，其中所述第一导电层包括镍，所述硅化物区包括硅化镍，并且所述第二导电层包括银或金。
CN202210106688.6A 2021-01-29 2022-01-28 用于半导体器件的改进的后侧接触结构和对应的制造工艺 Pending CN114823879A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
IT102021000001922 2021-01-29
IT102021000001922A IT202100001922A1 (it) 2021-01-29 2021-01-29 Struttura di contatto dal retro perfezionata per un dispositivo a semiconduttore e relativo procedimento di fabbricazione
US17/573,449 2022-01-11
US17/573,449 US11894432B2 (en) 2021-01-29 2022-01-11 Back side contact structure for a semiconductor device and corresponding manufacturing process

Publications (1)

Publication Number Publication Date
CN114823879A true CN114823879A (zh) 2022-07-29

Family

ID=82527251

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202220238024.0U Active CN217239466U (zh) 2021-01-29 2022-01-28 垂直传导半导体器件
CN202210106688.6A Pending CN114823879A (zh) 2021-01-29 2022-01-28 用于半导体器件的改进的后侧接触结构和对应的制造工艺

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202220238024.0U Active CN217239466U (zh) 2021-01-29 2022-01-28 垂直传导半导体器件

Country Status (1)

Country Link
CN (2) CN217239466U (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115881527A (zh) * 2023-02-23 2023-03-31 广州粤芯半导体技术有限公司 晶圆及晶圆翘曲度优化方法

Also Published As

Publication number Publication date
CN217239466U (zh) 2022-08-19

Similar Documents

Publication Publication Date Title
JP5728339B2 (ja) 半導体装置および半導体装置の製造方法
CN109478571B (zh) 半导体装置及半导体装置的制造方法
JP5144585B2 (ja) 半導体装置およびその製造方法
JP3871607B2 (ja) 半導体素子およびその製造方法
JP5889171B2 (ja) 炭化珪素半導体装置及びその製造方法
CN100547807C (zh) 半导体器件及其制造方法
JP5745974B2 (ja) 半導体装置およびその製造方法
JP4210823B2 (ja) シヨットキバリアダイオード及びその製造方法
JP5792701B2 (ja) 半導体装置及びその製造方法
CN107785251B (zh) 使用热处理的阻挡层形成
JP2019012836A (ja) 半導体素子
CN109742021B (zh) 一种氮化镓基欧姆接触结构及其制备方法
CN112466752A (zh) 碳化硅半导体装置及碳化硅半导体装置的制造方法
JP7605241B2 (ja) トレンチ型半導体装置の製造方法
CN217239466U (zh) 垂直传导半导体器件
US10032894B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP6296970B2 (ja) 半導体装置及びその製造方法
JP2021097085A (ja) 半導体装置及びその製造方法
US20220246735A1 (en) Back side contact structure for a semiconductor device and corresponding manufacturing process
CN104617142B (zh) 半导体器件和用于生产其的方法
TWM583123U (zh) 溝槽式閘極寬能隙裝置
CN107195616B (zh) 包括金属粘附和阻挡结构的半导体器件及其形成方法
JP5437114B2 (ja) 半導体トランジスタの製造方法
US20250089307A1 (en) Semiconductor device
JPH05335348A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination