CN114388041A - 基于测试元件组图案的关键路径复制实例测量方法 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 81
- 230000010076 replication Effects 0.000 title claims abstract description 23
- 238000000691 measurement method Methods 0.000 title claims 2
- 238000000034 method Methods 0.000 claims abstract description 35
- 238000005259 measurement Methods 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 238000003860 storage Methods 0.000 claims abstract description 17
- 238000013461 design Methods 0.000 claims abstract description 12
- 238000012545 processing Methods 0.000 claims abstract description 12
- 238000004590 computer program Methods 0.000 claims description 6
- 230000008569 process Effects 0.000 abstract description 10
- 230000006870 function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000013100 final test Methods 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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Abstract
本申请公开了一种基于测试元件组图案的关键路径复制实例测量方法，包括：选定半导体存储器件产品电路设计中的关键路径；复制所述关键路径，得到关键路径复制实例；对关键路径复制实例进行布局，形成测试元件组图案；以与对实际存储器件产品电路进行测试时相同的处理条件测量测试元件组图案，得到测量结果。本申请的方法复制得到关键路径复制实例，对关键路径复制实例进行布局，形成测试元件组图案，以与对实际存储器件产品电路进行测试时相同的处理条件测量测试元件组图案，得到测量结果，在存储器件产品功能测试之前即可完成测量过程，降低了测量成本，提高了工作效率。
Description
技术领域
本申请涉及半导体技术领域，具体涉及一种基于测试元件组图案的关键路径复制实例测量方法。
背景技术
随着半导体器件制造工艺逐渐精细化，半导体存储器件产品在最终测试阶段进行speed binning(速度分级)与timing trimming(定时微调)时，与实际设计的modeling(建模)差异越来越大，导致在最终端的test cost(测试成本)增加。由于工艺精细化，制造的半导体产品变得复杂，在后期工程(后端)区分产品的binning的费用也在增加。
发明内容
本申请的目的是提供一种基于测试元件组图案的关键路径复制实例测量方法。为了对披露的实施例的一些方面有一个基本的理解，下面给出了简单的概括。该概括部分不是泛泛评述，也不是要确定关键/重要组成元素或描绘这些实施例的保护范围。其唯一目的是用简单的形式呈现一些概念，以此作为后面的详细说明的序言。
根据本申请实施例的一个方面，提供一种基于测试元件组图案的关键路径复制实例测量方法，包括：
选定半导体存储器件产品电路设计中的关键路径；
复制所述关键路径，得到关键路径复制实例；
对关键路径复制实例进行布局，形成测试元件组图案；
以与对实际存储器件产品电路进行测试时相同的处理条件测量测试元件组图案，得到测量结果。
根据本申请实施例的另一个方面，提供一种电子设备，包括半导体存储器件、处理器及存储在所述半导体存储器件上并可在所述处理器上运行的计算机程序，所述处理器执行所述程序，以实现上述的基于测试元件组图案的关键路径复制实例测量方法。
根据本申请实施例的另一个方面，提供一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行，以实现上述的基于测试元件组图案的关键路径复制实例测量方法。
本申请实施例的其中一个方面提供的技术方案可以包括以下有益效果：
本申请实施例提供的基于测试元件组图案的关键路径复制实例测量方法，复制得到关键路径复制实例，对关键路径复制实例进行布局，形成测试元件组图案，以与对实际存储器件产品电路进行测试时相同的处理条件测量测试元件组图案，得到测量结果，在存储器件产品功能测试之前即可完成测量过程，降低了测量成本，提高了工作效率。
本申请的其他特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者，部分特征和优点可以从说明书中推知或毫无疑义地确定，或者通过实施本申请实施例了解。本申请的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本申请的一个实施例的基于测试元件组图案的关键路径复制实例测量方法流程图；
图2示出了本申请的一个实施例中以与对实际存储器件产品电路进行测试时相同的处理条件测量TEG图案，得到测量结果的步骤流程图；
图3示出了本申请的一个实施例中以与对实际存储器件产品电路进行测试时相同的处理条件测量TEG图案的处理过程示意图；
图4示出了本申请的一个实施例中以与对实际存储器件产品电路进行测试时相同的处理条件测量TEG图案的处理过程时序图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，下面结合附图和具体实施例对本申请做进一步说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
在测试阶段中如果可以实现前工序(前端或前端)的分级，就可以减少很多测试的费用。可以在完成速度功能试验后产出半导体存储器件产品中有关速度分级的大量数据。通常在测试过程结束后才发现这个问题，但费用已经付出了。本申请实施例的方法可以解决这些问题。
如图1所示，本申请的一个实施例提供了一种基于测试元件组图案的关键路径复制实例测量方法，包括：
S1、选定半导体存储器件产品电路设计中最具代表性的关键路径。
关键路径是指电路设计中从输入到输出经过的延时最长的逻辑路径。优化关键路径是一种提高设计工作速度的有效方法。一般地，从输入到输出的延时取决于信号所经过的延时最大路径，而与其他延时小的路径无关。在优化设计过程中关键路径法可以反复使用，直到不可能减少关键路径延时为止。EDA工具中综合器及设计分析器通常都提供关键路径的信息以便设计者改进设计，提高速度。
S2、复制关键路径，得到关键路径复制实例。例如，对从地址缓冲区开始到段字线解码输出为止的关键路径进行复制，得到复制实例，字线也同样地使用复制实例，复制单个单元的晶体管结负载的负载晶体管与需要的输出部进行连接。
S3、对关键路径复制实例进行布局，形成测试元件组图案。
具体地，在晶圆的预定部分或在单独的空白晶圆上形成称为TEG(test elementgroup，测试元件组)的图案。
为了能顺利画出要做的实际产品的关键尺寸，主要电路照常使用，如果总线是长路径总线，则将总线迂回排布成迷宫或梳子的形状。根据需要的形状进行反复布局，直至完成整个关键路径的复制实例的布局。
将复制实例按照相同布局反复进行排列，确保形成的测试元件组图案与所述半导体存储器件产品电路设计中的关键路径的各栅极端相同，输出的扇形分叉和总线的长度也相同，形成测试模块阵列。复制布局形状反复排列时，将原本的总线路径形状变形修正为其他的金属层排列形状。
在开发半导体器件中存在几种重要的TEG图案。TEG，test element group，测试元件组。然而，其中最重要的是被称为缺陷单元阵列的在与实际半导体存储器件单元相同条件下制成的TEG图案。这样的TEG图案与实际器件晶圆的存储单元具有大致相同的结构。在改变设计规则或存储单元中所使用的材料的情况下，为了确定由各个导电层连接到外部所引起的内部短路或断路缺陷，通过测量TEG图案的电阻或兼容性等来评估可靠性、稳定性以及工艺裕量等。
S4、以与对实际存储器件产品电路进行测试时相同的处理条件测量TEG图案，得到测量结果。
根据测量结果可以评估相应的器件特点。
在某些实施方式中，如图2所示，步骤S4具体包括：
S41、向TEG图案输入测试信号，根据关键路径复制实例的延迟值，以自复位的方式产生短脉冲信号。
具体地，如图3和图4所示，向TEG图案中输入单个测试使能信号；TEG图案中的关键路径复制实例产生延迟后，短脉冲生成器以自复位的方式产生短脉冲信号。
S42、对该短脉冲信号进行分频，通过PAD测量分频后的短脉冲信号的脉冲幅度。
如图3和图4所示，通过分频器对该短脉冲信号进行分频，分频后的短脉冲信号输入测量PAD进行测量。
在正式进行芯片的功能测试前的数字电路测试元件组(DC TEG)测试阶段，产品的关键路径的延迟值与分布值等参数是已知的。在符合测试环境的适当时段范围内，通过分频器倍数化频率。在某些实施方式中可以利用以F/F组成的倍率电路将此短脉冲信号的频率修改为数兆～数十兆赫。
在某些实施方式中，步骤S4具体包括：
向TEG图案中输入测试信号，对测试模块阵列的高频输出脉冲进行转换；为了使在频率测试阶段的TEG测试时可以产出结果，设置环形振荡器进行频率测试，通过频率测试得到测试结果。其中，向TEG图案中输入的测试信号与对实际存储器件产品电路进行测试时所使用的测试信号完全相同。
本申请实施例提供的基于测试元件组图案的关键路径复制实例测量方法，复制得到关键路径复制实例，对关键路径复制实例进行布局，形成测试元件组图案，以与对实际存储器件产品电路进行测试时相同的处理条件测量测试元件组图案，得到测量结果，在存储器件产品功能测试之前即可完成测量过程，降低了测量成本，提高了工作效率。
本申请的另一个实施例提供了一种电子设备，包括半导体存储器件、处理器及存储在所述半导体存储器件上并可在所述处理器上运行的计算机程序，所述处理器执行所述程序，以实现上述的基于测试元件组图案的关键路径复制实例测量方法。
本申请的另一个实施例提供了一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行，以实现上述的基于测试元件组图案的关键路径复制实例测量方法。
需要说明的是：
在此提供的算法和显示不与任何特定计算机、虚拟装置或者其它设备固有相关。各种通用装置也可以与基于在此的示教一起使用。根据上面的描述，构造这类装置所要求的结构是显而易见的。此外，本申请也不针对任何特定编程语言。应当明白，可以利用各种编程语言实现在此描述的本申请的内容，并且上面对特定语言所做的描述是为了披露本申请的最佳实施方式。
类似地，应当理解，为了精简本公开并帮助理解各个发明方面中的一个或多个，在上面对本申请的示例性实施例的描述中，本申请的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释成反映如下意图：即所要求保护的本申请要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如下面的权利要求书所反映的那样，发明方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本申请的单独实施例。
应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，附图的流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
以上所述实施例仅表达了本申请的实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。
Claims (10)
1.一种基于测试元件组图案的关键路径复制实例测量方法，其特征在于，包括：
选定半导体存储器件产品电路设计中的关键路径；
复制所述关键路径，得到关键路径复制实例；
对关键路径复制实例进行布局，形成测试元件组图案；
以与对实际存储器件产品电路进行测试时相同的处理条件测量测试元件组图案，得到测量结果。
2.根据权利要求1所述的方法，其特征在于，所述以与对实际存储器件产品电路进行测试时相同的处理条件测量测试元件组图案，得到测量结果，包括：
向所述测试元件组图案输入测试信号，根据所述关键路径复制实例的延迟值，以自复位的方式产生短脉冲信号；
对所述短脉冲信号进行分频，测量分频后的短脉冲信号的脉冲幅度。
3.根据权利要求2所述的方法，其特征在于，所述对所述短脉冲信号进行分频，包括通过分频器进行分频。
4.根据权利要求2所述的方法，其特征在于，所述对所述短脉冲信号进行分频，包括利用以F/F组成的倍率电路对所述短脉冲信号进行分频。
5.根据权利要求1所述的方法，其特征在于，所述对关键路径复制实例进行布局，形成测试元件组图案，包括：
在晶圆的预定部分或在单独的空白晶圆上对关键路径复制实例进行布局，形成测试元件组图案。
6.根据权利要求1所述的方法，其特征在于，所述对关键路径复制实例进行布局，形成测试元件组图案，包括：
对关键路径复制实例进行反复调整布局，确保形成的测试元件组图案与所述半导体存储器件产品电路设计中的关键路径的各栅极端、输出的扇形分叉以及总线的长度均相同，从而得到测试模块阵列。
7.根据权利要求6所述的方法，其特征在于，所述以与对实际存储器件产品电路进行测试时相同的处理条件测量测试元件组图案，得到测量结果，包括：
向测试元件组图案中输入测试信号，对测试模块阵列的高频输出脉冲进行转换，通过频率测试得到测试结果；其中，所述测试信号与对实际存储器件产品电路进行测试时所使用的测试信号相同。
8.根据权利要求1所述的方法，其特征在于，所述关键路径为从地址缓冲区开始到段字线解码输出为止的路径。
9.一种电子设备，其特征在于，包括半导体存储器件、处理器及存储在所述半导体存储器件上并可在所述处理器上运行的计算机程序，所述处理器执行所述程序，以实现如权利要求1-8中任一所述的方法。
10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行，以实现如权利要求1-8中任一所述的方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011142208.9A CN114388041A (zh) | 2020-10-22 | 2020-10-22 | 基于测试元件组图案的关键路径复制实例测量方法 |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114388041A true CN114388041A (zh) | 2022-04-22 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011142208.9A Pending CN114388041A (zh) | 2020-10-22 | 2020-10-22 | 基于测试元件组图案的关键路径复制实例测量方法 |
Country Status (1)
| Country | Link |
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| CN (1) | CN114388041A (zh) |
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