[go: up one dir, main page]

CN112835321B - 可编程控制器系统和模块 - Google Patents

可编程控制器系统和模块 Download PDF

Info

Publication number
CN112835321B
CN112835321B CN202011031198.1A CN202011031198A CN112835321B CN 112835321 B CN112835321 B CN 112835321B CN 202011031198 A CN202011031198 A CN 202011031198A CN 112835321 B CN112835321 B CN 112835321B
Authority
CN
China
Prior art keywords
synchronization
correction
module
synchronization correction
self
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011031198.1A
Other languages
English (en)
Other versions
CN112835321A (zh
Inventor
久保隅创
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN112835321A publication Critical patent/CN112835321A/zh
Application granted granted Critical
Publication of CN112835321B publication Critical patent/CN112835321B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/18—Numerical control [NC], i.e. automatically operating machines, in particular machine tools, e.g. in a manufacturing environment, so as to execute positioning, movement or co-ordinated operations by means of programme data in numerical form
    • G05B19/404—Numerical control [NC], i.e. automatically operating machines, in particular machine tools, e.g. in a manufacturing environment, so as to execute positioning, movement or co-ordinated operations by means of programme data in numerical form characterised by control arrangements for compensation, e.g. for backlash, overshoot, tool offset, tool wear, temperature, machine construction errors, load, inertia
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/10—Plc systems
    • G05B2219/12—Plc mp multi processor system
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/10—Plc systems
    • G05B2219/15—Plc structure of the system
    • G05B2219/15049—Timer, counter, clock-calendar, flip-flop as peripheral

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Automation & Control Theory (AREA)
  • Human Computer Interaction (AREA)
  • Manufacturing & Machinery (AREA)
  • Programmable Controllers (AREA)

Abstract

本发明提供一种可编程控制器系统和模块，该可编程控制器系统能够使构成可编程控制器系统的各模块的自模块周期同步。可编程控制器系统(SYS)具备基板(B1)以及与基板连接的多个模块(M1～M6)，该可编程控制器系统构成为，多个模块各自具备：用于生成独立时钟的独立时钟生成部(CL1～CL6)；计数器部(Co1～Co6)，其根据由独立时钟生成部生成的独立时钟，来生成自模块周期；以及同步校正部(SY1～SY6)，其根据自模块周期和基于从同步控制部输出的同步开始信号的同步基准点，来计算自模块周期的偏移量，基于计算出的偏移量来对自模块周期进行校正。

Description

可编程控制器系统和模块
技术领域
本发明涉及一种可编程控制器系统和模块。
背景技术
近年来，可编程控制器(也称为“PLC”)系统的应用领域随着高性能化、高功能化而扩大，用户的需求也变得多种多样。为了应对可编程控制器系统和使用可编程控制器系统的装置的高性能化、高功能化，作为使用PLC的控制方法，采用了基于预测控制等高级的控制理论的控制方法。另外，还通过用于进行可编程控制器系统的控制运算的CPU(CentralProcessing Unit：中央处理单元)模块的运算性能提高来进行应对。
作为这种可编程控制器系统，已知有如下技术：在由多个模块(单元)构成的控制装置的单元之间将成为控制定时的基础的时刻同步，来在可编程控制器系统的整体上提高性能(例如，参照专利文献1)。专利文献1所记载的各模块基于由时钟生成部生成的脉冲来执行扫描。本来，在以同等的结构、同等的性能进行动作的设备的情况下，扫描动作也是同样的。
然而，由于电源接通的时间的差异、CPU模块的初始化内容的不同等，扫描定时有可能产生偏移。由时钟生成部生成的脉冲可以是任何脉冲，但是通常是由晶体振荡器等提供的稳定的信号，在此后的说明中记述为时钟脉冲。
因此，在专利文献1所记载的可编程控制器系统中，关于与基板连接的各模块的基准时钟，通过配置于基板的同步控制电路来使基准时钟同步。在专利文献1所记载的可编程控制器系统中，是在各模块的启动开始之后进行所有模块的基准时刻的同步。
现有技术文献
专利文献
专利文献1：国际公开第2012/081115号
发明内容
发明要解决的问题
然而，在各模块的一部分为不同的整数倍的周期且一部分模块的启动开始时刻发生了延迟的情况下，或者在使一部分模块在之后启动并要进行同步的情况下，存在如下问题：在以从最初开始就存在的不同的整数倍的周期运行的模块与之后启动的模块之间的关系上产生基准时刻的起点不一致的状况。
本发明是鉴于上述的问题点而完成的，其目的之一在于提供一种能够使构成可编程控制器系统的各模块的自模块周期同步的可编程控制器系统。
用于解决问题的方案
关于本实施方式的可编程控制器系统，在其一方式中，是具备基板以及与所述基板连接的多个模块的可编程控制器系统，所述可编程控制器系统的特征在于，所述基板具备用于控制所述多个模块的同步的同步控制部，所述多个模块各自具备：用于生成独立时钟的独立时钟生成部；计数器部，其根据由所述独立时钟生成部生成的所述独立时钟，来生成自模块周期；以及同步校正部，其根据所述自模块周期和基于从所述同步控制部输出的同步开始信号的同步基准点，来计算所述自模块周期的偏移量，基于计算出的所述偏移量，来对所述自模块周期进行校正。
发明的效果
根据本发明，能够提供一种能够使构成可编程控制器系统的各模块的自模块周期同步的可编程控制器系统。
附图说明
图1是示出本实施方式的可编程控制器系统的结构的图。
图2是示出PLC系统的功能结构的一例的图。
图3是示出在第一CPU模块～第六CPU模块与基板之间通知的信息的时序图的一例的图。
图4是示出接收到同步开始信号的第一CPU模块～第六CPU模块从同步不一致状态向同步状态转变的状态的图。
图5是示出在构成PLC系统的第一CPU模块、第二CPU模块与基板之间执行的同步校正处理的序列图的一例的图。
图6是示出第一CPU模块执行的同步校正处理的一例的流程图。
图7是示出同步校正执行处理的一例的流程图。
附图标记说明
SYS：可编程控制器系统；M1～M6：第一CPU模块～第六CPU模块；K1～K6：连接器；B1：基板；P1～P6：处理器；W1～W6：中断控制部；CL1～CL6：独立时钟生成部；Co1～Co6：计数器部；Pa1～Pa6：电源控制部；SY1～SY6：同步校正部；BSY1：同步控制部；BCL1：基准时钟生成部。
具体实施方式
下面，详细地说明本发明的一个实施方式(下面简称为“实施方式”。)。此外，本发明不限定于下面的实施方式，能够在其主旨的范围内进行各种变形来实施。
图1是示出本发明的实施方式的可编程控制器系统的结构的图。可编程控制器(下面称为“PLC”)系统SYS构成为包括第一CPU模块M1～第六CPU模块M6、连接器K1～K6以及基板B1。
第一CPU模块M1～第六CPU模块M6通过连接器K1～K6并通过基板B1上的总线(未图示)进行连接。对于第一CPU模块M1～第六CPU模块M6，在不特别加以区分来进行说明的情况下，下面称为“模块M”。
图2是示出PLC系统的功能结构的一例的图。第一CPU模块M1～第六CPU模块M6各自具备处理器P1～P6、中断控制部W1～W6、独立时钟生成部CL1～CL6、计数器部Co1～Co6、电源控制部Pa1～Pa6、同步校正部SY1～SY6。基板B1具备同步控制部BSY1和基准时钟生成部BCL1。
第一CPU模块M1和第二CPU模块M2具备执行用户的应用程序的应用程序执行功能。第三CPU模块M3和第四CPU模块M4还被称为IO总线内置CPU模块，具备IO总线功能和应用程序执行功能。IO总线功能用于以恒定的周期在自身所具有的远程网络之间进行通信。第五CPU模块M5和第六CPU模块M6还被称为IO总线主模块，具备IO总线功能。各模块M也可以将其它的输入模块、输出模块等各种模块设为同步对象。
独立时钟生成部CL1～CL6生成各第一CPU模块M1～第六CPU模块M6执行的自模块周期的独立时钟。计数器部Co1～Co6根据由独立时钟生成部CL1～CL6生成的独立时钟来生成自模块周期。另外，计数器部Co1～Co6对由独立时钟生成部CL1～CL6生成的独立时钟值进行计数并作为计数值进行保持。在本实施方式中，独立时钟生成部CL1～CL6使用规定频率的晶体来生成任意周期的脉冲后将其输出。各独立时钟生成部CL1～CL6的晶体的晶振误差(百万分率(PPM：Parts Per Million)误差)存在偏差，时钟频率也根据温度而改变，并不是恒定的，因此各模块M的自模块周期逐渐发生偏移。独立时钟生成部CL1～CL6生成的独立时刻的自模块周期的独立时钟可以是任意的值，但是在本实施方式中，独立时钟生成部CL1～CL6使用1MHz的晶体来生成100μs周期的脉冲。
处理器P1～P6分别以恒定的周期执行各第一CPU模块M1～第六CPU模块M6所具备的独立的功能。处理器P1～P6可以执行输入功能、应用程序执行功能、输出功能等，其中，该输入功能用于获取PLC系统SYS的输入信号，并将该输入信号作为输入数据进行通知，该应用程序执行功能用于接收这些输入数据，并对这些输入数据进行运算，将运算结果作为输出数据进行通知，该输出功能用于接收输出数据，并将该输出数据作为数字或模拟信号进行输出。处理器P1～P6也可以根据需要而一并具备用于将模块间连接的总线功能、外部存储器、输入电路或输出电路等。
电源控制部Pa1～Pa6将各第一CPU模块M1～第六CPU模块M6的电源状态(SY_P1～SY_P6)通知给配置于基板B1上的同步控制部BSY1。电源状态(SY_P1～SY_P6)是用于将自身的模块M的电源的状态通知给基板B1的同步控制部BSY1的信息，是在各第一CPU模块M1～第六CPU模块M6的同步校正部SY1～SY6的电源接通时通知的。电源状态(SY_P1～SY_P6)例如是由1比特(bit)构成的信息，在初始状态时为“0”(关闭)，电源控制部Pa1～Pa6在自身的模块M的电源被接通的情况下通知“1”(开启)。
处理器P1～P6根据是否需要同步，使用同步开始请求寄存器和同步设定寄存器对同步校正部SY1～SY6进行表示是否为同步对象的同步设定，并在模块各自的启动完成时等时刻进行同步开始请求。
同步校正部SY1～SY6使用同步设定寄存器将各第一CPU模块M1～第六CPU模块M6的同步设定状态(SY_EN1～SY_EN6)通知给配置于基板B1上的同步控制部BSY1。
同步设定状态寄存器是用于将自身的模块M是否为同步对象通知给基板B1的同步控制部BSY1的信息，是在自身的模块M的电源接通时通知的。同步设定状态寄存器例如是由1比特构成的信息。同步校正部SY1～SY6在自身的模块M不是同步对象的情况下，对同步设定状态寄存器设定“0”(关闭)并进行通知，在自身的模块M是同步对象的情况下，对同步设定状态寄存器设定“1”(开启)并进行通知。
同步校正部SY1～SY6使用同步开始请求寄存器将各第一CPU模块M1～第六CPU模块M6的同步开始请求(SY_RQ1～SY_RQ6)通知给配置于基板B1上的同步控制部BSY1。
同步开始请求寄存器是用于向基板B1上的同步控制部BSY1请求开始同步的信息，是在自身的模块M的电源状态(SY_P1～SY_P6)、同步设定状态(SY_EN1～SY_EN6)以及初始化完成时等任意的时刻通知的。同步开始请求寄存器例如是由1比特构成的信息。同步校正部SY1～SY6在进行同步开始的请求之前，对同步开始请求寄存器设定“0”(关闭)并进行通知，在进行同步开始的请求的情况下，对同步开始请求寄存器设定“1”(开启)并进行通知。
基准时钟生成部BCL1生成作为使PLC系统SYS同步的基准的基准时刻。基准时钟生成部BCL1将所生成的基准时刻的信息输出至配置于第一CPU模块M1～第六CPU模块M6的同步校正部SY1～SY6以及配置于基板B1上的同步控制部BSY1。基准时钟生成部BCL1生成的基准时刻的周期可以为任意的值，但是在本实施方式中，基准时钟生成部BCL1使用1MHz的晶体来生成100μs周期的脉冲(CLK100μs)，并将该脉冲作为基准时刻进行输出。
同步控制部BSY1基于从各第一CPU模块M1～第六CPU模块M6接收到的同步设定状态(SY_EN1～SY_EN6)、同步开始请求(SY_RQ1～SY_RQ6)、电源状态(SY_P1～SY_P6)以及由基准时钟生成部BCL1生成的基准时刻(CLK100μs)的信息，来生成同步开始信号(SY_EXE)，并将该同步开始信号输出至各第一CPU模块M1～第六CPU模块M6的同步校正部SY1～SY6。例如，同步控制部BSY1基于由基准时钟生成部BCL1生成的基准时刻(CLK100μs)的上升沿或下降沿，来将同步开始信号(SY_EXE)输出至各第一CPU模块M1～第六CPU模块M6的同步校正部SY1～SY6。
图3是示出在第一CPU模块～第六CPU模块与基板B1之间通知的信息的时序图的一例的图。在第一CPU模块M1～第六CPU模块M6的电源状态(SY_P1～SY_P6)以及作为同步对象的模块M的同步设定状态(SY_EN1～SY_EN6)为开启的状态下作为同步对象的所有模块M的同步开始请求(SY_RQ1～SY_RQ6)为开启的情况下，同步控制部BSY1使用触发器来保持每个模块M的同步开始请求(SY_RQ1～SY_RQ6)。
同步控制部BSY1从第一CPU模块M1～第六CPU模块M6的同步校正部SY1～SY6分别将同步开始请求(SY_RQ1～SY_RQ6)以脉冲形式进行接收。同步控制部BSY1根据基准时刻(时钟)的上升沿来判断是否在T1～T6的时刻接收到作为同步对象的模块M的所有的同步开始请求(SY_RQ1～SY_RQ6)。同步控制部BSY1将接收到的同步开始请求(SY_RQ1～SY_RQ6)锁存为内部信号(SY_RQFF1～SY_RQFF6)，由此能够判断出是否从作为同步对象的所有模块M接收到了同步开始请求(SY_RQ1～SY_RQ6)。同步控制部BSY1在从作为同步对象的所有模块M接收到了同步开始请求(SY_RQ1～SY_RQ6)的情况下，基于基准时刻(CLK100μs)的上升沿或下降沿，来将同步开始信号(SY_EXE)以脉冲的形式输出至作为同步对象的各模块M。
图4是示出接收到同步开始信号(SY_EXE)的第一CPU模块～第六CPU模块从同步不一致状态向同步状态转变的状态的图。图4的(1)是示出第一CPU模块M1～第六CPU模块M6的同步不一致状态的图。图4的(2)是示出第一CPU模块M1～第六CPU模块M6从同步不一致状态向同步状态转变的状态的图。
如图4的(1)所示，在同步校正前，第一CPU模块M1～第六CPU模块M6自身的模块M的周期(下面也称为“自模块周期”)的开始起点例如在时刻T7处各不一致。因此，进行同步校正，使得各第一CPU模块M1～第六CPU模块M6的自模块周期的开始起点一致。
首先，接收到同步开始信号(SY_EXE)的各模块M的同步校正部SY1～SY6分别从计数器部Co1～Co6的时间状态获取自模块周期。同步校正部SY1～SY6根据自模块周期和基于同步开始信号(SY_EXE)的同步基准点，来计算同步基准偏移幅度。同步基准偏移幅度是表示自模块周期的偏移量的差。同步基准点是作为使各模块M之间同步的基准的时刻，在本实施方式中，同步校正部SY1～SY6基于同步开始信号(SY_EXE)的上升沿来设定同步基准点。在该情况下，输出同步开始信号(SY_EXE)的时刻与同步基准点的时刻一致。此外，同步校正部SY1～SY6也可以将从输出同步开始信号(SY_EXE)起经过规定时间之后的时刻设定为同步基准点。
同步校正部SY1～SY6计算从自模块周期的开始起点到同步基准点为止的经过时间来作为同步基准偏移幅度。例如，如图4的(2)所示，第一CPU模块M1的同步校正部SY1计算从第一CPU模块M1的周期的开始起点t1到基于同步开始信号(SY_EXE)的上升沿设定的同步基准点Te为止的经过时间(Te-t1＝k1)来作为第一CPU模块M1的同步基准偏移幅度。同步校正部SY1基于所计算出的同步基准偏移幅度满足(1)式和(2)式中的哪一个式子，来设定校正方向。
同步基准偏移幅度≥(自模块周期-同步基准偏移幅度)：负(-)的校正方向···(1)
同步基准偏移幅度<(自模块周期-同步基准偏移幅度)：正(+)的校正方向···(2)
在(1)式成立的情况下，同步校正部SY1将校正方向设定为-(负)的校正方向、即使周期缩短的方向。在(2)式成立的情况下，同步校正部SY1将校正方向设定为+(正)的校正方向、即使周期延长的方向。同步校正部SY2～SY6与同步校正部SY1同样地设定第二CPU模块M2～第六CPU模块M6的校正方向。在图4的(2)中，用两根线的箭头表示-(负)的校正方向、即使周期缩短的方向的校正方向的周期(例如，下一周期C1、C3、C5)，用三根线的箭头表示+(正)的校正方向、即使周期延长的方向的校正方向的周期(例如，下一周期C2、C4、C6)。此外，同步校正部SY1～SY6也可以计算从同步基准点到自模块周期的结束时刻为止的经过时间作为同步基准偏移幅度。在该情况下，同步校正部SY1～SY6将校正方向的正负符号反过来设定。
同步校正部SY1～SY6将所确定的校正方向的信息设定到同步校正方向寄存器中。同步校正方向寄存器是用于确定是向负方向进行校正还是向正方向进行校正的信息。同步校正方向寄存器例如是由1比特构成的信息。同步校正部SY1～SY6在所确定的校正方向为+(正)的情况下，对同步校正方向寄存器设定“0”，在所确定的校正方向为-(负)的情况下，对同步校正方向寄存器设定“1”。
例如，对自模块周期为“4000μs”、同步基准偏移幅度为“3700μs”的图4的第五CPU模块M5的情况进行说明。在从自模块周期开始起的3700μs时接收到同步开始信号(SY_EXE)的脉冲的情况下，即在将同步基准点Te设定为3700μs的情况下，判断从自模块周期“4000μs”减去同步基准偏移幅度“3700μs”所得到的值是否大于同步基准偏移幅度“3700μs”。
从自模块周期“4000μs”减去同步基准偏移幅度“3700μs”所得到的值“300μs”小于同步基准偏移幅度“3700μs”，即(1)式成立。在该情况下，第五CPU模块M5的同步校正部SY5将校正方向设定为-(负)的校正方向、即使接收到同步开始信号(SY_EXE)的脉冲时的下一个周期(下面也称为“下一周期”)C5的周期缩短的方向。
另外，对自模块周期为4000μs、同步基准偏移幅度为“1800μs”的图4的第六CPU模块M6的情况进行说明。在从自模块周期开始起的1800μs时接收到同步开始信号(SY_EXE)的脉冲的情况下，即在同步基准点Te为1800μs的情况下，判断从自模块周期“4000μs”减去同步基准偏移幅度“1800μs”所得到的值是否大于同步基准偏移幅度“1800μs”。
从自模块周期“4000μs”减去同步基准偏移幅度“1800μs”所得到的值“2200μs”大于同步基准偏移幅度“1800μs”，即(2)式成立。在该情况下，第六CPU模块M6的同步校正部SY6将校正方向设定为+(正)的校正方向、即使下一周期C6的周期延长的方向。
此外，在如第六CPU模块M6的同步一致时的例子那样第六CPU模块M6的周期的开始起点t6’与基于同步开始信号(SY_EXE)的上升沿设定的同步基准点Te一致的情况下，即在同步基准偏移幅度为0的情况下，同步校正部SY1～SY6不设定校正方向，也不进行同步校正。
像这样，通过基于从自模块周期减去同步基准偏移幅度所得到的值是否大于同步基准偏移幅度来改变校正方向，由此在必须进行最大为自模块周期的校正时，能够以该自模块周期的大约一半的时间进行校正。
同步校正部SY1～SY6将同步基准偏移幅度的值和从自模块周期减去同步基准偏移幅度所得到的值中的较少(小)一方的值作为同步校正目标时间设定到同步校正目标时间寄存器。同步校正目标时间寄存器是由任意的比特数构成的信息。同步校正目标时间是用于进行同步校正的整体时间的信息。
例如，对自模块周期为“4000μs”、同步基准偏移幅度为“3700μs”的图4的第五CPU模块M5的情况进行说明。第五CPU模块M5的同步基准偏移幅度“3700μs”大于从自模块周期减去同步基准偏移幅度所得到的值“4000μs-3700μs＝300μs”。因而，第五CPU模块M5的同步校正部SY5将从自模块周期减去同步基准偏移幅度所得到的值“300μs”作为同步校正目标时间设定到同步校正目标时间寄存器。
另外，对自模块周期为“4000μs”、同步基准偏移幅度为“1800μs”的图4的第六CPU模块M6的情况进行说明。第六CPU模块M6的同步基准偏移幅度“1800μs”小于从自模块周期减去同步基准偏移幅度所得到的值“4000μs-1800μs＝2200μs”。因此，第六CPU模块M6的同步校正部SY6将同步基准偏移幅度“1800μs”作为同步校正目标时间设定到同步校正目标时间寄存器。
同步校正部SY1～SY6将进行同步校正时的任意的单位时间作为同步校正幅度设定到同步校正幅度寄存器。同步校正部SY1～SY6以在同步校正幅度寄存器中设定的同步校正幅度为单位，校正与同步校正目标时间相应的量。同步校正幅度寄存器是由任意的比特数构成的信息。同步校正幅度是表示在一次的周期进行校正的单位时间并且表示针对同步校正目标时间以何种程度的幅度进行分割来进行校正的信息。
同步校正幅度寄存器中设定的同步校正幅度也可以是预先在处理器P1～P6、中断控制部W1～W6中指定的值。另外，也可以在同步校正幅度寄存器中指定用于实际进行校正的同步校正目标时间。在同步校正目标时间比同步校正幅度长的情况下，可以在下一周期以后从周期时间按一个周期增减与同步校正幅度相应的量，来对自模块周期进行校正。由此，通过第一CPU模块M1～第六CPU模块M6所具备的IO总线、所实现的功能，能够防止由于一次性大幅度地进行校正而导致加入IO总线的部分(模块)脱落等问题。在同步校正目标时间与同步校正幅度相同、或者同步校正目标时间比同步校正幅度短的情况下，也可以为在下一周期校正与同步校正目标时间相应的量。
同步校正部SY1～SY6将用于指示同步校正执行的信息设定到同步校正执行寄存器中。同步校正执行寄存器例如是由1比特构成的信息。同步校正部SY1～SY6在进行同步校正之前，对同步校正执行寄存器设定“0”(关闭)并进行通知，在进行同步校正的情况下，对同步校正执行寄存器设定“1”(开启)并进行通知。
同步校正部SY1～SY6设定同步校正目标时间寄存器的信息、同步校正方向寄存器的信息以及同步校正幅度寄存器的信息，并通过将同步校正执行寄存器设定为“1”(开启)来分别开始同步校正。
例如，在同步校正目标时间为同步校正幅度以下的情况下，同步校正部SY1～SY6将同步校正目标时间设定为实际校正时间。与此相对，在同步校正目标时间大于同步校正幅度的情况下，同步校正部SY1计算同步校正幅度并将其设定为实际校正时间。
例如，对同步校正目标时间为“300μs”、同步校正幅度为“500μs”的图4的第五CPU模块M5的情况进行说明。在同步校正目标时间“300μs”为同步校正幅度“500μs”以下的情况下，同步校正部SY5将同步校正目标时间“300μs”设定为实际校正时间。然后，在所设定的校正方向为-(负)方向的情况下，同步校正部SY5将从自模块周期“4000μs”减去所设定的实际校正时间“300μs”所得到的值“4000μs-300μs＝3700μs”设定为下一周期的长度C5来对自模块周期进行校正。
对同步校正目标时间为“1800μs”、同步校正幅度为“500μs”的图4的第六CPU模块M6的情况进行说明。在同步校正目标时间“1800μs”为同步校正幅度“500μs”以下的情况下，同步校正部SY5将同步校正目标时间“1800μs”设定为实际校正时间。然后，在所设定的校正方向为+(正)方向的情况下，同步校正部SY5将对自模块周期“4000μs”加上所设定的实际校正时间“1800μs”所得到的值“4000μs+1800μs＝5800μs”设定为下一周期C6的长度来对自模块周期进行校正。
由此，自模块周期同样为“4000μs”的第五CPU模块M5的周期C5的下个周期C5b的开始起点Tb与第六CPU模块M6的周期C6的下个周期C6b的开始起点Tb一致。由此，如图4的(1)所示，能够使同步不一致的状态的各模块M的自模块周期的开始起点一致。
另外，以同样方式决定自模块周期为“1000μs”的第一CPU模块M1、第二CPU模块M2的下一周期C1、C2、自模块周期为“2000μs”的第三CPU模块M3、第三CPU模块M3的下一周期C3、C4的周期的长度并进行同步校正。
由此，如图4的(2)所示，能够在自模块周期不同的、第一CPU模块M1、第二CPU模块M2的自模块周期“1ms”、第三CPU模块M3、第四CPU模块M4的自模块周期“2ms”以及第五CPU模块M5、第六CPU模块M6的自模块周期“4ms”的最小公倍数“4ms”之后的开始起点Tb，使各模块的自模块周期的开始起点一致。
即，如图4的(1)所示，在进行以同步开始信号(SY_EXE)为起点的一系列的同步校正之前的非同步状态中，第一CPU模块M1～第六CPU模块M6基于+++状态。
与此相对，在本实施方式中，在进行了以同步开始信号(SY_EXE)为起点的一系列的同步校正的情况下，在接收到同步开始信号(SY_EXE)时，第一CPU模块M1～第六CPU模块M6的同步校正部SY1～SY6决定同步校正方向和同步校正目标时间。由此，同步校正部SY1～SY6通过在下一周期进行同步校正，能够在各模块M的最小公倍数后的第一个周期或第二个周期使开始起点同步。由此，不另外具备对PLC系统SYS的同步进行管理的模块等结构，就能够使构成PLC系统SYS的各模块M的自模块周期同步。
另外，在同步校正目标时间为“300μs”、同步校正幅度为“1μs”的情况下，同步校正部SY1～SY6以分割为“300次”的周期的方式进行校正，该“300次”是将同步校正目标时间“300μs”除以同步校正幅度“1μs”的幅度所得到的值。
在该情况下，在校正方向为-(负)方向的情况下，同步校正部SY1～SY6以从同步校正目标时间“300μs”减去同步校正幅度“1μs”所得到的值“299μs”分为“300次”的周期来进行校正。
另外，在校正方向为+(正)方向的情况下，同步校正部SY1～SY6以对同步校正目标时间“300μs”加上同步校正幅度“1μs”所得到的值“301μs”分为“300次”的周期来进行校正。
更具体地说，对同步校正目标时间为“300μs”、自模块周期为“4000μs”、同步校正幅度为“100μs”的情况进行说明。在同步校正目标时间“300μs”大于同步校正幅度“100μs”的情况下，同步校正部SY5将同步校正幅度“100μs”设定为实际校正时间。然后，在所设定的校正方向为+(正)方向的情况下，同步校正部SY1～SY6将对自模块周期“4000μs”加上所设定的实际校正时间“100μs”所得到的值“4000μs+100μs＝4100μs”设定为下一周期的长度来对自模块周期进行校正。
同步校正部SY1～SY6将从同步校正目标时间“300μs”减去实际校正时间“100μs”所得到的值“300μs-100μs＝200μs”设定为同步校正目标时间。之后，同步校正部SY1～SY6在同步校正目标时间变为“0”以下之前的期间，重复执行按每个周期加上实际校正时间和减去同步校正目标时间，来分为三次的周期进行自模块周期的校正。
像这样，通过以分割为多个周期的方式进行校正，来抑制自模块周期骤然缩短，由此能够防止在缩短后的周期内无法在时间内执行应用程序执行功能、IO总线功能，能够防止PLC系统SYS的误工作。
另外，也可以将同步校正幅度设定为比同步校正目标时间大的值。在该情况下，同步校正部SY1～SY6校正与同步校正目标时间相应的量。例如，在同步校正目标时间为“300μs”、同步校正幅度为“500μs”的情况下，同步校正幅度“500μs”大于同步校正目标时间“300μs”。在该情况下，同步校正部SY1～SY6以同步校正目标时间“300μs”进行校正。
另外，在PLC系统SYS的初始启动时(例如初始化的时刻)，作为同步校正幅度，设定最大值，并以一个周期对自模块周期进行校正，在PLC系统SYS启动之后将各模块M单独地进行启动的情况下(例如，多个模块M中的至少一个模块进行动作的时刻)，可以设定任意的同步校正幅度，针对自模块周期以分割为n(n>2)次的周期的方式进行校正。由此，在PLC系统SYS的初始启动时，能够提早进行同步校正，并且在PLC系统SYS启动之后将各模块M单独地进行启动的情况下，能够防止因自模块周期骤然缩短而导致各模块M无法执行各种功能。
此外，同步校正部SY1～SY6在进行同步校正之后，使用计数器部Co1～Co6等来判定各模块M的独立时钟生成部CL1～CL6与基板B1上的基准时钟生成部BCL1的晶振误差(PPM误差)。然后，在判定的结果为晶振误差(PPM误差)超出一定的范围的情况下，在基板B1上的基准时钟生成部BCL1启动时，或者在处理器P1～P6、中断控制部W1～W6的IO总线功能中指定的任意的时刻，开始同样的同步校正处理过程，针对各模块M各自的自模块周期通过暂时地进行减法或加法来进行校正，从而持续维持同步。
图5是示出在构成PLC系统SYS的第一CPU模块M1、第二CPU模块M2与基板B1之间执行的同步校正处理的序列图的一例的图。在图5的实施方式中，仅对第一CPU模块M1～第六CPU模块M6中的第一CPU模块M1和第二CPU模块M2进行说明，第三CPU模块M3～第四CPU模块6也是同样的。
首先，当第一CPU模块M1的电源被接通时，第一CPU模块M1的电源控制部Pa1将电源状态(SY_P1)通知给基板B1(S101)。另外，第一CPU模块M1的同步校正部SY1将同步设定状态(SY_EN1)通知给基板B1(S102)。
同样地，当第二CPU模块M2的电源被接通时，第二CPU模块M2的电源控制部Pa2将电源状态(SY_P2)通知给基板B1(S103)。另外，第二CPU模块M2的同步校正部SY2将同步设定状态(SY_EN2)通知给基板B1(S104)。
第一CPU模块M1的同步校正部SY1使用同步开始请求寄存器，在任意的时刻将同步开始请求(SY_RQ1)通知给配置于基板B1上的同步控制部BSY1(S105)。同样地，第二CPU模块M2的同步校正部SY2使用同步开始请求寄存器，在任意的时刻将同步开始请求(SY_RQ2)通知给配置于基板B1上的同步控制部BSY1(S106)。
基板B1的同步控制部BSY1判定是否从作为同步对象的所有的模块M接收到同步开始请求(SY_RQ1～SY_RQ6)(S107)。在没有从作为同步对象的所有的模块M接收到同步开始请求(SY_RQ1～SY_RQ6)的情况下(S107：“否”)，使处理待机，直到从作为同步对象的所有的模块M接收到同步开始请求(SY_RQ1～SY_RQ6)为止。
在从作为同步对象的所有的模块M接收到同步开始请求(SY_RQ1～SY_RQ6)的情况下(S107：“是”)，基板B1的同步控制部BSY1基于由基准时钟生成部BCL1生成的基准时刻(CLK100μs)的上升沿，来将同步开始信号(SY_EXE)和基准时刻(CLK100μs)分别输出至第一CPU模块M1的同步校正部SY1、第二CPU模块M2的同步校正部SY2(S108～S111)。
接收到同步开始请求(SY_RQ1)的第一CPU模块M1的同步校正部SY1进行后述的同步校正处理(S112)。同样地，接收到同步开始请求(SY_RQ2)的第二CPU模块M2的同步校正部SY2进行后述的同步校正处理(S113)。下面，由第一CPU模块M1进行的S112的同步校正处理与由第二CPU模块M2进行的S113的同步校正处理为大致相同的处理，因此下面基于相同的标记来通过流程图进行说明。
图6是示出第一CPU模块执行的同步校正处理的一例的流程图。此外，第二CPU模块M2～第六CPU模块M6执行的同步校正处理也与第一CPU模块M1执行的同步校正处理是同样的，因此省略说明。
首先，同步校正部SY1在自模块为同步对象的情况下，进行模块功能的初始设定(S201)。同步校正部SY1判定初始设定是否已完成(S202)。在判定的结果为初始设定未完成的情况下(S202：“否”)，使处理待机。在判定的结果为初始设定已完成的情况下(S202：“是”)，同步校正部SY1向基板B1通知同步开始请求(SY_RQ1)(S203)。
同步校正部SY1判定是否从基板B1的同步控制部BSY1接收到同步开始信号(SY_EXE)(S204)。在未从同步控制部BSY1接收到同步开始信号(SY_EXE)的情况下(S204：“否”)，在接收到同步开始信号(SY_EXE)之前的期间使处理待机。
在从同步控制部BSY1接收到同步开始信号(SY_EXE)的情况下(S204：“是”)，同步校正部SY1基于计算出的同步基准偏移幅度满足(1)式和(2)式中的哪一个，来设定校正方向(S205)。
同步校正部SY1将同步基准偏移幅度的值和从自模块周期减去同步基准偏移幅度所得到的值中的较少(小)一方的值设定为同步校正目标时间(S206)。同步校正部SY1将进行同步校正时的任意的单位时间作为同步校正幅度设定到同步校正幅度寄存器中(S207)。
同步校正部SY1判定是否从处理器P1接收到同步校正执行请求(S208)。在未从处理器P1接收到同步校正执行请求的情况下(S208：“否”)，在从处理器P1接收到同步校正执行请求之前的期间使处理待机。在从处理器P1接收到同步校正执行请求的情况下(S208：“是”)，进行后述的同步校正执行处理(S209)。
图7是示出同步校正执行处理的一例的流程图。首先，同步校正部SY1判定在图6的S206中设定的同步校正目标时间是否大于0(S301)。在同步校正目标时间为0以下的情况下(S301：“否”)，同步校正执行处理结束。
在同步校正目标时间大于0的情况下(S301：“是”)，同步校正部SY1判定同步校正目标时间是否为在图6的S207中设定的同步校正幅度以下(S302)。
在同步校正目标时间为同步校正幅度以下的情况下(S302：“是”)，同步校正部SY1将同步校正目标时间设定为实际校正时间(S303)。当该处理结束时，处理进入S305。在同步校正目标时间大于同步校正幅度的情况下(S302：“否”)，同步校正部SY1将同步校正幅度设定为实际校正时间(S304)。当该处理结束时，处理进入S305。
在S305中，同步校正部SY1判定在图6的S205中设定的校正方向(S305)。在所设定的校正方向为+(正)方向的情况下，同步校正部SY1将对自模块周期加上实际校正时间所得到的时间设定为下一周期(S306)。当该处理结束时，处理进入S308。在所设定的校正方向为-(负)方向的情况下，同步校正部SY1将从自模块周期减去实际校正时间所得到的时间设定为下一周期(S306)。当该处理结束时，处理进入S308。
同步校正部SY1将从同步校正目标时间减去实际校正时间所得到的值设定为同步校正目标时间(S308)。同步校正部SY1判定同步校正目标时间是否大于0(S309)。
在同步校正目标时间大于0的情况下(S309：“是”)，处理返回到S302，在同步校正目标时间变为0之前的期间重复执行S302、S304～S309的处理。在同步校正目标时间为0以下的情况下(S309：“否”)，同步校正部SY1将同步开始请求(SY_RQ1)设为关闭(S310)，结束同步校正执行处理。
此外，本发明不限定于上述实施方式，能够进行各种变更来实施。在上述实施方式中，附图中图示的构成要素的大小、形状、功能等不限定于此，能够在发挥本发明的效果的范围内适当地进行变更。此外，只要不脱离本发明的目的的范围，则能够适当地进行变更来实施。
产业上的可利用性
如以上说明的那样，本发明能够使构成可编程控制器系统的各模块的自模块周期同步，应用于使用可编程控制器系统的设备是较佳的。

Claims (9)

1.一种可编程控制器系统，具备基板以及与所述基板连接的多个模块，所述可编程控制器系统的特征在于，
所述基板具备用于控制所述多个模块的同步的同步控制部，
所述多个模块各自具备：
用于生成独立时钟的独立时钟生成部；
计数器部，其根据由所述独立时钟生成部生成的所述独立时钟，来生成自模块周期；以及
同步校正部，其根据所述自模块周期和基于从所述同步控制部输出的同步开始信号的同步基准点，来计算所述自模块周期的偏移量，基于计算出的所述偏移量，来对所述自模块周期进行校正，
其中，在同步校正目标时间与同步校正幅度相同或者所述同步校正目标时间比所述同步校正幅度短的情况下，所述同步校正部在下一周期中进行减去或加上与所述同步校正目标时间相应的量的校正，其中，所述同步校正目标时间是进行同步校正的整体时间，所述同步校正幅度是进行同步校正的任意的单位时间，
在所述同步校正目标时间比所述同步校正幅度长的情况下，所述同步校正部在下一周期以后进行从周期时间按一个周期增减与所述同步校正幅度相应的量的校正。
2.根据权利要求1所述的可编程控制器系统，其特征在于，
所述同步校正部基于所述同步开始信号的上升沿或下降沿，来设定所述同步基准点。
3.根据权利要求1或2所述的可编程控制器系统，其特征在于，
所述同步校正部将从输出所述同步开始信号起经过规定时间后的时刻设定为所述同步基准点。
4.根据权利要求1或2所述的可编程控制器系统，其特征在于，
所述同步校正部针对所述自模块周期按一个周期进行减法或加法的校正。
5.根据权利要求1或2所述的可编程控制器系统，其特征在于，
所述同步校正部针对所述自模块周期以分割为n次的周期的方式进行减法或加法的校正，其中，n>2。
6.根据权利要求1或2所述的可编程控制器系统，其特征在于，
在初始化的时刻，所述同步校正部针对所述自模块周期按一个周期进行减法或加法的校正，
在所述模块中的至少一个模块进行动作的时刻，所述同步校正部针对所述自模块周期以分割为n次的周期的方式进行减法或加法的校正，其中，n>2。
7.根据权利要求1或2所述的可编程控制器系统，其特征在于，
所述基板还具备用于生成基准时刻的基准时钟生成部，
所述同步控制部基于所述基准时刻，来将所述同步开始信号输出到各所述模块。
8.根据权利要求7所述的可编程控制器系统，其特征在于，
在各所述模块的所述独立时钟生成部与所述基板上的所述基准时钟生成部的百万分率误差超出恒定的范围的情况下，针对模块独立的周期通过暂时地进行减法或加法来进行校正，从而持续地维持同步。
9.一种可编程控制器系统的模块，多个所述模块与基板连接，所述基板具备用于控制多个所述模块的同步的同步控制部，所述模块的特征在于，
多个所述模块各自具备：
用于生成独立时钟的独立时钟生成部；
计数器部，其根据由所述独立时钟生成部生成的所述独立时钟，来生成自模块周期；以及
同步校正部，其根据所述自模块周期和基于从所述同步控制部输出的同步开始信号的同步基准点，来计算所述自模块周期的偏移量，基于计算出的所述偏移量，来对所述自模块周期进行校正，
其中，在同步校正目标时间与同步校正幅度相同或者所述同步校正目标时间比所述同步校正幅度短的情况下，所述同步校正部在下一周期中进行减去或加上与所述同步校正目标时间相应的量的校正，其中，所述同步校正目标时间是进行同步校正的整体时间，所述同步校正幅度是进行同步校正的任意的单位时间，
在所述同步校正目标时间比所述同步校正幅度长的情况下，所述同步校正部在下一周期以后进行从周期时间按一个周期增减与所述同步校正幅度相应的量的校正。
CN202011031198.1A 2019-11-25 2020-09-27 可编程控制器系统和模块 Active CN112835321B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019212503A JP7439474B2 (ja) 2019-11-25 2019-11-25 プログラマブルコントローラシステムおよびモジュール
JP2019-212503 2019-11-25

Publications (2)

Publication Number Publication Date
CN112835321A CN112835321A (zh) 2021-05-25
CN112835321B true CN112835321B (zh) 2024-05-14

Family

ID=75923457

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011031198.1A Active CN112835321B (zh) 2019-11-25 2020-09-27 可编程控制器系统和模块

Country Status (4)

Country Link
JP (1) JP7439474B2 (zh)
KR (1) KR102494296B1 (zh)
CN (1) CN112835321B (zh)
TW (1) TWI764300B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009157913A (ja) * 2007-12-07 2009-07-16 Omron Corp 産業用コントローラ
WO2012081115A1 (ja) * 2010-12-16 2012-06-21 三菱電機株式会社 シーケンサシステムおよびその制御方法
CN103389914A (zh) * 2013-07-03 2013-11-13 浙江大学 基于时钟同步技术的星载三模冗余系统
WO2014108999A1 (ja) * 2013-01-08 2014-07-17 富士電機株式会社 制御システム、マスタープログラマブルコントローラ、スレーブプログラマブルコントローラ、および、制御方法
JP2017069809A (ja) * 2015-09-30 2017-04-06 住友電気工業株式会社 通信装置
WO2017080274A1 (zh) * 2015-11-13 2017-05-18 华为技术有限公司 多处理器系统及时钟同步方法
CN108592715A (zh) * 2018-05-02 2018-09-28 南京雷芯聚力电子科技有限公司 一种可编程电子雷管控制芯片及其控制流程

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7072432B2 (en) 2002-07-05 2006-07-04 Meshnetworks, Inc. System and method for correcting the clock drift and maintaining the synchronization of low quality clocks in wireless networks
JP2011123688A (ja) 2009-12-11 2011-06-23 Fuji Electric Systems Co Ltd 同期プログラマブルコントローラ、同期プログラマブルコントローラシステム
KR101869357B1 (ko) * 2010-12-10 2018-06-21 선 페이턴트 트러스트 신호생성방법 및 신호생성장치
WO2014037684A1 (en) * 2012-09-04 2014-03-13 Khalifa University of Science, Technology, and Research Methods and devices for clock synchronization
US9973036B2 (en) * 2013-12-31 2018-05-15 Schneider Electric It Corporation Automatic sub-millisecond clock synchronization
WO2015128981A1 (ja) 2014-02-27 2015-09-03 富士電機株式会社 プログラマブルコントローラシステム、そのコントローラ
EP3231110B1 (en) * 2014-12-11 2023-05-17 Khalifa University of Science and Technology Method and devices for time transfer using end to end transparent clocks
JP6820851B2 (ja) 2014-12-16 2021-01-27 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ ネットワークデバイスのクロックを同期させる方法
DE112015003343B4 (de) * 2015-07-08 2022-08-11 Mitsubishi Electric Corporation Netzwerksystem, Zeit-Master-Station und Zeit-Slave-Station
US10135606B2 (en) * 2016-10-27 2018-11-20 Macom Connectivity Solutions, Llc Mitigating interaction between adaptive equalization and timing recovery
US10014026B1 (en) * 2017-06-20 2018-07-03 Seagate Technology Llc Head delay calibration and tracking in MSMR systems
CN110291821A (zh) * 2018-01-19 2019-09-27 深圳市大疆创新科技有限公司 定位系统和定位系统的时间同步控制方法、装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009157913A (ja) * 2007-12-07 2009-07-16 Omron Corp 産業用コントローラ
WO2012081115A1 (ja) * 2010-12-16 2012-06-21 三菱電機株式会社 シーケンサシステムおよびその制御方法
WO2014108999A1 (ja) * 2013-01-08 2014-07-17 富士電機株式会社 制御システム、マスタープログラマブルコントローラ、スレーブプログラマブルコントローラ、および、制御方法
CN103389914A (zh) * 2013-07-03 2013-11-13 浙江大学 基于时钟同步技术的星载三模冗余系统
JP2017069809A (ja) * 2015-09-30 2017-04-06 住友電気工業株式会社 通信装置
WO2017080274A1 (zh) * 2015-11-13 2017-05-18 华为技术有限公司 多处理器系统及时钟同步方法
CN106708168A (zh) * 2015-11-13 2017-05-24 华为技术有限公司 多处理器系统及时钟同步方法
CN108592715A (zh) * 2018-05-02 2018-09-28 南京雷芯聚力电子科技有限公司 一种可编程电子雷管控制芯片及其控制流程

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
基于现场可编程门阵列的硬件时钟同步方法;李正斌;郭丽霞;;电工电气(08);全文 *

Also Published As

Publication number Publication date
KR20210064039A (ko) 2021-06-02
TWI764300B (zh) 2022-05-11
KR102494296B1 (ko) 2023-01-31
JP7439474B2 (ja) 2024-02-28
JP2021086211A (ja) 2021-06-03
TW202121084A (zh) 2021-06-01
CN112835321A (zh) 2021-05-25

Similar Documents

Publication Publication Date Title
US10110367B2 (en) High precision timer in CPU cluster
US8280559B2 (en) Apparatus and method for providing cooling to multiple components
JP2002049605A (ja) タイマ調整システム
TW201603493A (zh) 時脈產生器、通訊裝置與循序時脈閘控電路
US6809556B1 (en) Self-compensating glitch free clock switch
US20120223749A1 (en) Clock synchronization circuit and semiconductor integrated circuit
CN112835321B (zh) 可编程控制器系统和模块
JP2013206472A (ja) リアルタイムシステムでタイムスタンプを形成する方法、データ処理装置、コンピュータプログラム製品、および、ディジタル記憶媒体
US9747246B2 (en) Electronic device for communicating between a microcontroller unit (MCU) and a host processor and related methods
CN108988832B (zh) 用于检测与电子装置相关联的延迟的方法和相应的电子装置
KR20140036284A (ko) 분주기 및 분주기의 분주 방법
JP2005157883A (ja) リセット回路
US5045715A (en) Circuit for generating stretched clock phases on a cycle by cycle basis
KR101689279B1 (ko) 타이머 및 이를 포함하는 집적 회로 디바이스
JP2007188213A (ja) 半導体集積回路装置
CN104391817A (zh) 与外围设备同步的电子系统
CN109918336B (zh) 周期性处理执行系统和片上系统
CN111158758B (zh) 一种唤醒中央处理器的方法和装置
US9941865B2 (en) Method and circuitry for generating trigger signal and associated non-transitory computer program product
KR100734521B1 (ko) 시스템 온 칩을 위한 ｉｐ 모듈
US6760798B1 (en) Interface mechanism and method for interfacing a real-time clock with a data processing circuit
KR101418519B1 (ko) 분주기 및 분주기의 분주 방법
JP3709355B2 (ja) クロック同期化システム、及びその方法
JP5724772B2 (ja) 試験条件設定方法、電流変動試験方法、及び情報処理装置
JP5413367B2 (ja) 半導体装置及び通信方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant