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CN111542880A - 半导体装置以及其工作方法 - Google Patents

半导体装置以及其工作方法 Download PDF

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CN111542880A CN201980007097.XA CN201980007097A CN111542880A CN 111542880 A CN111542880 A CN 111542880A CN 201980007097 A CN201980007097 A CN 201980007097A CN 111542880 A CN111542880 A CN 111542880A
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Abstract

提供一种可以取得晶体管的阈值电压的半导体装置。半导体装置包括第一晶体管、第一电容器、第一输出端子、第一开关以及第二开关。第一晶体管的栅极与源极电连接。第一电容器的第一端子与源极电连接。第一电容器的第二端子及第一输出端子与第一晶体管的背栅极电连接。第一开关控制向背栅极的第一电压的输入。第一晶体管的漏极被输入第二电压。第二开关控制向源极的第三电压的输入。

Description

半导体装置以及其工作方法
技术领域
本说明书说明半导体装置以及其工作方法和制造方法等。
在本说明书中，半导体装置是指利用半导体特性的装置并是指包含半导体元件(晶体管、二极管、光电二极管等)的电路及具有该电路的装置等。另外，半导体装置是指能够利用半导体特性而发挥作用的所有装置。例如，作为半导体装置的例子，有集成电路、具备集成电路的芯片、封装中容纳有芯片的电子构件。另外，存储装置、显示装置、发光装置、照明装置以及电子设备等本身是半导体装置，或者有时包括半导体装置。
背景技术
作为可用于晶体管的半导体，金属氧化物受到关注。被称为“IGZO”等的In-Ga-Zn氧化物是多元系金属氧化物的典型例子。通过对IGZO的研究，发现了既不是单晶也不是非晶的CAAC(c-axis aligned crystalline)结构及nc(nanocrystalline)结构(例如，非专利文献1)。
报告了在沟道形成区域中包括金属氧化物半导体的晶体管(下面有时称为“氧化物半导体晶体管”或“OS晶体管”)具有极小的关态电流(例如，非专利文献1、2)。使用OS晶体管的各种半导体装置(例如，非专利文献3、4)被制造。可以将OS晶体管的制造工序列入现有的Si晶体管的CMOS工序，并且OS晶体管可以层叠于Si晶体管(例如，非专利文献4)。
Si晶体管可以通过引入杂质容易控制阈值电压。另一方面，控制OS晶体管的阈值电压的可靠性高的制造技术尚未确立。于是，通过在OS晶体管中设置第一栅电极(也称为栅极或前栅极)及第二栅电极(也称为背栅极)并控制第二栅电极的电压，控制OS晶体管的阈值电压(例如，专利文献1)。
[先行技术文献]
[专利文献]
[专利文献1]日本专利申请公开第2012-69932号公报
[非专利文献]
[非专利文献1]S.Yamazaki et al.，“Properties of crystalline In-Ga-Zn-oxide semiconductor and its transistor characteristics，”Jpn.J.Appl.Phys.，vol.53，04ED18(2014).
[非专利文献2]K.Kato et al.，“Evaluation of Off-State CurrentCharacteristics of Transistor Using Oxide Semiconductor Material，Indium-Gallium-Zinc Oxide，”Jpn.J.Appl.Phys.，vol.51，021201(2012).
[非专利文献3]S.Amano et al.，“Low Power LC Display Using In-Ga-Zn-OxideTFTs Based on Variable Frame Frequency，“SID Symp.Dig.Papers，vol.41，pp.626-629(2010).
[非专利文献4]T.Ishizu et al.，“Embedded Oxide Semiconductor Memories：A KeyEnabler for Low-Power ULSI，”ECS Tran.，vol.79，pp.149-156(2017).
发明内容
发明所要解决的技术问题
本发明的一个方式的目的例如是提供一种能够取得晶体管的阈值电压的半导体装置、提供一种起因于温度的性能变动受到抑制的半导体装置、提供一种具有高可靠性的半导体装置或者提供一种低功耗的半导体装置。
多个目的的描述不妨碍互相目的的存在。本发明的一个方式并不需要实现所例示的所有目的。此外，上述列举的目的以外的目的是从本说明书等的记载自然得知的，而这种目的有可能成为本发明的一个方式的目的。
发明所要解决的技术问题
(1)本发明的一个方式是一种半导体装置，包括：第一晶体管、第一电容器、第一输出端子、第一开关以及第二开关，其中，第一晶体管的栅极与源极电连接，第一电容器的第一端子及第一输出端子与第一晶体管的背栅极电连接，第一电容器的第二端子与源极电连接，第一开关控制向背栅极的第一电压的输入，第一晶体管的漏极被输入第二电压，并且，第二开关控制向源极的第三电压的输入。
(2)本发明的一个方式是一种上述方式(1)的半导体装置的工作方法，包括：使第一开关及第二开关开启；使第一开关开启且使第二开关关闭；使第一开关关闭且使第二开关关闭；以及使第一开关关闭且使第二开关开启。
在本说明书等中，有时为了表示顺序而附记“第一”、“第二”、“第三”等序数词。另外，有时为了避免构成要素的混淆而附记序数词。在这些情况下，序数词不限定发明的一个方式的构成要素的个数，并且不限定顺序。此外，例如，可以将“第一”调换为“第二”或“第三”来说明本发明的一个方式。
发明的一个方式的构成要素的位置关系是相对性的。因此，在参照附图说明构成要素的情况下，为了方便起见，有时使用表示位置关系的“上”、“下”等词句。构成要素的位置关系不局限于本说明书所记载的内容，根据情况可以适当地改换词句。
在本说明书等中，当记载为“X与Y连接”时，如下情况也包括在本说明书等的公开范围内：X与Y电连接的情况；X与Y在功能上连接的情况；以及X与Y直接连接的情况。因此，不局限于附图或文中所示的连接关系等规定的连接关系，附图或文中所示的连接关系以外的连接关系也在附图或文中公开了。X和Y都是对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
电压大多指某个电位与基准电位(例如，接地电位(GND)或源电位)的电位差。由此，可以将电压换称为电位。另外，电位是相对性的。因此，即使记载为“GND”，也并不一定是指0V的。
节点可以根据电路结构或装置结构等换称为端子、布线、电极、导电层、导电体或杂质区域等。另外，端子、布线等也可以换称为节点。
在本说明书中，根据情况或状态，可以互相调换“膜”和“层”。例如，有时可以将“导电层”调换为“导电膜”。例如，有时可以将“绝缘膜”调换为“绝缘层”。
在附图中，为便于清楚地说明，有时夸大表示大小、层的厚度及区域等。因此，本发明并不一定限定于上述尺寸。在附图中，示意性地示出理想的例子，而不局限于附图所示的形状或数值等。例如，可以包括因噪声或定时偏差等所引起的信号、电压或电流的不均匀等。
发明效果
通过本发明的一个方式，可以提供一种能够取得晶体管的阈值电压的半导体装置，可以提供一种起因于温度的性能变动受到抑制的半导体装置，可以提供一种具有高可靠性的半导体装置或者可以提供一种低功耗的半导体装置。
多个效果的记载不妨碍彼此的效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。在本发明的一个方式中，上述之外的目的、效果及新颖的特征可从本说明书中的描述及附图自然得知。
附图简要说明
[图1]示出半导体装置的结构例子的功能框图；
[图2]A：说明包括背栅极的晶体管的图。B：包括背栅极的晶体管的等效电路图。
[图3]A：示出监视电路的结构例子的电路图。B：示出监视电路的工作例子的时序图。
[图4]A至D：示出监视电路的工作例子的电路图。
[图5]A：模拟中的监视电路的输入波形。B：示出监视电路的模拟结果的图。
[图6]示出监视电路的结构例子的电路图。
[图7]示出半导体装置的结构例子的电路图。
[图8]示出电压生成电路的结构例子的电路图。
[图9]示出半导体装置的工作例子的时序图。
[图10]示出半导体装置的结构例子的功能框图。
[图11]示出半导体装置的结构例子的功能框图。
[图12]A：示出电路的结构例子的电路图。B：示出电路的工作例子的时序图。
[图13]A：示出存储装置的结构例子的功能框图。B：示出存储单元阵列的结构例子的电路图。
[图14]A至D：示出存储单元阵列的结构例子的电路图。
[图15]示出存储装置的结构例子的功能框图。
[图16]A：示出存储单元阵列的结构例子的电路图。B：示出存储装置的电源门控的例子的时序图。
[图17]示出处理器的结构例子的功能框图。
[图18]示出触发器的结构例子的电路图。
[图19]示出电子设备的例子的图。
[图20]A：示出OS晶体管的结构例子的俯视图。B、C：示出OS晶体管的结构例子的截面图。
[图21]A：示出OS晶体管的结构例子的俯视图。B、C：示出OS晶体管的结构例子的截面图。
实施发明的方式
下面，参照附图对实施方式进行说明。注意，本发明的一个实施方式不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明的一个方式不应该被解释为仅限定在以下所示的实施方式所记载的内容中。
以下所示的多个实施方式可以适当地组合。另外，当在一个实施方式中示出多个结构例子(包括制造方法例子、工作方法例子和使用方法例子等)时，可以适当地相互组合这些结构例子，并且也可以适当地与其他实施方式中的一个或多个结构例子组合。
在附图中，有时使用同一符号表示同一要素或具有相同功能的要素、同一材质的要素或同时形成的要素，并有时省略重复说明。
在本说明书中，有时将电源电位VDD简称为电位VDD、VDD等。其他构成要素(例如，信号、电压、电路、元件、电极及布线等)也是同样的。
另外，在多个要素使用同一符号并且需要区别它们时，有时对符号附加“_1”，“_2”，“〈n〉”，“[m，n]”等用于识别的符号。例如，将第二布线GL表示为布线GL[2]。
(实施方式1)
在本实施方式中说明具有包括背栅极的晶体管的半导体装置等。
《半导体装置100》
图1是半导体装置100的功能框图。半导体装置100包括半导体装置110及电压输出电路120。半导体装置110包括晶体管M1。电压输出电路120包括监视电路130。监视电路130具有监视晶体管M1的电特性的变动的功能。根据监视电路130所取得的数据，电压输出电路120调整电压VOT1。半导体装置110从电压输出电路120被供应电压VOT1。
参照图2A、图2B说明晶体管M1的阈值电压。晶体管M1包括源极(S)、漏极(D)、栅极(G)、背栅极(BG)、半导体层。栅极和背栅极配置在半导体层的上下，并且在半导体层中设置有沟道形成区域。
根据栅极和源极的电压差(下面称为电压Vgs)或背栅极和源极的电压差(下面称为电压Vbgs)，晶体管M1开启或关闭。在电压Vgs大于VTg时，有时在半导体层的栅极一侧的区域形成沟道(或者，载流子被感应)。在电压Vbgs大于VTbg时，有时在半导体层的背栅极一侧的区域形成沟道(或者，载流子被感应)。也就是说，在晶体管M1中存在VTg、VTbg这两种阈值电压。VTg是相对于电压Vgs的阈值电压，VTbg是相对于电压Vbgs的阈值电压。
在Vgs＞VTg或Vbgs＞VTbg时，晶体管M1开启。因此，可以说晶体管M1具有与阈值电压是VTg的晶体管Ma1和阈值电压是VTbg的晶体管Ma2电并联连接的电路10(参照图2B)同等的功能。
由于晶体管M1的沟道形成被栅极电压Vg和背栅极电压Vbg控制，因此VTg取决于Vbgs，VTbg取决于Vgs。例如，有时由下述算式(1.1)表示晶体管M1开启的条件。在算式(1.1)中，VT0是恒定电压，Cg是栅极和半导体层之间的每个单位面积的栅极电容，Cbg是背栅极和半导体层之间的每个单位面积的背栅极电容。
(Cg×Vgs+Cbg×Vbgs)/(Cg+Cbg)＞VT0 (1.1)
在上述情况下，VTg可以由算式(1.2)所示的Vbgs的线性函数表示。
VTg＝(1+Cbg/Cg)×VT0-Cbg/Cg×Vbgs (1.2)
栅极和半导体层之间的电场强度取决于栅极和半导体层之间的栅极电容，而背栅极和半导体层之间的电场强度取决于背栅极和半导体层之间的背栅极电容。因此，如算式(1.3)所示，VTbg有时由VTg为变数的线性函数表示。β是系数，Vβ是恒电压。
VTbg＝β×VTg+Vβ (1.3)
注意，在本说明书中，阈值电压VTg是在以横轴标绘出电压Vgs，以纵轴标绘出漏极电流Id的平方根的Vgs-Id1/2特性曲线中将作为最大倾斜度的切线外推的直线和Id1/2＝0A的交叉点的电压Vgs。同样地，阈值电压VTbg是在Vgs为0V时的Vbgs-Id1/2特性曲线中将作为最大倾斜度的切线外推的直线和Id1/2＝0A的交叉点的电压Vbgs。
或者，在晶体管的沟道长度/沟道宽度是L/W时，阈值电压VTg有时是指Id×L/W为1×10-12[A]时的电压Vgs。此外，阈值电压VTbg有时是指Vgs为0V且Id×L/W为1×10-12[A]时的电压Vbgs。
此外，在本说明书中，包括背栅极的晶体管的阈值电压VTg从Vbgs为0V时的Vgs-Id1/2特性算出。
晶体管的电特性具有温度依赖性。确认到温度T时的VTg(T)和Vbg(T)的关系由算式(1.4)表示。Tref是标准温度，而α是系数。
Vbg(T)-Vbg(Tref)
＝α(VTg(T)-VTg(Tref)) (1.4)
〈监视电路130>
图3A示出监视电路130的电路结构例子。监视电路130包括晶体管M1r、M11、M12、电容器C11、节点Srb、Srs及端子a1至a6。
在此，晶体管M1r、M11、M12是包括背栅极的OS晶体管。节点Srb、Srs分别对应于晶体管M1r的背栅极、源极。晶体管M11、M12的背栅极被输入电压VBGM1。另外，也可以对晶体管M12的背栅极输入与电压VBGM1不同的电压。
晶体管M1r的栅极、漏极分别与节点Srs、端子a4电连接。晶体管M11的栅极、源极、漏极分别与端子a1、节点Srb、端子a3电连接。晶体管M12的栅极、源极、漏极分别与端子a2、a5、节点Srs电连接。电容器C11的第一端子、第二端子分别与节点Srb、Srs电连接。
端子a1、a2分别被输入信号MON1、MON2。信号MON1、MON2的低电平(“L”)、高电平(“H”)分别是VSSA、VDDA。电压VSSA例如为0V或GND，即可。端子a3、a4、a5被输入电压V1、V2、VSSA。端子a6是监视电路130的输出端子，并与节点Srb电连接。
监视电路130具有监视晶体管M1r的阈值电压VTbg的功能。晶体管M1r典型地是晶体管M1的复制晶体管，并具有与晶体管M1相同的结构。根据由监视电路130取得的关于晶体管M1r的阈值电压VTbg的数据，例如改变晶体管M1的背栅极电压Vbg及/或栅极电压Vg，从而可以校正晶体管M1的阈值电压VTg及/或VTbg的变动。
参照图3A、图3B、图4A至图4D说明监视电路130的工作例子。在下面的说明中，晶体管M1r的阈值电压VTg(T)、VTbg(T)及电压Vgs、Vbgs、Vds分别表示为VTg(T)_r、VTbg(T)_r、Vgs_r、Vbgs_r、Vds_r。在本说明书中，将PVT(工序、电压、温度)的最佳事例、最差事例中的晶体管的阈值电压的绝对值假设为最大、最小。半导体装置100的工作温度范围是Tmin以上且Tmax以下，温度的最佳事例、最差事例分别为Tmin、Tmax。
图3B是期间TT1至TT4中的监视电路130的时序图。图4A至图4D分别是示出期间TT1至TT4中的监视电路130的工作的简化的电路图，其中晶体管M11、M12表示为开关。Vrs、Vrb分别是节点Srb、Srs的电压，Id_r是晶体管M1r的漏极电流。温度为Tm。
(期间TT1：初始化工作)
在期间TT1中，进行节点Srs、Srb的初始化。为了使晶体管M11、M12开启，对监视电路130输入“H”的信号MON1、MON2。对节点Srs、Srb分别输入VSSA、V1。
因为晶体管M1r是n沟道型晶体管，所以以满足算式(2.1)至(2.3)的方式设定电压V1、V2、Va。Va是恒电压。
V1＞VTbg(Tmin)_r (2.1)
V2＝V1-VTbg(Tmax)_r+Va＞VSSA (2.2)
VTbg(Tmin)_r-VTbg(Tmax)_r+Va＞0 (2.3)
因为满足算式(2.1)，所以在工作温度范围中，晶体管M1r示出常开启特性。因为算式(2.1)至(2.3)，所以电压Vds_r＝V2-VSSA大于0V。因此，漏极电流Id＿r流过。
(期间TT2)
为了使晶体管M12关闭，对监视电路130输入“L”的信号MON2。节点Srs成为电浮动状态。
由漏极电流Id_r对电容器C11进行充电，并且电压Vrs上升。因此，电压Vbgs_r降低，晶体管M1r在亚阈值区域进行工作。在电压Vbgs_r到达阈值电压VTbg(Tm)_r时，晶体管M1r成为关闭状态，由此电压Vrs收敛于V1-VTbg(Tm)_r。注意，为了便于理解监视电路130的工作，忽略晶体管M1r、M11、M12的泄漏电流。
因为满足算式(2.1)至(2.3)，所以即使在电压Vrs收敛于V1-VTbg(Tm)_r的状态下工作温度范围中的晶体管M1r的电压Vds_r也大于0V。
(期间TT3)
为了使晶体管M11关闭，监视电路130被输入“L”的信号MON1。在期间TT3中，节点Srs、Srb成为电浮动状态。节点Srb和节点Srs的电压差为V1-(V1-VTbg(Tm)_r)＝VTbg(Tm)_r。也就是说，因为电压Vbgs_r被电容器C11固定为VTbg(Tm)_r，所以晶体管M1r维持关闭状态。
即使在温度Tmax下，电压VBGM1也优选充分低以抑制电压Vbgs_r的变动。
(期间TT4)
为了在期间TT4使晶体管M12开启，监视电路130被输入“H”的信号MON2。节点Srs被输入电压VSSA。由于节点Srb和节点Srs的电压差固定为VTbg(Tm)_r，因此电压Vrb成为VTbg(Tm)_r+VSSA。从端子a6输出电压Vrb作为电压Vmon。电压VSSA是电源电压，并不取决于晶体管M1r的电特性，由此取得端子a6的电压Vmon相当于取得阈值电压VTbg(Tm)_r。例如，在电压VSSA为0V时，电压Vmon与阈值电压VTbg(Tm)_r相同。
阈值电压VTbg(Tm)_r和VTg(Tm)_r之间有算式(1.3)的关系，晶体管M1r是晶体管M1的复制晶体管。由此，通过使用电压Vmon，可以校正晶体管M1的阈值电压VTg及/或VTbg的起因于温度的变动。
电压输出电路120根据电压Vmon生成电压VOT1。例如，通过作为输入到晶体管M1的背栅极的偏置电压使用电压VOT1，可以校正晶体管M1的阈值电压VTg的起因于温度的变化。在其他例子中，在半导体装置110中，通过根据电压VOT1调整晶体管M1的栅极电压的“H”及/或“L”的电压，可以校正晶体管M1的通态电流特性及关闭态电流特性的起因于温度的变化。
通过模拟确认到监视电路130的工作。图5A是模拟中的监视电路130的时序图。电压VSSA、VDDD、V1、V2分别是0V、3.3V、2.5V、2.9V。电压VBGM1为0V。因为电压VSSA是0V，所以电压Vmon与阈值电压VTbg_r相同。假设只有晶体管M1r的阈值电压VTg_r、VTbg_r因温度而产生变化，对阈值电压VTg_r设定几个电压值，并关于各电压值算出电压Vmon。图5B是模拟结果，其示出相对于阈值电压VTg_r的电压Vmon的变化。图5B示出通过取得电压Vmon可以监视起因于温度的阈值电压VTg_r的变化。
由于监视电路130的元件非常少，因此容易与晶体管M1靠近地设置监视电路130。在此情况下，可以高精度地校正晶体管M1的电特性。通过使用监视电路130，即使不设置温度传感器也可以进行晶体管M1的电特性的温度校正。由此，通过使用监视电路130，即使对半导体装置100添加晶体管M1的阈值电压的温度校正功能也可以抑制半导体装置100的面积及能量的损失。此外，可以将监视电路130本身用作温度传感器。
下面示出半导体装置100的几个变形例子。
晶体管M11、M12不局限于OS晶体管。例如，可以是n沟道型或p沟道型Si晶体管。注意，因为在晶体管M11、M12是Si晶体管的情况下，晶体管M11、M12的关态电流特性不够，所以在工作频率过低时在期间TT3、TT4中不允许电压Vrb、Vrs的变动。但是，在晶体管M11、M12是关态电流极小的OS晶体管的情况下，可以抑制电压Vrb、Vrs的变动，因此不需要使监视电路130的工作频率高于必要的频率。由此，可以抑制监视电路130的动态功耗。
晶体管M11、M12可以是不包括背栅极的晶体管。在此情况下，为了提高晶体管M11、M12的关态电流特性，例如，在晶体管M11、M12是n沟道型晶体管时，也可以使信号MON1、MON2的“L”低于VSSA。在晶体管M11、M12是p沟道型晶体管时，也可以使信号MON1、MON2的“H”高于VDDA。
晶体管M1可以是不包括背栅极的晶体管。在此情况下，晶体管M1r与晶体管M1的差异是背栅极的有无。通过使用电压Vmon调整输入到晶体管M1的栅极的“H”及/或“L”的电压，可以校正晶体管M1的通态电流特性及/或关态电流特性的变动。
晶体管M1、M1r既不局限于OS晶体管，又不局限于n沟道型晶体管。晶体管M1、M1r例如可以是n沟道型或p沟道型Si晶体管。图6示出使用p沟道型晶体管M2r代替晶体管M1r的监视电路131的电路图。因为监视电路131的功能与监视电路130同样，所以作为监视电路131的电压、电流的符号使用与监视电路130中相同的符号。
端子a5被输入电压VDDA。以晶体管M2r的电压Vgs_r、Vbgs_r、Vds_r、漏极电流Id_r的极性与晶体管M1r相反的方式设定电压V1、V2、Va。具体而言，电压V1、V2、Va满足算式(2.4)至(2.6)。
V1＜VTbg(Tmin)_r (2.4)
V2＝V1-VTbg(Tmax)_r+Va＜VDDA (2.5)
VTbg(Tmin)_r-VTbg(Tmax)_r+Va＜0 (2.6)
参照图3B的时序图说明监视电路131的工作。监视电路131的工作与监视电路130同样而简化其说明。
(期间TT1)
晶体管M11、M12开启，节点Srs、Srb被输入电压VDDA、V1。晶体管M2r因满足算式(2.4)至(2.6)而呈现常开启特性。电压Vds_r小于0V。由此，漏极电流Id_r流过。
(期间TT2)
因为晶体管M12关闭，所以节点Srs处于电浮动状态。由于漏极电流Id_r流过，因此电压Vrs降低。然后，电压Vrs收敛于V1-VTbg(Tm)_r，并且漏极电流Id_r停止流过。因为满足算式(2.4)至(2.6)，所以在电压Vrs收敛于V1-VTbg(Tm)_r的状态下，也在工作温度范围中电压Vds_r小于0V。
(期间TT3)
因为晶体管M11关闭，所以节点Srs、Srb成为电浮动状态。由于电压Vbgs_r由电容器C11固定为VTbg(Tm)_r，因此晶体管M2r维持关闭状态。
(期间TT4)
晶体管M12开启，节点Srs被输入电压VDDA。因为节点Srb和节点Srs的电压差固定为VTbg(Tm)_r，所以电压Vrb为VTbg(Tm)_r+VDDA。电压Vrb从端子a6被输出作为电压Vmon。电压VDDA是电源电压，并不取决于晶体管M2r的电特性，因此可以从端子a6的电压Vmon取得阈值电压VTbg(Tm)_r。
《半导体装置101》
图7所示的半导体装置101包括半导体装置110、电压输出电路122。电压输出电路122包括电压校正电路150、电压生成电路170、输出端子OUT2。电压生成电路170输出电压Vpw。电压校正电路150校正电压Vpw，并生成电压VOT2。输出端子OUT2输出电压VOT2。电压VOT2被用作在半导体装置110中输入到晶体管M1的背栅极的电压VBG1。
〈电压校正电路150〉
电压校正电路150包括监视电路130、电容器C12、C13、复位电路132、源极跟随电路134、运算放大器136、开关电路138。电容器C12的第一端子及第二端子分别与监视电路130的输出端子(节点Srb)及源极跟随电路134的输入端子电连接。在此，将相当于源极跟随电路134的输入端子及输出端子的节点分别称为节点Srt及Ssf。
复位电路132是用来使节点Srt复位的电路，并包括晶体管M14。在此，晶体管M14是包括背栅极的OS晶体管。晶体管M14的源极与节点Srt电连接，且其栅极、背栅极及漏极分别被输入信号RST1、电压VBGR1、V4。
源极跟随电路134包括串联电连接的晶体管M15、M16。在此，晶体管M15、M16是n沟道型Si晶体管。晶体管M15的栅极、源极被输入电压VBIS1、VSSA。晶体管M15的栅极相当于节点Srt。晶体管M16的漏极被输入电压V3。
运算放大器136的反相输入端子与节点Ssf电连接，非反相输入端子被输入电压VSSA。节点Sap对应于运算放大器的输出端子。Ri、Rf分别是输入电阻器、反馈电阻器。运算放大器136的晶体管例如是Si晶体管。
电容器C13的第一端子、第二端子分别与节点Sap、输出端子OUT2电连接。电容器C13保持输出端子OUT2的电压VOT2。
开关电路138控制电压生成电路170的输出端子和输出端子OUT2之间的电连接。开关电路138例如包括模拟开关电路138a、反相器电路138b。信号SET1控制模拟开关电路138a的开启/关闭。模拟开关电路138a、反相器电路138b例如由Si晶体管构成。
〈电压生成电路170〉
图8示出电压生成电路170的一个例子。电压生成电路170包括控制电路171、电荷泵电路173。
控制电路171根据信号WAKE1及时钟信号CLK1生成门控时钟信号GCLK1(下面称为时钟信号GCLK1)。时钟信号GCLK1输入到电荷泵电路173。在时钟信号GCLK1处于活动状态时，电荷泵电路173工作。
图8所示的电荷泵电路173是四级降压型电荷泵电路，并从GND生成电压Vpw。电荷泵电路173包括两个反相器电路、四个二极管连接的晶体管、四个电容器。晶体管是包括背栅极的OS晶体管，其背栅极和漏极互相电连接。
电荷泵电路173的晶体管也可以是不包括背栅极的OS晶体管。当然，晶体管不局限于OS晶体管，而可以是n沟道型或p沟道型Si晶体管。注意，由于OS晶体管的通态电流/关态电流的比例高于Si晶体管，因此OS晶体管适合用于电荷泵电路173。
例如，在可以使用GND或电压VSSA代替电压Vpw的情况下，在电压输出电路122中不设置电压生成电路170，作为电压Vpw将GND或电压VSSA输入到电压校正电路150。
〈电压输出电路122的工作例子〉
参照图7至图9说明电压输出电路122的工作例子。在图9中，t0至t8表示时间。另外，假设t0至t5之间的温度Tm是Tp1，而t6至t8之间的温度Tm是Tp2。
在t0至t1之间，信号WAKE1是“H”，所以控制电路171生成活动状态的时钟信号GCLK1。电荷泵电路173进行降压工作。电压Vpw降低，然后到达电压VINT。半导体装置101的晶体管M1不被驱动。在时间t1，信号WAKE1成为“L”，且电荷泵电路173停止降压工作。
在时间t1，将信号RST1、SET1成为“H”，使节点Srt、输出端子OUT2初始化。节点Srt、输出端子OUT2被输入电压V4、VINT。例如，电压V4可以为VDDA/2。
在t2至t3之间，在将信号SET1、RST1固定为“H”的状态下使监视电路130工作来取得阈值电压VTbg_r(Tp1)。电压Vrb是VTbg_r(Tp1)+VSS。信号MON1、MON2的电压是不定的。
在时间t3，将信号SET1成为“L”，停止对输出端子OUT2输入电压VINT。
在时间t4，将信号RST1成为“L”，使晶体管M14关闭。由于节点Srt成为电浮动状态，因此对应于电容器C12的电荷量的电流流过节点Srt。源极跟随电路134将流过节点Srt的电流转换为电压。因为电容器C12的电荷量取决于电压Vrb＝VTbg_r(Tp1)+VSS，所以电压Vsf取决于阈值电压VTbg_r(Tp1)。
如上所述，在阈值电压VTbg_r和阈值电压VTg_r的关系由线性函数表示，且阈值电压VTg_r和背栅极电压Vbg_r的关系由线性函数表示的情况下，优选以在工作温度范围中源极跟随电路134的输入输出特性呈现线性的方式设定晶体管M14、M15的阈值电压、电压V4、VBIS1。
运算放大器136放大电压Vsf，并生成电压Vap。由此，电压Vap取决于阈值电压VTbg_r(Tp1)。由于开关电路138关闭，因此电压VOT2根据电压Vap、电容器C13的电容及输出端子OUT2的寄生电容而产生变化，并成为VINT+ΔVout2(Tp1)。电压ΔVout2(Tp1)是温度Tp1时的电压VOT2的校正电压。以VINT+ΔVout2(Tm)与背栅极电压Vbg_r(Tm)相等的方式设定电压VINT、源极跟随电路134的规格(例如，M15和M16的阈值电压、电压V4)、运算放大器136的规格(例如，增益、Rf和Ri的电阻值)、电容器C12、C13的电容值等。
例如，在电压VINT是基准温度Tref时的晶体管M1的背栅极电压Vbg(Tref)的情况下，ΔVout2(Tm)也可以为ΔVout2(Tm)＝Vbg(Tm)-Vbg(Tref)＝Vbg_r(Tm)-Vbg_r(Tref)。
ΔVout2(Tm)取决于监视电路130的输出电压Vrb。在温度Tm上升时，电压Vrb增大。为了校正晶体管M1的阈值电压VTg的变动，当温度Tm提高时减小ΔVout2(Tm)，且当温度Tm降低时增大ΔVout2(Tm)。由此，运算放大器136由反相放大电路构成。
在时间t4以后，电压VOUT2从VINT改变而稳定于Vbg(Tp1)。在电压VOUT2稳定之后，在时间t5开始晶体管M1的驱动。在t5至t6的期间中，晶体管M1的背栅极被输入电压Vbg(Tp1)。
在从时间t2经过一定的期间后，使监视电路130工作来再次取得阈值电压VTbg_r(Tm)。首先，在时间t6停止晶体管M1的驱动。在t7至t8的期间中，由监视电路130取得阈值电压VTbg_r(Tm2)。在电压Vrb固定为VTbg_r(Tm2)+VSS时，电压VOUT2稳定于Vbg(Tm2)。在电压VOUT2稳定之后，在时间t8再次开始晶体管M1的驱动。在时间t8以后，反复t5至t8的工作。例如，当进行t5至t8的工作指定的次数之后，也可以执行t0至t6的工作。
如上所述，通过由监视电路130定期地取得阈值电压VTbg_r(Tm)，可以将适应于工作温度的电压输入到晶体管M1的背栅极。其结果是，可以定期地校正晶体管M1的阈值电压VTg的起因于温度的变动。
《半导体装置102》
图10所示的半导体装置102包括半导体装置112、电压输出电路124。半导体装置112包括被供应电压VBG1的N(N是1以上的整数)个电源定域118[1]至118[N]。电源定域118[1]至118[N]设置有晶体管M1。电压输出电路124包括电压生成电路170、电压校正电路160、N个输出端子OUT2[1]至OUT2[N]。电压校正电路160包括N个电压校正电路150[1]至151[N]。电压生成电路170对电压校正电路150[1]至151[N]供应电压Vpw。电压校正电路150[1]至150[N]校正输出端子OUT2[1]至OUT2[N]的电压VOT2[1]至VOT2[N]。
《半导体装置103》
图11所示的半导体装置103包括半导体装置113、电压输出电路122。半导体装置113包括驱动器电路114、布线GL2、晶体管M2。晶体管M2的栅极与布线GL2电连接。
驱动器电路114被输入电压VDDA、VIH2、VSSA、VIL2。电压VDDA、VSSA是电源电压。电压输出电路122的输出电压VOT2在驱动器电路114中被用作电压VIL2。另外，在半导体装置112包括被供应电压VIL2的N个电源定域时，也可以使用图10所示的电压输出电路124。
电压校正电路150根据温度校正布线GL2的“L”。例如，将VINT成为基准温度Tref时的VIL2(Tref)。晶体管M1r和晶体管M2的差异是背栅极的有无。另外，晶体管M2也可以包括背栅极。在此情况下，背栅极被输入恒定电压或与栅极、源极及漏极中的任一个电连接。
驱动器电路114包括图12A所示的电路114A。电路114A生成用来选择布线GL的信号SELG。电路114A被输入电压VIH2、VIL2、VSSA、信号WIN、WINB。信号WINB是信号WIN的反相信号。
图12B示出电路114A的时序图。电路114A在信号WIN为“H”时将“H”的信号SELG输出到布线GL，并在信号WIN为“L”时将“L”的信号SELG输出到布线GL。信号WIN、WINB的“H”、“L”分别是电压VDDA、VSSA。信号SELG的“H”、“L”分别是电压VIH2、VIL2。电路114A被用作对信号WIN进行电平转移的电平转换器。
因为电压VIL2由电压输出电路122调整，所以在温度上升时，电压VIL2减小。由此，即使因温度的上升而晶体管M2的阈值电压VTg降低，通过降低电压VIL2，也可以消除晶体管M2的关态电流的增加。
也可以在半导体装置103设置调整电压VIH2的电压输出电路。在此情况下，电压输出电路的运算放大器优选由非反相放大电路构成。即使因温度降低而晶体管M2的阈值电压VTg上升，也可以增大电压VIH2，由此可以消除晶体管M2的通态电流的降低。
(实施方式2)
在本实施方式中说明使用OS晶体管的半导体装置。
<存储装置200>
图13A所示的存储装置200包括电源定域210、211、功率开关241至243。电源定域210设置有控制电路220、外围电路221。电源定域211设置有存储单元阵列222、电压输出电路271。
存储装置200被输入电压VDDD、VSSS、VDHW、VDHR、时钟信号GCLK2、地址信号ADDR、信号PSE1、指令信号(例如，芯片使能信号CE、写入使能信号WE、字节写入使能信号BW)。根据存储装置200的电路结构、工作方法等适当地取舍输入到存储装置200的电压、信号等。
控制电路220总括控制整个存储装置200，进行数据的写入、读出。控制电路220处理地址信号ADDR、来自外部的指令信号生成外围电路221的控制信号。
信号PSE1控制功率开关241至243的开启/关闭。信号PSE1例如从PMU(电源管理装置)被发送。功率开关241至243分别控制向电源定域210的电压VDDD、VDHW、VDHR的输入。在不需要使控制电路220、外围电路221工作的期间中，使功率开关241至243关闭并对电源定域210进行电源门控。
图13B示出存储单元阵列222的电路图。存储单元阵列222包括存储单元20、写入字线WWL、读出字线RWL、写入位线WBL、读出位线RBL、布线PL、BGCL1。布线BGCL1与电压输出电路271电连接。电压VDDD、VSSS分别是表示数据“1”、“0”的电压。电压VDHW、VHDR分别是写入字线WWL、读出字线RWL的“H”的电压。
外围电路221例如具有选择地址信号ADDR所指定的被选择存储单元20。具体而言，外围电路221具有选择被选择的行的写入字线WWL、读出字线RWL的功能、对地址信号ADDR所指定的列的写入位线WBL写入数据的功能及从该列的读出位线RBL读出数据的功能。
存储单元20是2T1C(2个晶体管及1个电容)型的增益单元，包括晶体管M21、M25、电容器C25。电容器C25是用来保持晶体管M25的栅极电压的存储电容器。晶体管M21、M25分别是写入晶体管、读出晶体管。晶体管M21是包括背栅极的OS晶体管，晶体管M25是p沟道型Si晶体管。晶体管M25也可以是n沟道型Si晶体管或OS晶体管。当晶体管M21、M25是OS晶体管时，可以将存储单元阵列222层叠于控制电路220、外围电路221，从而可以使存储装置200小型化。
电压输出电路271应用电压输出电路124。电压输出电路271包括电压生成电路276、电压校正电路277。电压生成电路276降低电压VSSS生成电压Vpw。电压校正电路277设置有晶体管M21的复制晶体管。电压校正电路277所生成的电压VOT2被输入到布线BGCL1作为电压VBGC1。
另外，也可以在存储装置200的外部设置电压生成电路276。当作为电压Vpw可以使用电压VSSS时，也可以不设置电压生成电路276。例如，也可以将图11所示的驱动器电路114应用于外围电路221的生成选择写入字线WWL的信号的电路。在此情况下，也可以不设置电压输出电路271而从外部输入恒定电压作为电压VBGC1。
在存储单元20中，原理上其写入次数没有限制，并能够以低能量进行数据改写，因此数据的保持不消耗电力。因为晶体管M21是具有极小的关态电流的OS，所以存储单元20能够长时间地保持数据。但是，晶体管M21的阈值电压VTg的变化使存储单元20的写入时间、保持时间产生变化。当温度上升时阈值电压VTg降低，因此保持时间变短。另一方面，当温度降低时阈值电压VTg上升，因此写入时间变长。
因为可以由电压输出电路271将适合于工作温度的电压VBGC1输入到晶体管M21的背栅极，所以可以校正晶体管M21的阈值电压VTg的起因于温度的变化。例如，在工作温度范围中，存储装置200可以实现与基准温度Tref时相同的程度的性能。在图13A的例子中，因为存储单元阵列222被分为被输入电压VBGC1的多个区块，所以通过与存储单元阵列222靠近地设置监视电路，可以得到校正起因于工序的存储单元20的性能的偏差的效果。由此，可以提供保持特性高、使用寿命长、功耗低、可靠性高的存储装置200。
下面说明存储单元阵列222的其他结构例子。图14A所示的存储单元阵列223A包括存储单元21、写入字线WWL、读出字线RWL、写入位线WBL、读出位线RBL、布线PL、CNL、BGCL1。存储单元21是3T增益单元，包括晶体管M21、M25、M26、电容器C25。晶体管M26是选择晶体管。晶体管M25、M26也可以是n沟道型Si晶体管或OS晶体管。
图14B所示的存储单元阵列223B包括存储单元22、写入字线WWL、读出字线RWL、写入位线WBL、读出位线RBL、布线PL、BGCL1至BGCL3。存储单元22包括晶体管M21至M23、电容器C22。晶体管M22、M23分别是读出晶体管、选择晶体管。电容器C22是保持读出晶体管M22的栅极电压的存储电容器。
晶体管M22、M23是包括背栅极的OS晶体管。晶体管M22、M23的背栅极分别与布线BGCL2、BGCL3电连接。布线BGCL2、BGCL3分别从电压输出电路272、273被输入电压VBGC2、VBGC3。电压输出电路272、273具有与电压输出电路271相同的结构，并设置于电源定域212。电压输出电路272、273分别设置有晶体管M22、M23的复制晶体管。
由于晶体管M22的栅极和读出位线RBL电容耦合，因此在读出数据“1”时得到自举效应，加速读出位线RBL的充电。也就是说，可以缩短读出时间。
可以由电压VBGC1至VBGC3使晶体管M21至M23的阈值电压VTg最优化。为了使保持时间为长，使晶体管M21的阈值电压VTg为最高。为了提高读出速度，降低晶体管M22的VTg，来提高通态电流特性。在此情况下，发生从非选择存储单元22到读出位线RWL的泄漏电流增加的问题。来自非选择存储单元22的泄漏电流不但缩短保持时间，而且成为数据的读出错误的原因。由此，在晶体管M23中，关态电流特性比通态电流特性更优先。因此，使晶体管M23的VTg小于晶体管M22的VTg。VBGC1至VBGC3优选是VBGC1≤VBGC3＜VBGC2。
也可以采用不对电压VBGC1至VBGC3的一部分进行温度校正的结构。例如，对布线BGCL3输入恒定电压，并由电压输出电路271、272校正布线BGCL1、BGDL2的电压。
图14C所示的存储单元阵列222C是存储单元阵列223B的变形例子，包括存储单元23、写入字线WWL、读出字线RWL、写入位线WBL、读出位线RBL、布线PL、BGCL1至BGCL2。存储单元23与存储单元22不同之处是电容器C22的连接。存储单元23具有与存储单元22同样的特征。
图14D所示的存储单元阵列223D包括存储单元24、位线BL、BLB、字线WL、布线CNL、BGCL1。存储单元23是1T1C型单元，包括晶体管M21、电容器C21。
由于存储单元阵列223B至223D由OS晶体管和电容器构成，因此可以与控制电路220、外围电路221层叠。
<存储装置202>
图15所示的存储装置202包括电源定域213至215、功率开关244至248。存储装置202被输入电压VDDD、VSSS、VDDM、VDML、VSSM、地址信号ADDR、时钟信号GCLK3、指令信号(例如，芯片使能信号CE、写入使能信号WE、字节写入使能信号BW)、信号PSE3至PSE5、PG(电源门控)控制信号(在附图中表示为PGcontrolsignals)。根据电路结构、工作方法等适当地取舍输入到存储装置202的电压、信号等。
信号PSE3控制功率开关244、245的开启/关闭。功率开关244、245控制向电源定域213的电压VDDD、VDHB的供应。电源定域213设置有控制电路225、外围电路226、备份控制电路227。信号PSE4控制功率开关246、247的开启/关闭，信号PSE5控制功率开关248的开启/关闭。功率开关246至248控制向电源定域214的电压VDDM、VSSM、VDML的供应。电源定域214设置有存储单元阵列228。存储单元阵列228包括多个存储单元30。
电源定域215不受到电源门控。电源定域215设置有电压输出电路274。电压输出电路274具有与电压输出电路271同样的结构，包括电压生成电路278、电压校正电路279。电压校正电路279所生成的电压VOT2被输入到存储单元阵列228作为电压VBGC4。
(存储单元阵列228)
图15所示的存储单元阵列228包括存储单元30、字线WL、位线BL、BLB、布线OGL、BGCL4、V_VDM、V_VSM。另外，布线V_VDM是被功率开关246、248控制电压的输入的虚拟电源线，布线V_VSM是被功率开关247控制电压的输入的虚拟电源线。电压VDHB是布线OGL的高电平电压，并是高于VDDM的电压。
如图16A所示，存储单元30包括存储单元32和备份电路35。存储单元32具有与标准的6T(晶体管)SRAM单元相同的电路结构，包括晶体管MT1、MT2、节点Q/Qb、锁存电路33。锁存电路33与字线WL、位线BL、BLB、布线V_VDM、V_VSM电连接。
字线WL、位线BL、BLB被外围电路226驱动。布线V_VDM是被功率开关246、248控制电压的输入的虚拟电源线。布线V_VSM是被功率开关247控制电压的输入的虚拟电源线。可以采用不设置功率开关247的结构。在此情况下，例如设置供应电压VSSS的布线代替布线V_VSM，即可。
备份电路35备份存储单元32的数据。备份电路35包括由晶体管M31、M32、电容器C31、C32构成的一对两个T1C型存储单元。这些存储单元的保持节点是节点SN21、SN22。通过在存储单元30中设置备份电路35，可以对电源定域214进行电源门控。
晶体管M31、M32是包括背栅极的OS晶体管。晶体管M31、M32的栅极与布线OGL电连接。布线OGL被备份控制电路227驱动。晶体管M31、M32的背栅极与布线BGCL4电连接。布线BGCL4从电压校正电路279被输入电压VBG4。晶体管M31与晶体管M32的规格相同，电压校正电路279设置有晶体管M31的复制晶体管。因此，可以由电压VBG4校正晶体管M31、M32的阈值电压VTg的起因于温度的变动，从而可以提供具有高可靠性的备份电路35。
也可以对备份控制电路227应用驱动器电路114控制晶体管M31、M32的栅极电压。在此情况下，也可以不设置电压输出电路274。
《存储装置202的工作例子》
存储装置202的低功耗模式取决于PG控制信号。有损益平衡时间(BET)不同的四种低功耗模式，即(1)位线浮动模式、(2)休眠模式、(3)单元阵列定域PG模式、(4)全部定域PG模式。根据信号PSE4至PSE6、PG控制信号设定低功耗模式。这些信号例如从PMU被发送。通过设置BET不同的多个低功耗模式，可以高效地减少存储装置202的功耗。
在位线浮动模式中，使位线对(BL、BLB)处于浮动状态。存储单元31的数据不消失。
在休眠模式中，对电源定域214供应低于电压VDDM的电压VDML。电压VDML具有存储单元32的数据不消失的大小。位线对(BL、BLB)处于浮动状态。
在单元阵列定域PG模式中，使功率开关246至248关闭，并停止对电源定域214的电压VDDM、VDML、VSSM的供应。位线对(BL、BLB)处于浮动状态。存储单元32的数据消失。
在全部定域PG模式中，对能够进行电源门控的全部定域受到电源门控。功率开关244至248关闭。
<电源门控序列>
图16B示出相对于电源定域214的电源门控序列的一个例子。
(通常工作(在附图中表示为NormalOperation))
在时间t1之前，存储装置202处于通常工作状态(写入状态或读出状态)。在通常工作状态时，存储装置202进行与单端口SRAM同样的工作。功率开关244、246至248开启，功率开关245关闭。控制电路225总括控制整个存储装置202，进行数据的写入、读出。控制电路225处理地址信号ADDR、来自外部的指令信号(例如，芯片使能信号CE、写入使能信号WE、字节写入使能信号BW)生成外围电路226的控制信号。
(备份(在附图中表示为Backup))
在时间t1，根据PG控制信号开始备份序列。备份控制电路227使所有布线OGL成为“H”。在此，在时间t1，节点Q/Qb为“H”/“L”，节点SN31/SN32为“L”/“H”，因此当晶体管M31、M32成为开启状态时，节点SN31的电压从VSSM上升到VDDM，节点SN32的电压从VDDM降低到VSSM。在时间t2，信号PGM成为“L”，由此结束备份工作。时间t1的节点Q/Qb的数据被写入到节点SN31/SN32。
(电源门控(在附图中表示为Power-gating))
在时间t2，使信号PSE4成为“L”，使功率开关246、247关闭，由此开始电源定域214的电源门控。在布线V_VDM和布线V_VSM的电压差减小时，锁存电路33成为非活动状态。虽然存储单元32的数据消失，但是备份电路35继续保持数据。
(恢复(在附图中表示为Recovery))
外围电路226、备份控制电路227根据PG控制信号进行恢复工作。在恢复工作中，锁存电路33被用作用来检测节点Q/Qb的数据的读出放大器。首先，进行节点Q、Qb的复位工作。在时间t3，外围电路226对所有位线对(BL、BLB)进行预充电。全位线对(BL、BLB)被输入电压Vpr2。接着，外围电路226使所有字线WL处于选择状态。布线V_VDM、V_VSM被预充电至电压Vpr2，节点Q、Qb固定为电压Vpr2。
在时间t4，备份控制电路227使所有布线OGL成为“H”。晶体管M31、M32成为开启状态。电容器C31的电荷分配于节点Q、节点SN31，电容器C32的电荷分配于节点Qb、节点SN32，且在节点Q和节点Qb之间产生电压差。
在时间t5，使功率开关246、247开启，再次开始向电源定域214输入电压VDDM、VSSM。当锁存电路33成为活动状态时，增大节点Q与节点Qb的电压差。最终，节点Q、SN31的电压成为VDDM，节点Qb、SN32的电压成为VSSM。也就是说，节点Q/Qb的状态恢复到时间t1时的状态(“H”/“L”)。在时间t7结束恢复工作，开始通常工作。
因为可以校正晶体管M31、M32的阈值电压VTg的起因于温度的变动，例如，在工作温度范围中，备份电路35可以实现与基准温度Tref时相同的程度的性能。由此，可以抑制温度上升所引起的保持时间的缩短及温度降低所引起的备份及恢复时间的增加。因此，可以提供具有高可靠性且低功耗的存储装置202。
可以在本实施方式的存储装置中，作为温度传感器设置监视电路130。在此情况下，例如，根据监视电路130的输出电压，可以改变刷新的循环或电源门控的时序。
(实施方式3)
在本实施方式中说明使用OS晶体管的半导体装置。
《处理器300》
图17所示的处理器300包括总线305、306、总线桥307、CPU310、存储装置312、PMU314、时钟控制电路315、电源电路316、存储器控制电路317、功能部318、接口(I/F)部319。适当地取舍处理器300的内部电路。例如，处理器300可以设置有GPU。
如图17所示，由总线305、306、总线桥307以能够互相授受数据的方式连接处理器300的内部电路。PMU314控制时钟控制电路315、电源电路316。PMU314控制处理器300的内部电路(例如，CPU310、存储装置312、总线305等)的时钟门控及电源门控。存储器控制电路317控制外部存储装置。处理器300可以被用作应用处理器。因此，在功能部318、接口部319设置各种电路，以能够由处理器300控制各种外围设备。
设置于功能部318的功能电路例如设置有显示器控制电路321、图像处理电路322、视频处理电路323、音频处理电路324、声音处理电路、定时器电路、ADC(模拟数字转换电路)等。
接口部319例如设置有对应于ePCI(Peripheral Component InterconnectExpress：外围构件互连快速)、I2C(I-squared-C、Inter Integrated Circuit：I平方C、集成电路总线)、MIPI(Mobile Industry Processor Interface：移动行业处理器接口)、USB(Universal Serial Bus：通用串行总线)、SPI(Serial Peripheral Interface：串行外设接口)、HDMI(注册商标)/DP(High-Definition Multimedia Interface/DisplayPort：高清多媒体接口/显示端口)、eDP(embedded DisplayPort：嵌入式显示端口)、DSI(DisplaySerial Interface：显示串行接口)等的规格的电路。
存储装置312应用实施方式2的存储装置。另外，也可以将多种存储装置312设置于处理器300。PMU314生成存储装置312所使用的功率开关的控制信号及PG控制信号。在将存储装置200设置于处理器300时，例如，也可以将电压生成电路276设置于电源电路316。存储装置202也是同样的。
CPU310包括CPU核心、高速缓冲存储器装置、电压输出电路345、电平转换器348、功率开关349等(参照图18)。CPU核心设置有图18所示的触发器340。功率开关349控制对CPU核心的电压VDDD的供应。功率开关349的开启/关闭被PMU314所生成的信号PSE9控制。
〈触发器340〉
触发器340包括扫描触发器341、备份电路342。通过在触发器340中设置备份电路342，可以进行CPU核心的电源门控。
扫描触发器341包括节点D1、Q1、SD、SE、RT、CK、时钟缓冲器电路341A。时钟缓冲器电路341A包括两个反相器、节点CK1、CKB1。节点RT是复位信号的输入节点。扫描触发器341的电路结构不局限于图18。可以应用在标准的电路库中准备的触发器。
节点D1是数据输入节点，节点Q1是数据输出节点，节点SD是扫描测试数据的输入节点并与备份电路342的节点SD_IN电连接。节点SE、CK、RT被输入扫描使能信号SCE、复位信号RST4、时钟信号GCLK4。扫描使能信号SCE在PMU314中生成，复位信号RST4、时钟信号GCLK4在时钟控制电路315中生成。PMU314生成恢复信号RC、备份信号BK。电平转换器348对恢复信号RC、备份信号BK进行电平转移，并将恢复信号RCH、备份信号BKH输出到备份电路342。
备份电路342包括节点SD_IN、SN35、晶体管M35至M37、电容器C35。节点SD_IN与其他扫描触发器341的节点Q1电连接。节点SN35是备份电路342的保持节点。电容器C35是用来保持节点SN35的电压的存储电容器。
虽然晶体管M35所产生的寄生电容附加到节点Q1，但是其小于与节点Q1连接的逻辑电路所产生的寄生电容，因此不影响到扫描触发器341的工作。也就是说，即使设置备份电路342，实质上触发器340的性能也不降低。
晶体管M35至M37具有相同的规格，并是包括背栅极的OS晶体管。晶体管M35至M37的背栅极与布线BGFL电连接。布线BGFL从电压输出电路345被输入电压VBGF。
电压输出电路345应用实施方式1的电压输出电路，包括电压生成电路346及电压校正电路347。电压生成电路346降低电压VSSS，生成电压Vpw。例如，也可以将电压生成电路346设置于电源电路316。在可以使用VSSS代替电压Vpw时，不设置电压生成电路346而将电压VSSS输出到电压校正电路347，即可。电压校正电路347设置有晶体管M35的复制晶体管。电压校正电路347所生成的电压VOT2被输入到布线BGFL作为电压VBGF。
也可以将电路114A及实施方式1的电压输出电路应用于电平转换器348，来校正恢复信号RCH、备份信号BK的“H”及/或“L”的电压。在此情况下，也可以不设置电压输出电路345。
〈电源门控〉
在CPU核心进行通常工作的期间中，功率开关349开启，信号RC、BK固定为“L”。在从通常工作状态转移到电源门控状态时，进行将扫描触发器341的数据备份到备份电路342的工作。
使时钟信号GCLK4成为非活动状态。使信号BK成为“H”。M35成为开启状态，节点Q1的数据被写入到节点SN35。接着，使功率开关349关闭，并停止对CPU核心的电压VDDD的供应。
在从电源门控状态转移到通常工作状态的情况下，将扫描触发器341的数据写回到备份电路342。首先，使功率开关349开启，开始对CPU核心供应电压VDDD。接着，PMU314输出“H”的信号RC、SCE。晶体管M36成为开启状态，电容器C35的电荷被分配于节点SN35和节点SD。因为节点SE是“H”，所以节点SD的数据被写入到扫描触发器341的输入侧锁存电路。接着，PMU314控制时钟控制电路315，使时钟信号GCLK4成为活动状态。输入侧锁存电路的数据被写入到节点Q1。也就是说，节点SN35的数据被写入到节点Q1。接着，PMU314使信号RC、SCE成为“L”。恢复工作结束。
因为可以校正晶体管M35、M36的阈值电压VTg的起因于温度的变动，例如，在工作温度范围中，备份电路342可以实现与参考温度Tref时相同的程度的性能。由此，可以抑制温度上升所引起的保持时间的缩短及温度降低所引起的备份及恢复时间的增加。因此，可以提供具有高可靠性且低功耗的处理器300。
可以将实施方式2的存储装置及/或触发器340应用于功能部318、接口部319等。
可以将监视电路130设置于本实施方式的处理器作为温度传感器。在此情况下，例如，根据监视电路130的输出电压可以改变存储装置的刷新的循环或处理器的电源门控的时序。
(实施方式4)
参照图19说明组装有上述半导体装置的电子设备。图19所示的电子设备包括电子构件7020及/或电子构件7030。电子构件7020组装有实施方式2的存储装置，电子构件7030组装有实施方式3的处理器。
机器人7100包括照度传感器、麦克风、照相机、扬声器、显示器、各种传感器(红外线传感器、超声波传感器、加速度传感器、压电传感器、光传感器、陀螺仪传感器等)及移动机构等。电子构件7030控制这些外围设备。电子构件7020例如储存传感器所取得的数据。
麦克风具有检测使用者的声音及周围的声音等音频信号的功能。另外，扬声器具有发出声音及警告音等音频信号的功能。机器人7100可以分析通过麦克风输入的音频信号，从扬声器发出所需要的音频信号。机器人7100可以通过使用麦克风及扬声器与使用者交流。
照相机具有拍摄机器人7100的周围的功能。另外，机器人7100具有使用移动机构移动的功能。机器人7100可以通过使用照相机拍摄周围的图像而分析该图像，判断移动时的障碍物的有无等。
飞行物7120包括螺旋桨、照相机及电池等，并具有自主飞行功能。电子构件7030控制这些外围设备。电子构件7030通过分析照相机所拍摄的图像数据，判断移动时的障碍物的有无等。例如，图像数据被储存于电子构件7020。
扫地机器人7140包括配置在顶面的显示器、配置在侧面的多个照相机、刷子、操作按钮及各种传感器等。虽然未图示，但是扫地机器人7140安装有轮胎、吸入口等。扫地机器人7140可以自力行走，检测垃圾，从底面的吸入口吸引垃圾。例如，电子构件7030通过分析照相机所拍摄的图像，判断墙壁、家具或台阶等障碍物的有无。在通过图像分析检测出布线等可能会绕在刷子上的物体的情况下，停止刷子的旋转。
汽车7160包括引擎、轮胎、制动器、转向装置、照相机等。例如，电子构件7030根据导航信息、速度、引擎的状态、排档的选择状态、制动器的使用频度等数据，进行为了使汽车7160的行驶状态最优化的控制。例如，由照相机拍摄的图像数据被储存于电子构件7020。
电子构件7020及/或电子构件7030可以安装在TV装置(电视接收装置)7200、智能手机7210、PC(个人计算机)7220、7230、游戏机7240、游戏机7260等。例如，设置在TV装置7200内的电子构件7030可以被用作图像引擎。例如，电子构件7030进行噪声去除、分辨率的上变频(up-conversion)等图像处理。
智能手机7210是便携式信息终端的一个例子。智能手机7210包括麦克风、照相机、扬声器、各种传感器及显示部。电子构件7030控制这些外围设备。
PC7220、PC7230分别是笔记本型PC、桌上型PC的例子。键盘7232及显示器装置7233可以以无线或有线连接到PC7230。游戏机7240是便携式游戏机的例子。游戏机7260是固定式游戏机的例子。游戏机7260以无线或有线与控制器7262连接。另外，也可以将电子构件7020及/或电子构件7030组装于控制器7262。
(实施方式5)
在本实施方式中说明OS晶体管。
〈OS晶体管590〉
图20A至图20C分别是OS晶体管590的俯视图、沟道长度方向上的截面图、沟道宽度方向上的截面图。图20A所示的L1-L2线、W1-W2线是截断线。在图20A中，为了附图的明了化省略了部分构成要素。
图20A至图20C示出OS晶体管590、绝缘层510、绝缘层512、绝缘层514、绝缘层516、绝缘层580、绝缘层582、绝缘层584、导电层546a、导电层546b及导电层503。例如，导电层546a、导电层546b构成接触插头，导电层503构成布线。
OS晶体管590包括被用作栅极的导电层560(导电层560a及导电层560b)、被用作背栅极的导电层505(导电层505a及导电层505b)、被用作栅极绝缘层的绝缘层550、被用作背栅极绝缘层的绝缘层520、522、524、包括沟道形成区域的氧化物层530(氧化物层530a、氧化物层530b及氧化物层530c)、被用作源区域或漏区域的导电层540a、540b、绝缘层574。
氧化物层530c、绝缘层550及导电层560在设置于绝缘层580的开口部中隔着绝缘层574配置。氧化物层530c、绝缘层550及导电层560配置在导电层540a和导电层540b之间。
绝缘层510、512被用作层间膜。绝缘层512的介电常数优选比绝缘层510低。通过使用介电常数低的材料作为层间膜，可以减少产生在布线之间的寄生电容。绝缘层510、512不局限于单层而也可以是叠层。同样地，其他绝缘层、导电层、氧化物层也可以是单层或叠层。
作为层间膜，可以以单层或叠层使用氧化硅、氧氮化硅、氮氧化硅、氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba，Sr)TiO3(BST)等的绝缘体。或者，例如也可以对这些绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。此外，也可以对这些绝缘体进行氮化处理。还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅。
绝缘层510优选具有抑制水或氢等杂质混入OS晶体管590的阻挡性。绝缘层510的绝缘材料优选是具有抑制氢原子、氢分子、水分子、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的绝缘材料或具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的绝缘材料。作为具有这种功能的绝缘材料，例如是氧化铝、氮化硅等。
以埋入于绝缘层512的方式形成导电层503。导电层503的顶面的高度和绝缘层512的顶面的高度可以大致相同。导电层503优选使用以钨、铜或铝为主要成分的导电性高的导电材料。
通过将导电层505重叠于导电层560，在对导电层560及导电层505供应电位的情况下，有时从导电层560产生的电场和从导电层505产生的电场连接，并覆盖形成在氧化物层530中的沟道形成区域。就是说，可以由栅极的电场和背栅极的电场电围绕沟道形成区域。在本说明书中，将由栅极和背栅极的电场电围绕沟道形成区域的晶体管的结构称为surrounded channel(S-channel：围绕沟道)结构。
绝缘层514、516与绝缘层510同样地被用作层间膜。为了抑制水或氢等杂质混入OS晶体管590，例如，绝缘层514优选是抑制杂质的扩散的阻挡膜。为了减少产生在布线之间的寄生电容，例如，绝缘层516的介电常数优选比绝缘层514低。
导电层505以与绝缘层514、516的开口的内壁接触的方式形成。导电层505a及导电层505b的顶面的高度和绝缘层516的顶面的高度可以大致相同。作为导电层505a，优选使用具有抑制氢原子、氢分子、水分子、铜原子等杂质的扩散的功能的导电材料(不容易使杂质透过的导电材料)或具有抑制氧(例如，氧原子、氧分子等)的扩散的功能(不容易使上述氧透过)的导电材料(下面称为不容易使氧透过的导电材料)。在本说明书中，抑制杂质或氧的扩散的功能是指抑制上述杂质和上述氧中的至少一个的扩散的功能。例如，当导电层505a具有抑制氧的扩散的功能时，可以抑制导电层505b的氧化导致导电率的降低。
在导电层505还具有布线的功能的情况下，导电层505b包括使用以钨、铜或铝为主要成分的导电层。在此情况下，导电层505b例如也可以是钛、氮化钛和上述导电层的叠层。作为导电层505优选使用导电性高的导电材料层。在此情况下，不一定需要设置导电层503。
绝缘层522优选具有阻挡性。当绝缘层522具有阻挡性时，绝缘层522被用作抑制氢等杂质从OS晶体管590的周围部进入晶体管590的层。作为绝缘层522，例如优选使用包含氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba,Sr)TiO3(BST)等所谓的high-k材料的绝缘体的单层或叠层。当进行OS晶体管的微型化及高集成化时，由于栅极绝缘层的薄膜化，有时发生泄漏电流等问题。通过将high-k材料用于栅极绝缘层，可以保持物理厚度并降低栅极电压。
绝缘层520优选具有热稳定性。例如，因为氧化硅及氧氮化硅具有热稳定性，所以是优选的。另外，通过组合high-k材料的绝缘体与绝缘层522，可以形成具有热稳定性且相对介电常数高的叠层结构的栅极绝缘层。
[氧化物半导体]
OS晶体管的氧化物半导体层优选具有至少包含铟或锌的金属氧化物。尤其是，金属氧化物优选包含铟及锌。除此之外，也可以还包含铝、镓、钇或锡。此外，也可以还包含硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种。
在此，考虑金属氧化物包含铟、元素M及锌的情况。注意，元素M是铝、镓、钇或锡等。另外，作为能够应用于元素M的其他元素，有硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等。但是，作为元素M有时也可以组合多个上述元素。
另外，在本说明书中，在金属氧化物(metaloxide)的范围内包括包含氮的金属氧化物。在与金属氧化物区别的情况下，也可以将包含氮的金属氧化物称为金属氧氮化物(metaloxynitride)。
作为氧化物层530a至530c，可以使用上述金属氧化物。在氧化物层530中包括层叠有氧化物层530a至530c的区域。该区域成为沟道形成区域，主要在氧化物层530b中形成沟道。由于在氧化物层530中存在氧化物层530a、530c，可以抑制扩散到氧化物层530b的杂质。
氧化物层530c优选在设置于绝缘层580中的开口部内隔着绝缘层574设置。当绝缘层574具有阻挡性时，可以抑制来自绝缘层580的杂质扩散到氧化物层530。
导电层540a、540b可以使用铝、钛、铬、镍、铜、钇、锆、钼、银、钽或钨等金属或者以这些元素为主要成分的合金。尤其是，氮化钽等金属氮化物膜具有对氢或氧的阻挡性，并且耐氧化性高，所以是优选的。例如，当导电层540a、540b具有两层结构时，使用在氮化钽膜上层叠钨膜的叠层膜、在钛膜或钨膜上层叠铝膜的叠层膜、在铜-镁-铝合金膜、钛膜或钨膜上层叠铜膜的叠层膜，即可。
另外，也可以使用：在钛膜或氮化钛膜上层叠铝膜或铜膜并在其上形成钛膜或氮化钛膜的三层结构、在钼膜或氮化钼膜上层叠铝膜或铜膜而并在其上形成钼膜或氮化钼膜的三层结构等。另外，也可以使用包含氧化铟、氧化锡或氧化锌的透明导电材料。
也可以在导电层540a、540b上设置对氧或氢具有阻挡性的阻挡层。通过采用该结构，在形成绝缘层574时，可以抑制导电层540a、540b的氧化。作为阻挡层例如可以使用金属氧化物。特别是，优选使用对氧或氢具有阻挡性的绝缘材料。此外，也可以使用通过CVD法形成的氮化硅层。通过将阻挡层设置在导电层540a、540b上，提高导电层540a、540b的材料选择性。例如，作为导电层540a、540b，可以使用钨或铝等的耐氧化性低且导电性高的材料。此外，例如，可以使用容易进行成膜或加工的导电体。
绝缘层550优选在设置于绝缘层580中的开口部内隔着氧化物层530c及绝缘层574设置。当晶体管的微型化及高集成化进展时，由于栅极绝缘层的薄膜化，有时泄漏电流等的问题明显化。绝缘层550可以构成栅极绝缘层，并采用与上述背栅极绝缘层同样的结构。
导电层560a优选与导电层505a同样地使用具有抑制杂质或氧的扩散的功能的导电材料。特别是，当导电层560a具有抑制氧的扩散的功能时，导电层560b的氧化受到抑制，从而可以防止导电率降低。因此，可以提高导电层560b的材料选择性。
作为具有抑制氧扩散的功能的导电材料，例如优选使用钽、氮化钽、钌或氧化钌等。此外，作为导电层560a，可以使用能够被用作氧化物层530的金属氧化物。在此情况下，通过溅射法形成导电层560b，降低导电层560a的电阻值而使其成为导电体。上述导电体可以称为OC(Oxide Conductor：氧化物导电体)电极。
因为导电层560被用作布线，所以导电层560b优选使用导电性高的导电体。导电层560b优选使用以钨、铜或铝为主要成分的导电材料。
绝缘层574优选具有抑制水或氢等杂质及氧的扩散的阻挡性。通过包括绝缘层574，可以抑制绝缘层580所具有的水及氢等杂质经过氧化物层530c、绝缘层550扩散到氧化物层530b。此外，可以抑制绝缘层580所具有的过剩氧使导电层560氧化。
绝缘层574例如优选使用氧化铝或氧化铪等。另外，例如可以使用氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕或氧化钽等金属氧化物、氮氧化硅或氮化硅等。
绝缘层580、582、584被用作层间膜。例如，绝缘层582优选与绝缘层514同样地被用作抑制水或氢等杂质从外部混入OS晶体管590的阻挡层。绝缘层580、584的介电常数优选与绝缘层516同样地比绝缘层582低。通过将介电常数低的材料用作层间膜，可以减少产生在布线之间的寄生电容。
OS晶体管590也可以隔着埋入于绝缘层580、582、584中的导电层546a、导电层546b等的插头或布线与其他结构电连接。导电层546a、导电层546b的材料与导电层505同样地是金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料。例如，优选使用兼具耐热性和导电性的钨及钼等的高熔点材料。或者，优选由铝及铜等低电阻导电材料形成。通过使用低电阻导电材料，可以降低布线电阻。
由于导电层546a、导电层546b例如是对氢及氧具有阻挡性的氮化钽等和导电性高的钨的叠层，因此在其保证作为布线的导电性的同时，可以抑制来自外部的杂质的扩散。
<OS晶体管592>
图21A至图21C分别是OS晶体管592的俯视图、沟道长度方向上的截面图、沟道宽度方向上的截面图。图21A所示的L1-L2线、W1-W2线是截断线。在图21A中，为了附图的明了化省略了部分构成要素。
由于OS晶体管592是OS晶体管592的变形例子，因此主要说明与OS晶体管592不同之处。
OS晶体管592包括导电层540a、540b的每一个与氧化物层530c、绝缘层550及导电层560重叠的区域。通过采用该结构，可以提供通态电流高的OS晶体管。此外，可以提供控制性高的OS晶体管。
导电层560包括导电层560a上的导电层560b。导电层560a优选与导电层505a同样地使用具有抑制氢原子、氢分子、水分子、铜原子等杂质的扩散的功能的导电材料。或者，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
当导电层560a具有抑制氧的扩散的功能时，导电层560b的氧化受到抑制，从而可以防止导电率降低。因此，可以提高导电层560b的材料选择性。
此外，优选覆盖导电层560的顶面及侧面、绝缘层550的侧面及氧化物层530c的侧面地设置绝缘层574。另外，绝缘层574优选使用具有抑制水或氢等杂质及氧的扩散的功能的绝缘材料。例如，优选使用氧化铝或氧化铪等。此外，例如，绝缘层574可以使用氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕或氧化钽等金属氧化物、氮氧化硅、氮化硅等。
通过设置绝缘层574，可以抑制导电层560的氧化。此外，通过包括绝缘层574，可以抑制绝缘层580所具有的水及氢等杂质扩散到OS晶体管592。
此外，也可以在导电层546a、导电层546b和绝缘层580之间配置具有阻挡性的绝缘层576(绝缘层576a及绝缘层576b)。通过设置绝缘层576，可以抑制绝缘层580的氧与导电层546a、导电层546b起反应而使导电层546a、导电层546b氧化。
另外，通过设置具有阻挡性的绝缘层576，可以扩大用于插头及布线的导电体的材料选择的宽度。例如，通过将具有吸收氧的性质及高导电性的金属材料用于导电层546a、导电层546b，可以提供低功耗的半导体装置。具体而言，可以使用钨或铝等耐氧化性低且导电性高的材料。另外，例如可以使用容易进行成膜或加工的导电体。
[符号说明]
10：电路，100、101、102、103、110、112、113：半导体装置，114：驱动器电路，114A：电路，118：电源定域，120、122、124：电压输出电路，130、131：监视电路，132：复位电路，134：源极跟随电路，136：运算放大器，138：开关电路，140：电压生成部，143：电荷泵电路，150：电压校正电路，160：电压校正电路，170：电压生成电路，171：控制电路，173：电荷泵电路

Claims (13)

1.一种半导体装置，包括：
第一晶体管；
第一电容器；
第一输出端子；
第一开关；以及
第二开关，
其中，所述第一晶体管的栅极与源极电连接，
所述第一电容器的第一端子及所述第一输出端子与所述第一晶体管的背栅极电连接，
所述第一电容器的第二端子与所述源极电连接，
所述第一开关控制向所述背栅极的第一电压的输入，
所述第一晶体管的漏极被输入第二电压，
并且，所述第二开关控制向所述源极的第三电压的输入。
2.根据权利要求1所述的半导体装置，
其中所述第一开关及所述第二开关都是在沟道形成区域中包括金属氧化物的晶体管。
3.根据权利要求1所述的半导体装置，
其中所述第一晶体管是n沟道型晶体管，
所述第一至第三电压是恒定电压，
并且所述第一晶体管呈现常开启特性，并以使所述漏极和所述源极之间的电压大于0V的方式设定所述第二电压及所述第三电压。
4.根据权利要求1所述的半导体装置，
其中所述第一晶体管是p沟道型晶体管，
所述第一至第三电压是恒定电压，
并且所述第一晶体管呈现常开启特性，并以使所述漏极和所述源极之间的电压小于0V的方式设定所述第二电压及所述第三电压。
5.根据权利要求1至4中任一项所述的半导体装置，还包括具有背栅极的第二晶体管，
其中根据从所述第一输出端子输出的第四电压，输入到所述第二晶体管的背栅极的电压产生变化。
6.根据权利要求1至4中任一项所述的半导体装置，还包括第三晶体管，
其中根据从所述第一输出端子输出的第四电压，输入到所述第三晶体管的栅极的电压产生变化。
7.根据权利要求1至4中任一项所述的半导体装置，还包括第二电容器、电流电压转换电路以及放大电路，
其中所述第二电容器的第一端子与所述第一输出端子电连接，
所述第二电容器的第二端子与所述电流电压转换电路的输入端子电连接，
并且所述放大电路放大从所述电流电压转换电路输出的第五电压并输出第六电压。
8.根据权利要求7所述的半导体装置，
其中所述电流电压转换电路是源极跟随电路。
9.根据权利要求7所述的半导体装置，
其中在温度上升时，所述第六电压减少。
10.根据权利要求7至9中任一项所述的半导体装置，
其中所述放大电路是运算放大器。
11.根据权利要求7至10中任一项所述的半导体装置，还包括具有背栅极的第四晶体管，
其中根据所述第六电压，输入到所述第四晶体管的背栅极的电压产生变化。
12.根据权利要求7至10中任一项所述的半导体装置，还包括第五晶体管，
其中根据所述第六电压，输入到所述第五晶体管的栅极的电压产生变化。
13.一种权利要求1至12中任一项所述的半导体装置的工作方法，包括如下步骤：
使所述第一开关及所述第二开关开启；
使所述第一开关开启，并使所述第二开关关闭；
使所述第一开关关闭，并使所述第二开关关闭；以及
使所述第一开关关闭，并使所述第二开关开启。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI829663B (zh) * 2018-01-19 2024-01-21 日商半導體能源研究所股份有限公司 半導體裝置以及其工作方法
CN112002801B (zh) * 2020-07-20 2021-09-07 厦门半导体工业技术研发有限公司 半导体器件和半导体器件的制造方法
KR20230045690A (ko) * 2021-09-27 2023-04-05 삼성전자주식회사 2t-1c 구조의 반도체 메모리 소자 및 이의 제조 방법
WO2024184718A1 (ja) * 2023-03-03 2024-09-12 株式会社半導体エネルギー研究所 半導体装置

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5397934A (en) * 1993-04-05 1995-03-14 National Semiconductor Corporation Apparatus and method for adjusting the threshold voltage of MOS transistors
CN101171678A (zh) * 2005-06-17 2008-04-30 罗姆股份有限公司 半导体装置、电源装置及信息处理装置
CN101188414A (zh) * 2006-11-20 2008-05-28 松下电器产业株式会社 半导体开关电路
CN101257284A (zh) * 2002-01-17 2008-09-03 株式会社半导体能源研究所 半导体器件
CN103309389A (zh) * 2012-03-12 2013-09-18 精工电子有限公司 低通滤波电路和电压调节器
CN103765776A (zh) * 2011-08-29 2014-04-30 株式会社半导体能源研究所 半导体装置
US20150263175A1 (en) * 2014-03-12 2015-09-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN105391297A (zh) * 2014-09-03 2016-03-09 瑞萨电子株式会社 半导体装置
CN105609562A (zh) * 2016-02-05 2016-05-25 中国科学院微电子研究所 背栅连接有负电容的半导体器件及其制造方法及电子设备
CN106797213A (zh) * 2014-10-10 2017-05-31 株式会社半导体能源研究所 逻辑电路、处理单元、电子构件以及电子设备

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2724919B2 (ja) * 1991-02-05 1998-03-09 三菱電機株式会社 基板バイアス発生装置
US7009904B2 (en) 2003-11-19 2006-03-07 Infineon Technologies Ag Back-bias voltage generator with temperature control
CN102656691B (zh) * 2009-12-28 2015-07-29 株式会社半导体能源研究所 存储器装置和半导体装置
KR101979758B1 (ko) 2010-08-27 2019-05-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 반도체 장치
JP2012104165A (ja) 2010-11-05 2012-05-31 Elpida Memory Inc 半導体装置
JP6099336B2 (ja) * 2011-09-14 2017-03-22 株式会社半導体エネルギー研究所 発光装置
TWI663820B (zh) * 2013-08-21 2019-06-21 日商半導體能源研究所股份有限公司 電荷泵電路以及具備電荷泵電路的半導體裝置
KR102613318B1 (ko) * 2015-12-28 2023-12-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6906978B2 (ja) * 2016-02-25 2021-07-21 株式会社半導体エネルギー研究所 半導体装置、半導体ウェハ、および電子機器
SG10201701689UA (en) * 2016-03-18 2017-10-30 Semiconductor Energy Lab Semiconductor device, semiconductor wafer, and electronic device
US10236875B2 (en) 2016-04-15 2019-03-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for operating the semiconductor device
US10431164B2 (en) * 2016-06-16 2019-10-01 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
CN109478415A (zh) * 2016-07-20 2019-03-15 三菱电机株式会社 移位寄存器电路及显示面板
TWI829663B (zh) * 2018-01-19 2024-01-21 日商半導體能源研究所股份有限公司 半導體裝置以及其工作方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5397934A (en) * 1993-04-05 1995-03-14 National Semiconductor Corporation Apparatus and method for adjusting the threshold voltage of MOS transistors
CN101257284A (zh) * 2002-01-17 2008-09-03 株式会社半导体能源研究所 半导体器件
CN101171678A (zh) * 2005-06-17 2008-04-30 罗姆股份有限公司 半导体装置、电源装置及信息处理装置
CN101188414A (zh) * 2006-11-20 2008-05-28 松下电器产业株式会社 半导体开关电路
CN103765776A (zh) * 2011-08-29 2014-04-30 株式会社半导体能源研究所 半导体装置
CN103309389A (zh) * 2012-03-12 2013-09-18 精工电子有限公司 低通滤波电路和电压调节器
US20150263175A1 (en) * 2014-03-12 2015-09-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN105391297A (zh) * 2014-09-03 2016-03-09 瑞萨电子株式会社 半导体装置
CN106797213A (zh) * 2014-10-10 2017-05-31 株式会社半导体能源研究所 逻辑电路、处理单元、电子构件以及电子设备
CN105609562A (zh) * 2016-02-05 2016-05-25 中国科学院微电子研究所 背栅连接有负电容的半导体器件及其制造方法及电子设备

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