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JP7196103B2 - 半導体装置、及びその動作方法 - Google Patents

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Description

本明細書は、半導体装置、並びにその動作方法と作製方法等について説明する。
本明細書において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
トランジスタに適用可能な半導体として金属酸化物が注目されている。“ＩＧＺＯ”、“イグゾー”などと呼ばれるＩｎ－Ｇａ－Ｚｎ酸化物は、多元系金属酸化物の代表的なものである。ＩＧＺＯに関する研究において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）構造、およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（例えば、非特許文献１）。
チャネル形成領域に金属酸化物半導体を有するトランジスタ（以下、「酸化物半導体トランジスタ」、または「ＯＳトランジスタ」と呼ぶ場合がある。）は、極小オフ電流であることが報告されている（例えば、非特許文献１、２）。ＯＳトランジスタが用いられた様々な半導体装置が作製されている（例えば、非特許文献３、４）。ＯＳトランジスタの製造プロセスは、従来のＳｉトランジスタとのＣＭＯＳプロセスに組み込むことができ、ＯＳトランジスタはＳｉトランジスタに積層することが可能である（例えば、非特許文献４）。
Ｓｉトランジスタは、不純物導入によりしきい値電圧の制御が容易にできる。他方、ＯＳトランジスタのしきい値電圧を制御する高い信頼性の製造技術は確立されていない。そこで、ＯＳトランジスタに、第１ゲート電極（ゲート、またはフロントゲートともいう）、および第２ゲート電極（バックゲートともいう）を設け、第２ゲート電極の電圧を制御することで、ＯＳトランジスタのしきい値電圧を制御している（例えば、特許文献１）。
特開２０１２－６９９３２号公報
Ｓ．Ｙａｍａｚａｋｉ ｅｔ ａｌ．，"Ｐｒｏｐｅｒｔｉｅｓ ｏｆ ｃｒｙｓｔａｌｌｉｎｅ Ｉｎ－Ｇａ－Ｚｎ－ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ａｎｄ ｉｔｓ ｔｒａｎｓｉｓｔｏｒ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５３，０４ＥＤ１８（２０１４）． Ｋ．Ｋａｔｏ ｅｔ ａｌ．，"Ｅｖａｌｕａｔｉｏｎ ｏｆ Ｏｆｆ－Ｓｔａｔｅ Ｃｕｒｒｅｎｔ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ Ｔｒａｎｓｉｓｔｏｒ Ｕｓｉｎｇ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｔｅｒｉａｌ，Ｉｎｄｉｕｍ－Ｇａｌｌｉｕｍ－Ｚｉｎｃ Ｏｘｉｄｅ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５１，０２１２０１（２０１２）． Ｓ．Ａｍａｎｏ ｅｔ ａｌ．，"Ｌｏｗ Ｐｏｗｅｒ ＬＣ Ｄｉｓｐｌａｙ Ｕｓｉｎｇ Ｉｎ－Ｇａ－Ｚｎ－Ｏｘｉｄｅ ＴＦＴｓ Ｂａｓｅｄ ｏｎ Ｖａｒｉａｂｌｅ Ｆｒａｍｅ Ｆｒｅｑｕｅｎｃｙ，"ＳＩＤ Ｓｙｍｐ．Ｄｉｇ．Ｐａｐｅｒｓ，ｖｏｌ．４１，ｐｐ．６２６－６２９（２０１０）． Ｔ．Ｉｓｈｉｚｕ ｅｔ ａｌ．，"Ｅｍｂｅｄｄｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｉｅｓ：Ａ Ｋｅｙ Ｅｎａｂｌｅｒ ｆｏｒ Ｌｏｗ－Ｐｏｗｅｒ ＵＬＳＩ，"ＥＣＳ Ｔｒａｎ．，ｖｏｌ．７９，ｐｐ．１４９－１５６（２０１７）．
本発明の一形態の課題は、例えば、トランジスタのしきい値電圧を取得できる半導体装置を提供すること、温度による性能変動が抑えられた半導体装置を提供すること、高信頼性の半導体装置を提供すること、又は低消費電力の半導体装置を提供することである。
複数の課題の記載は、互いの課題の存在を妨げるものではない。本発明の一形態は、例示した全ての課題を解決する必要はない。また、列記した以外の課題が、本明細書の記載から、自ずと明らかとなり、このような課題も、本発明の一形態の課題となり得る。
（１）本発明の一形態は、第１トランジスタ、第１容量素子、第１出力端子、第１スイッチおよび第２スイッチを有する半導体装置であり、第１トランジスタのゲートとソースは電気的に接続され、第１容量素子の第１端子および第１出力端子は第１トランジスタのバックゲートに電気的に接続され、第１容量素子の第２端子はソースに電気的に接続され、第１スイッチはバックゲートへの第１電圧の入力を制御し、第１トランジスタのドレインは第２電圧が入力され、第２スイッチはソースへの第３電圧の入力を制御する半導体装置である。
（２）本発明の一形態は、上記形態（１）の半導体装置を動作する方法であり、第１スイッチおよび第２スイッチをオンにすること、第１スイッチをオンにし、かつ第２スイッチをオフにすること、第１スイッチをオフにし且つ第２スイッチをオフにすること、第１スイッチをオフにし、かつ第２スイッチをオンにすることを含む。
本明細書において、「第１」、「第２」、「第３」などの序数詞は、順序を表すために使用される場合がある。または、構成要素の混同を避けるために使用する場合がある。これらの場合、序数詞の使用は発明の一態様の構成要素の個数を限定するものではない。また、例えば、「第１」を「第２」または「第３」に置き換えて、本発明の一形態を説明することができる。
発明の一態様の構成要素の位置関係は、相対的である。従って、図面を参照して構成要素を説明する場合、位置関係を示す「上に」、「下に」等の語句は便宜的に用いられる場合がある。構成要素の位置関係は、本明細書の記載内容に限定されず、状況に応じて適切に言い換えることができる。
本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図面または文章に示された接続関係以外のものも、図または文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）、またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは相対的なものである。よって、ＧＮＤと記載されていても、必ずしも０Ｖを意味しない場合もある。
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
本明細書において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を「絶縁層」という用語に変更することが可能な場合がある。
図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
本発明の一形態によって、トランジスタのしきい値電圧を取得できる半導体装置を提供すること、温度による性能変動が抑えられた半導体装置を提供すること、高信頼性の半導体装置を提供すること、または低消費電力の半導体装置を提供することが可能になる。
複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
半導体装置の構成例を示す機能ブロック図。 Ａ：バックゲートを有するトランジスタを説明する図。Ｂ：バックゲートを有するトランジスタの等価回路図。 Ａ：モニタ回路の構成例を示す回路図。Ｂ：モニタ回路の動作例を示すタイミングチャート。 Ａ～Ｄ：モニタ回路の動作例を示す回路図。 Ａ：シミュレーションでのモニタ回路の入力波形。Ｂ：モニタ回路のシミュレーション結果を示す図。 モニタ回路の構成例を示す回路図。 半導体装置の構成例を示す回路図。 電圧生成回路の構成例を示す回路図。 半導体装置の動作例を示すタイミングチャート。 半導体装置の構成例を示す機能ブロック図。 半導体装置の構成例を示す機能ブロック図。 Ａ：回路の構成例を示す回路図。Ｂ：回路の動作例を示すタイミングチャート。 Ａ：記憶装置の構成例を示す機能ブロック図。Ｂ：メモリセルアレイの構成例を示す回路図。 Ａ～Ｄ：メモリセルアレイの構成例を示す回路図。 記憶装置の構成例を示す機能ブロック図。 Ａ：メモリセルアレイの構成例を示す回路図。Ｂ：記憶装置のパワーゲーティングの例を示すタイミングチャート。 プロセッサの構成例を示す機能ブロック図。 フリップフロップの構成例を示す回路図。 電子機器の例を示す図。 Ａ：ＯＳトランジスタの構成例を示す上面図。Ｂ、Ｃ：ＯＳトランジスタの構成例を示す断面図。 Ａ：ＯＳトランジスタの構成例を示す上面図。Ｂ、Ｃ：ＯＳトランジスタの構成例を示す断面図。
以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
以下に示される複数の実施の形態は適宜組み合わせることが可能である。また１の実施の形態の中に、複数の構成例（作製方法例、動作方法例、使用方法例等も含む。）が示される場合は、互いの構成例を適宜組み合わせること、および他の実施の形態に記載された１または複数の構成例と適宜組み合わせることも可能である。
図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
本明細書において、例えば、電源電位ＶＤＤを、電位ＶＤＤ、ＶＤＤ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、回路、素子、電極、配線等）についても同様である。
また、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、”＿２”、”［ｎ］”、”［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。例えば、２番目の配線ＧＬを配線ＧＬ［２］と記載する。
〔実施の形態１〕
本実施の形態では、バックゲートを有するトランジスタを有する半導体装置等について説明する。
＜＜半導体装置１００＞＞
図１は半導体装置１００の機能ブロック図である。半導体装置１００は、半導体装置１１０、および電圧出力回路１２０を有する。半導体装置１１０はトランジスタＭ１を有する。電圧出力回路１２０はモニタ回路１３０を有する。モニタ回路１３０は、トランジスタＭ１の電気特性の変動を監視する機能を備える。モニタ回路１３０が取得した情報に基づいて、電圧出力回路１２０は電圧ＶＯＴ１を調整する。半導体装置１１０は、電圧出力回路１２０から電圧ＶＯＴ１が供給される。
図２Ａ、図２Ｂを参照して、トランジスタＭ１のしきい値電圧について説明する。トランジスタＭ１はソース（Ｓ）、ドレイン（Ｄ）、ゲート（Ｇ）、バックゲート（ＢＧ）、半導体層を有する。ゲートとバックゲートとは半導体層を挟んで上下に配置され、半導体層にはチャネル形成領域が設けられている。
ゲートとソース間の電圧差（以下、電圧Ｖｇｓと呼ぶ）、またはバックゲートとソース間の電圧差（以下、電圧Ｖｂｇｓと呼ぶ）に従って、トランジスタＭ１はオンまたはオフになる。電圧ＶｇｓがＶＴｇよりも大きくなると、半導体層のゲート側の領域にはチャネルが形成される（または、キャリアが誘起される）場合がある。電圧ＶｂｇｓがＶＴｂｇよりも大きくなると、半導体層のバックゲート側の領域にはチャネルが形成される（または、キャリアが誘起される）場合がある。つまり、トランジスタＭ１には、ＶＴｇ、ＶＴｂｇという２つのしきい値電圧が存在する。ＶＴｇは電圧Ｖｇｓに対するしきい値電圧であり、ＶＴｂｇは電圧Ｖｂｇｓに対するしきい値電圧である。
Ｖｇｓ＞ＶＴｇ、または、Ｖｂｇｓ＞ＶＴｂｇとなる場合に、トランジスタＭ１はオンになる。従って、しきい値電圧がＶＴｇであるトランジスタＭａ１と、しきい値電圧がＶＴｂｇであるトランジスタＭａ２とが電気的に並列接続された回路１０（図２Ｂ参照）と等価な機能をトランジスタＭ１は有しているといえる。
トランジスタＭ１のチャネルの形成は、ゲート電圧Ｖｇとバックゲート電圧Ｖｂｇとによって制御されるため、ＶＴｇはＶｂｇｓに依存し、ＶＴｂｇはＶｇｓに依存する。例えば、トランジスタＭ１がオンとなる条件は、下記式（１．１）で表される場合がある。式（１．１）において、ＶＴ０は定電圧であり、Ｃｇはゲートと半導体層の間の単位面積当たりのゲート容量であり、Ｃｂｇはバックゲートと半導体層の間の単位面積当たりのバックゲート容量である。
（Ｃｇ×Ｖｇｓ＋Ｃｂｇ×Ｖｂｇｓ）／（Ｃｇ＋Ｃｂｇ）＞ＶＴ０（１．１）
上記の場合において、ＶＴｇは、式（１．２）に示すＶｂｇｓの線形関数で表すことができる。
ＶＴｇ＝（１＋Ｃｂｇ／Ｃｇ）×ＶＴ０－Ｃｂｇ／Ｃｇ×Ｖｂｇｓ（１．２）
ゲートと半導体層間の電界強度はゲートと半導体層の間のゲート容量に依存し、バックゲートと半導体層間の電界強度は、バックゲートと半導体層の間のバックゲート容量に依存する。そのため、式（１．３）に示すように、ＶＴｂｇは、ＶＴｇを変数とする線形関数で表される場合がある。βは係数であり、Ｖβは定電圧である。
ＶＴｂｇ＝β×ＶＴｇ＋Ｖβ（１．３）
なお、本明細書では、しきい値電圧ＶＴｇは、電圧Ｖｇｓを横軸、ドレイン電流Ｉｄの平方根を縦軸にプロットしたＶｇｓ－Ｉｄ１／２特性曲線において、最大傾きである接線を外装した直線と、Ｉｄ１／２＝０Ａとの交点における電圧Ｖｇｓである。同様に、しきい値電圧ＶＴｂｇは、Ｖｇｓが０ＶのときのＶｂｇｓ－Ｉｄ１／２特性曲線において、最大傾きである接線を外装した直線とＩｄ１／２＝０Ａとの交点における電圧Ｖｂｇｓである。
または、トランジスタのチャネル長／チャネル幅がＬ／Ｗであるとき、しきい値電圧ＶＴｇは、Ｉｄ×Ｌ／Ｗが１×１０－１２［Ａ］であるときの電圧Ｖｇｓを指す場合がある。また、しきい値電圧ＶＴｂｇは、Ｖｇｓが０Ｖであり、Ｉｄ×Ｌ／Ｗが１×１０－１２［Ａ］であるときの電圧Ｖｂｇｓを指す場合がある。
なお、本明細書では、バックゲートを有するトランジスタのしきい値電圧ＶＴｇは、Ｖｂｇｓが０Ｖであるときの、Ｖｇｓ－Ｉｄ１／２特性から算出される。
トランジスタの電気特性には温度依存性がある。温度ＴのときのＶＴｇ（Ｔ）とＶｂｇ（Ｔ）との関係は、式（１．４）で表されることを確認している。Ｔｒｅｆは基準温度であり、αは係数である。
Ｖｂｇ（Ｔ）－Ｖｂｇ（Ｔｒｅｆ）
＝α（ＶＴｇ（Ｔ）－ＶＴｇ（Ｔｒｅｆ））（１．４）
＜モニタ回路１３０＞
図３Ａはモニタ回路１３０の回路構成例を示す。モニタ回路１３０は、トランジスタＭ１ｒ、Ｍ１１、Ｍ１２、容量素子Ｃ１１、ノードＳｒｂ、Ｓｒｓ、および端子ａ１～ａ６を有する。
ここでは、トランジスタＭ１ｒ、Ｍ１１、Ｍ１２は、バックゲートを有するＯＳトランジスタである。ノードＳｒｂ、Ｓｒｓは、トランジスタＭ１ｒのバックゲート、ソースにそれぞれ対応する。トランジスタＭ１１、Ｍ１２のバックゲートは電圧ＶＢＧＭ１が入力される。トランジスタＭ１２のバックゲートに、電圧ＶＢＧＭ１と異なる電圧を入力してもよい。
トランジスタＭ１ｒのゲート、ドレインはノードＳｒｓ、端子ａ４にそれぞれ電気的に接続されている。トランジスタＭ１１のゲート、ソース、ドレインは端子ａ１、ノードＳｒｂ、端子ａ３にそれぞれ電気的に接続されている。トランジスタＭ１２のゲート、ソース、ドレインは端子ａ２、ａ５、ノードＳｒｓにそれぞれ電気的に接続されている。容量素子Ｃ１１の第１端子、第２端子はノードＳｒｂ、Ｓｒｓにそれぞれ電気的に接続されている。
端子ａ１、ａ２は信号ＭＯＮ１、ＭＯＮ２がそれぞれ入力される。信号ＭＯＮ１、ＭＯＮ２の低レベル（“Ｌ”）、高レベル（“Ｈ”）はそれぞれＶＳＳＡ、ＶＤＤＡである。電圧ＶＳＳＡは例えば、０ＶまたはＧＮＤとすればよい。端子ａ３、ａ４、ａ５は電圧Ｖ１、Ｖ２、ＶＳＳＡがそれぞれ入力される。端子ａ６はモニタ回路１３０の出力端子であり、ノードＳｒｂに電気的に接続されている。
モニタ回路１３０は、トランジスタＭ１ｒのしきい値電圧ＶＴｂｇを監視する機能を備える。トランジスタＭ１ｒは代表的にはトランジスタＭ１のレプリカトランジスタであり、トランジスタＭ１と同じ仕様である。モニタ回路１３０で取得されたトランジスタＭ１ｒのしきい値電圧ＶＴｂｇに関する情報をもとに、例えば、トランジスタＭ１のバックゲート電圧Ｖｂｇ及び／又はゲート電圧Ｖｇを変更することで、トランジスタＭ１のしきい値電圧ＶＴｇ及び／又はＶＴｂｇの変動を補正することができる。
図３Ａ、図３Ｂ、図４Ａ～図４Ｄを参照して、モニタ回路１３０の動作例を説明する。以下の説明において、トランジスタＭ１ｒのしきい値電圧ＶＴｇ（Ｔ）、ＶＴｂｇ（Ｔ）、ならびに電圧Ｖｇｓ、Ｖｂｇｓ、ＶｄｓをそれぞれＶＴｇ（Ｔ）＿ｒ、ＶＴｂｇ（Ｔ）＿ｒ、Ｖｇｓ＿ｒ、Ｖｂｇｓ＿ｒ、Ｖｄｓ＿ｒと表す。本明細書では、ＰＶＴ（プロセス・電圧・温度）のベストケース、ワーストケースでのトランジスタのしきい値電圧の絶対値は、最大、最小であるとする。半導体装置１００の動作温度範囲はＴｍｉｎ以上Ｔｍａｘ以下であり、温度のベストケース、ワーストケースはそれぞれＴｍｉｎ、Ｔｍａｘである。
図３Ｂは、期間ＴＴ１～ＴＴ４でのモニタ回路１３０のタイミングチャートである。図４Ａ～図４Ｄは、それぞれ、期間ＴＴ１～ＴＴ４でのモニタ回路１３０の動作を示す簡略化された回路図であり、トランジスタＭ１１、Ｍ１２はスイッチで示されている。Ｖｒｓ、ＶｒｂはそれぞれノードＳｒｓ、Ｓｒｂの電圧であり、Ｉｄ＿ｒはトランジスタＭ１ｒのドレイン電流である。温度はＴｍとする。
（期間ＴＴ１：初期化動作）
期間ＴＴ１では、ノードＳｒｓ、Ｓｒｂの初期化が行われる。トランジスタＭ１１、Ｍ１２をオンにするため、モニタ回路１３０には“Ｈ”の信号ＭＯＮ１、ＭＯＮ２が入力される。ノードＳｒｓ、ＳｒｂにはそれぞれＶＳＳＡ、Ｖ１が入力される。
トランジスタＭ１ｒはｎチャネル型トランジスタであるため、式（２．１）～（２．３）を満たすように電圧Ｖ１、Ｖ２、Ｖａはそれぞれ設定されている。Ｖａは定電圧である。
Ｖ１＞ＶＴｂｇ（Ｔｍｉｎ）＿ｒ （２．１）
Ｖ２＝Ｖ１－ＶＴｂｇ（Ｔｍａｘ）＿ｒ＋Ｖａ＞ＶＳＳＡ （２．２）
ＶＴｂｇ（Ｔｍｉｎ）＿ｒ－ＶＴｂｇ（Ｔｍａｘ）＿ｒ＋Ｖａ＞０（２．３）
式（２．１）を満たしたしているため、動作温度範囲において、トランジスタＭ１ｒはノーマリオン特性を示す。式（２．１）～（２．３）を満たしているため、電圧Ｖｄｓ＿ｒ＝Ｖ２－ＶＳＳＡは０Ｖよりも大きい。従って、ドレイン電流Ｉｄ＿ｒが流れる。
（期間ＴＴ２）
トランジスタＭ１２をオフにするため、モニタ回路１３０には“Ｌ”の信号ＭＯＮ２が入力される。ノードＳｒｓは電気的に浮遊状態になる。
ドレイン電流Ｉｄ＿ｒによって、容量素子Ｃ１１は充電され、電圧Ｖｒｓは上昇する。そのため、電圧Ｖｂｇｓ＿ｒは低下し、トランジスタＭ１ｒはサブスレショルド領域で動作する。電圧Ｖｂｇｓ＿ｒがしきい値電圧ＶＴｂｇ（Ｔｍ）＿ｒに至ると、トランジスタＭ１ｒはオフ状態となるため、電圧Ｖｒｓは、Ｖ１－ＶＴｂｇ（Ｔｍ）＿ｒに収束する。なお、モニタ回路１３０の動作の理解を容易にするため、トランジスタＭ１ｒ、Ｍ１１、Ｍ１２のリーク電流を無視している。
式（２．１）～（２．３）を満たしているので、電圧ＶｒｓがＶ１－ＶＴｂｇ（Ｔｍ）＿ｒに収束した状態でも、動作温度範囲においてトランジスタＭ１ｒの電圧Ｖｄｓ＿ｒは０Ｖよりも大きい。
（期間ＴＴ３）
トランジスタＭ１１をオフにするため、モニタ回路１３０には“Ｌ”の信号ＭＯＮ１が入力される。期間ＴＴ３では、ノードＳｒｓ、Ｓｒｂは電気的に浮遊状態になる。ノードＳｒｂとノードＳｒｓ間の電圧差は、Ｖ１－（Ｖ１－ＶＴｂｇ（Ｔｍ）＿ｒ）＝ＶＴｂｇ（Ｔｍ）＿ｒである。つまり、容量素子Ｃ１１によって、電圧Ｖｂｇｓ＿ｒはＶＴｂｇ（Ｔｍ）＿ｒに固定されているので、トランジスタＭ１ｒはオフ状態が維持される。
温度Ｔｍａｘにおいても、電圧Ｖｂｇｓ＿ｒの変動を抑えるため、電圧ＶＢＧＭ１は十分に低い電圧であることが好ましい。
（期間ＴＴ４）
期間ＴＴ４でトランジスタＭ１２をオンにするため、モニタ回路１３０には“Ｈ”の信号ＭＯＮ２が入力される。ノードＳｒｓには電圧ＶＳＳＡが入力される。ノードＳｒｂとノードＳｒｓ間の電圧差はＶＴｂｇ（Ｔｍ）＿ｒに固定されているので、電圧ＶｒｂはＶＴｂｇ（Ｔｍ）＿ｒ＋ＶＳＳＡとなる。電圧Ｖｒｂが電圧Ｖｍｏｎとして端子ａ６から出力される。電圧ＶＳＳＡは電源電圧であって、トランジスタＭ１ｒの電気特性に依存しないため、端子ａ６の電圧Ｖｍｏｎを取得することは、しきい値電圧ＶＴｂｇ（Ｔｍ）＿ｒを取得することに相当する。例えば、電圧ＶＳＳＡが０Ｖであれば、電圧Ｖｍｏｎはしきい値電圧ＶＴｂｇ（Ｔｍ）＿ｒと同じになる。
しきい値電圧ＶＴｂｇ（Ｔｍ）＿ｒ、ＶＴｇ（Ｔｍ）＿ｒには式（１．３）の関係があり、トランジスタＭ１ｒは、トランジスタＭ１のレプリカトランジスタである。したがって、電圧Ｖｍｏｎを用いることで、トランジスタＭ１のしきい値電圧ＶＴｇ及び／又はＶＴｂｇの温度による変動を補正することができる。
電圧出力回路１２０は、電圧Ｖｍｏｎに基づいて電圧ＶＯＴ１を生成する。例えば、トランジスタＭ１のバックゲートに入力されるバイアス電圧として、電圧ＶＯＴ１を用いることで、トランジスタＭ１のしきい値電圧ＶＴｇの温度による変化を補正することができる。別の例では、半導体装置１１０において、電圧ＶＯＴ１に基づいて、トランジスタＭ１のゲート電圧の“Ｈ”及び／又は“Ｌ”の電圧を調整することで、トランジスタＭ１のオン電流特性およびオフ電流特性の温度による変化を補正することができる。
モニタ回路１３０の動作をシミュレーションによって確認した。図５Ａは、シミュレーションでのモニタ回路１３０のタイミングチャートである。電圧ＶＳＳＡ、ＶＤＤＤ、Ｖ１、Ｖ２は、それぞれ０Ｖ、３．３Ｖ、２．５Ｖ、２．９Ｖである。電圧ＶＢＧＭ１は０Ｖである。電圧ＶＳＳＡが０Ｖであるため、電圧Ｖｍｏｎはしきい値電圧ＶＴｂｇ＿ｒと同じになる。トランジスタＭ１ｒのしきい値電圧ＶＴｇ＿ｒ、ＶＴｂｇ＿ｒのみが温度によって変化すると想定し、しきい値電圧ＶＴｇ＿ｒに幾つかの電圧値を設定し、各電圧値について電圧Ｖｍｏｎを算出した。図５Ｂはシミュレーション結果であり、しきい値電圧ＶＴｇ＿ｒに対する電圧Ｖｍｏｎの変化を示している。図５Ｂは、電圧Ｖｍｏｎを取得することで、温度によるしきい値電圧ＶＴｇ＿ｒの変化を監視できることを示している。
モニタ回路１３０の素子は非常に少ないので、トランジスタＭ１に近接してモニタ回路１３０を設けることが容易である。この場合、トランジスタＭ１の電気特性をより高精度に補正することができる。モニタ回路１３０を用いることで、温度センサを設けなくとも、トランジスタＭ１の電気特性の温度補正を行うことが可能である。したがって、モニタ回路１３０を用いることで、トランジスタＭ１のしきい値電圧の温度補正機能を半導体装置１００に加えても、半導体装置１００の面積およびエネルギーのペナルティーを抑えることができる。また、モニタ回路１３０自体を温度センサとして用いることができる。
以下、半導体装置１００の幾つかの変形例を示す。
トランジスタＭ１１、Ｍ１２はＯＳトランジスタに限定されない。例えば、ｎチャネル型またはｐチャネル型Ｓｉトランジスタとすることができる。なお、トランジスタＭ１１、Ｍ１２がＳｉトランジスタである場合、トランジスタＭ１１、Ｍ１２のオフ電流特性が十分ではないため、動作周波数が低すぎると、期間ＴＴ３、ＴＴ４において、電圧Ｖｒｂ、Ｖｒｓの変動が許容されなくなる。他方、トランジスタＭ１１、Ｍ１２が極小オフ電流のＯＳトランジスタであれば、電圧Ｖｒｂ、Ｖｒｓの変動を抑えることができるので、モニタ回路１３０の動作周波数を必要以上に高くしなくてもよい。よって、モニタ回路１３０の動的消費電力を抑えることができる。
トランジスタＭ１１、Ｍ１２はバックゲートの無いトランジスタとすることができる。この場合、トランジスタＭ１１、Ｍ１２のオフ電流特性を向上させるため、例えば、トランジスタＭ１１、Ｍ１２がｎチャネル型トランジスタであれば、信号ＭＯＮ１、ＭＯＮ２の“Ｌ”をＶＳＳＡよりも低くしてもよい。トランジスタＭ１１、Ｍ１２がｐチャネル型トランジスタであれば、信号ＭＯＮ１、ＭＯＮ２の“Ｈ”をＶＤＤＡよりも高くしてもよい。
トランジスタＭ１はバックゲートの無いトランジスタとすることができる。この場合、トランジスタＭ１ｒとトランジスタＭ１の差異は、バックゲートの有無になる。電圧Ｖｍｏｎを用いて、トランジスタＭ１のゲートに入力される“Ｈ”及び／又は“Ｌ”の電圧を調整することで、トランジスタＭ１のオン電流特性及び／又はオフ電流特性の変動を補正することができる。
トランジスタＭ１、Ｍ１ｒはＯＳトランジスタに限定されず、ｎチャネル型トランジスタにも限定されない。トランジスタＭ１、Ｍ１ｒは例えば、ｎチャネル型またはｐチャネル型Ｓｉトランジスタとすることができる。図６は、トランジスタＭ１ｒに代えてｐチャネル型トランジスタＭ２ｒを用いたモニタ回路１３１の回路図を示す。モニタ回路１３１の機能は、モニタ回路１３０と同様であるので、モニタ回路１３１の電圧、電流の符号には、モニタ回路１３０と同じものを用いる。
端子ａ５には電圧ＶＤＤＡが入力される。トランジスタＭ２ｒの電圧Ｖｇｓ＿ｒ、Ｖｂｇｓ＿ｒ、Ｖｄｓ＿ｒ、ドレイン電流Ｉｄ＿ｒの極性がトランジスタＭ１ｒのものと反対になるように、電圧Ｖ１、Ｖ２、Ｖａが設定される。具体的には、電圧Ｖ１、Ｖ２、Ｖａは式（２．４）～（２．６）を満たす。
Ｖ１＜ＶＴｂｇ（Ｔｍｉｎ）＿ｒ （２．４）
Ｖ２＝Ｖ１ーＶＴｂｇ（Ｔｍａｘ）＿ｒ＋Ｖａ＜ＶＤＤＡ （２．５）
ＶＴｂｇ（Ｔｍｉｎ）＿ｒーＶＴｂｇ（Ｔｍａｘ）＿ｒ＋Ｖａ＜０（２．６）
図３Ｂのタイミングチャートを用いて、モニタ回路１３１の動作を説明する。モニタ回路１３１の動作はモニタ回路１３０と同様なため、説明を簡略している。
（期間ＴＴ１）
トランジスタＭ１１、Ｍ１２がオンであり、ノードＳｒｓ、Ｓｒｂは電圧ＶＤＤＡ、Ｖ１が入力される。式（２．４）～（２．６）を満たすため、トランジスタＭ２ｒはノーマリオン特性を示す。電圧Ｖｄｓ＿ｒは０Ｖよりも小さい。よって、ドレイン電流Ｉｄ＿ｒが流れる。
（期間ＴＴ２）
トランジスタＭ１２がオフであるので、ノードＳｒｓは電気的に浮遊状態である。ドレイン電流Ｉｄ＿ｒが流れているため、電圧Ｖｒｓは低下する。やがて、電圧Ｖｒｓは、Ｖ１－ＶＴｂｇ（Ｔｍ）＿ｒに収束し、ドレイン電流Ｉｄ＿ｒは流れなくなる。式（２．４）～（２．６）を満たしているので、電圧ＶｒｓがＶ１－ＶＴｂｇ（Ｔｍ）＿ｒに収束した状態でも、動作温度範囲において電圧Ｖｄｓ＿ｒは０Ｖよりも小さい。
（期間ＴＴ３）
トランジスタＭ１１がオフになるため、ノードＳｒｓ、Ｓｒｂは電気的に浮遊状態になる。容量素子Ｃ１１によって、電圧Ｖｂｇｓ＿ｒがＶＴｂｇ（Ｔｍ）＿ｒに固定されているので、トランジスタＭ２ｒはオフ状態が維持される。
（期間ＴＴ４）
トランジスタＭ１２がオンになり、ノードＳｒｓには電圧ＶＤＤＡが入力される。ノードＳｒｂとノードＳｒｓ間の電圧差はＶＴｂｇ（Ｔｍ）＿ｒに固定されているので、電圧ＶｒｂはＶＴｂｇ（Ｔｍ）＿ｒ＋ＶＤＤＡになる。電圧Ｖｒｂが電圧Ｖｍｏｎとして端子ａ６から出力される。電圧ＶＤＤＡは電源電圧であってトランジスタＭ２ｒの電気特性に依存しないため、端子ａ６の電圧Ｖｍｏｎからしきい値電圧ＶＴｂｇ（Ｔｍ）＿ｒを取得することができる。
＜＜半導体装置１０１＞＞
図７に示す半導体装置１０１は、半導体装置１１０、電圧出力回路１２２を有する。電圧出力回路１２２は、電圧補正回路１５０、電圧生成回路１７０、出力端子ＯＵＴ２を有する。電圧生成回路１７０は電圧Ｖｐｗを出力する。電圧補正回路１５０は、電圧Ｖｐｗを補正し、電圧ＶＯＴ２を生成する。出力端子ＯＵＴ２は電圧ＶＯＴ２を出力する。電圧ＶＯＴ２は、半導体装置１１０においてトランジスタＭ１のバックゲートに入力される電圧ＶＢＧ１として用いられる。
＜電圧補正回路１５０＞
電圧補正回路１５０は、モニタ回路１３０、容量素子Ｃ１２、Ｃ１３、リセット回路１３２、ソースフォロワ回路１３４、オペアンプ１３６、スイッチ回路１３８を有する。容量素子Ｃ１２の第１端子、第２端子は、モニタ回路１３０の出力端子（ノードＳｒｂ）、ソースフォロワ回路１３４の入力端子にそれぞれ電気的に接続されている。ここでは、ソースフォロワ回路１３４の入力端子、出力端子に相当するノードをそれぞれノードＳｒｔ、Ｓｓｆと呼ぶ。
リセット回路１３２は、ノードＳｒｔをリセットするための回路であり、トランジスタＭ１４を有する。ここでは、トランジスタＭ１４はバックゲートを有するＯＳトランジスタである。トランジスタＭ１４のソースはノードＳｒｔに電気的に接続され、ゲート、バックゲート、ドレインには信号ＲＳＴ１、電圧ＶＢＧＲ１、Ｖ４がそれぞれ入力される。
ソースフォロワ回路１３４は、直列に電気的に接続されているトランジスタＭ１５、Ｍ１６を有する。ここでは、トランジスタＭ１５、Ｍ１６はｎチャネル型Ｓｉトランジスタである。トランジスタＭ１５のゲート、ソースは電圧ＶＢＩＳ１、ＶＳＳＡが入力される。トランジスタＭ１６のゲートがノードＳｒｔに相当する。トランジスタＭ１６のドレインには電圧Ｖ３が入力される。
オペアンプ１３６の反転入力端子はノードＳｓｆに電気的に接続され、非反転入力端子は電圧ＶＳＳＡが入力される。ノードＳａｐはオペアンプの出力端子に対応する。Ｒｉ、Ｒｆはそれぞれ、入力抵抗、帰還抵抗である。オペアンプ１３６のトランジスタは、例えば、Ｓｉトランジスタである。
容量素子Ｃ１３の第１端子、第２端子は、ノードＳａｐ、出力端子ＯＵＴ２にそれぞれ電気的に接続される。容量素子Ｃ１３は、出力端子ＯＵＴ２の電圧ＶＯＴ２を保持する。
スイッチ回路１３８は、電圧生成回路１７０の出力端子と出力端子ＯＵＴ２との間の電気的接続を制御する。スイッチ回路１３８は、例えば、アナログスイッチ回路１３８ａ、インバータ回路１３８ｂを有する。信号ＳＥＴ１はアナログスイッチ回路１３８ａのオンオフを制御する。アナログスイッチ回路１３８ａ、インバータ回路１３８ｂは、例えば、Ｓｉトランジスタで構成される。
＜電圧生成回路１７０＞
図８に電圧生成回路１７０の一例を示す。電圧生成回路１７０は制御回路１７１、チャージポンプ回路１７３を有する。
制御回路１７１は、信号ＷＡＫＥ１及びクロック信号ＣＬＫ１に応じて、ゲーテッドクロック信号ＧＣＬＫ１（以下、クロック信号ＧＣＬＫ１と呼ぶ。）を生成する。クロック信号ＧＣＬＫ１は、チャージポンプ回路１７３に入力される。クロック信号ＧＣＬＫ１がアクティブであるとき、チャージポンプ回路１７３は動作する。
図８に示すチャージポンプ回路１７３は、４段降圧型チャージポンプ回路であり、ＧＮＤから電圧Ｖｐｗを生成する。チャージポンプ回路１７３は、２個のインバータ回路、４個のダイオード接続されたトランジスタ、４個の容量素子を有する。トランジスタは、バックゲートを有するＯＳトランジスタであり、バックゲートとドレインとが互いに電気的に接続されている。
チャージポンプ回路１７３のトランジスタは、バックゲートを有さないＯＳトランジスタでもよい。もちろん、トランジスタはＯＳトランジスタに限定されない、ｎチャネル型またはｐチャネル型Ｓｉトランジスタであってもよい。なお、オン電流／オフ電流の比は、ＯＳトランジスタのほうがＳｉトランジスタよりも高いため、ＯＳトランジスタはチャージポンプ回路１７３に適している。
例えば、電圧ＶｐｗをＧＮＤまたは電圧ＶＳＳＡにできる場合は、電圧出力回路１２２に電圧生成回路１７０を設けず、電圧Ｖｐｗとして、ＧＮＤまたは電圧ＶＳＳＡを電圧補正回路１５０に入力すればよい。
＜電圧出力回路１２２の動作例＞
図７～図９を参照して、電圧出力回路１２２の動作例を説明する。図９において、ｔ０～ｔ８は時刻を表す。なお、ｔ０～ｔ５の間の温度ＴｍはＴｐ１であり、ｔ６～ｔ８の間の温度ＴｍはＴｐ２であるとする。
ｔ０～ｔ１の間、信号ＷＡＫＥ１は“Ｈ”であるため、制御回路１７１はアクティブなクロック信号ＧＣＬＫ１を生成する。チャージポンプ回路１７３は降圧動作を行う。電圧Ｖｐｗは低下し、やがて電圧ＶＩＮＴに達する。半導体装置１０１のトランジスタＭ１は駆動されない。時刻ｔ１で、信号ＷＡＫＥ１は“Ｌ”になり、チャージポンプ回路１７３は降圧動作を停止する。
時刻ｔ１で、信号ＲＳＴ１、ＳＥＴ１を“Ｈ”にして、ノードＳｒｔ、出力端子ＯＵＴ２を初期化する。ノードＳｒｔ、出力端子ＯＵＴ２は、電圧Ｖ４、ＶＩＮＴが入力される。電圧Ｖ４は、例えば、ＶＤＤＡ／２とすればよい。
ｔ２～ｔ３の間、信号ＳＥＴ１、ＲＳＴ１を“Ｈ”に固定したまま、モニタ回路１３０を動作して、しきい値電圧ＶＴｂｇ＿ｒ（Ｔｐ１）を取得する。電圧ＶｒｂはＶＴｂｇ＿ｒ（Ｔｐ１）＋ＶＳＳである。信号ＭＯＮ１、ＭＯＮ２の電圧は不定である。
時刻ｔ３で信号ＳＥＴ１を“Ｌ”にして、出力端子ＯＵＴ２への電圧ＶＩＮＴの入力を停止する。
時刻ｔ４で信号ＲＳＴ１を“Ｌ”にして、トランジスタＭ１４をオフにする。ノードＳｒｔは電気的に浮遊状態になるので、容量素子Ｃ１２の電荷量に応じた電流がノードＳｒｔを流れる。ソースフォロワ回路１３４は、ノードＳｒｔを流れる電流を電圧に変換する。容量素子Ｃ１２の電荷量は、電圧Ｖｒｂ＝ＶＴｂｇ＿ｒ（Ｔｐ１）＋ＶＳＳに依存するため、電圧Ｖｓｆはしきい値電圧ＶＴｂｇ＿ｒ（Ｔｐ１）に依存する。
上掲したように、しきい値電圧ＶＴｂｇ＿ｒとしきい値電圧ＶＴｇ＿ｒとの関係は線形関数で表され、しきい値電圧ＶＴｇ＿ｒとバックゲート電圧Ｖｂｇ＿ｒとの関係が線形関数で表される場合、動作温度範囲において、ソースフォロワ回路１３４の入出力特性が線形性を示すように、トランジスタＭ１４、Ｍ１５のしきい値電圧、電圧Ｖ４、ＶＢＩＳ１を設定することが好ましい。
オペアンプ１３６は電圧Ｖｓｆを増幅し、電圧Ｖａｐを生成する。そのため、電圧Ｖａｐは、しきい値電圧ＶＴｂｇ＿ｒ（Ｔｐ１）に依存する。スイッチ回路１３８はオフであるので、電圧Ｖａｐ、容量素子Ｃ１３の容量および出力端子ＯＵＴ２の寄生容量に応じて、電圧ＶＯＴ２は変化し、ＶＩＮＴ＋ΔＶｏｕｔ２（Ｔｐ１）となる。電圧ΔＶｏｕｔ２（Ｔｐ１）は、温度Ｔｐ１のときの電圧ＶＯＴ２の補正電圧である。ＶＩＮＴ＋ΔＶｏｕｔ２（Ｔｍ）がバックゲート電圧Ｖｂｇ＿ｒ（Ｔｍ）と等しくなるように、電圧ＶＩＮＴ、ソースフォロワ回路１３４の仕様（例えば、Ｍ１５とＭ１６のしきい値電圧、電圧Ｖ４）、オペアンプ１３６の仕様（例えば、ゲイン、ＲｆとＲｉの抵抗値）、容量素子Ｃ１２、Ｃ１３の容量値などが設定される。
例えば、電圧ＶＩＮＴが、基準温度ＴｒｅｆのときのトランジスタＭ１のバックゲート電圧Ｖｂｇ（Ｔｒｅｆ）である場合、ΔＶｏｕｔ２（Ｔｍ）は、ΔＶｏｕｔ２（Ｔｍ）＝Ｖｂｇ（Ｔｍ）－Ｖｂｇ（Ｔｒｅｆ）＝Ｖｂｇ＿ｒ（Ｔｍ）－Ｖｂｇ＿ｒ（Ｔｒｅｆ）であればよい。
ΔＶｏｕｔ２（Ｔｍ）はモニタ回路１３０の出力電圧Ｖｒｂに依存する。温度Ｔｍが上昇すると電圧Ｖｒｂは大きくなる。トランジスタＭ１のしきい値電圧ＶＴｇの変動を補正するためには、温度Ｔｍが高くなるとΔＶｏｕｔ２（Ｔｍ）を小さくし、温度Ｔｍが下がるとΔＶｏｕｔ２（Ｔｍ）を大きくする。以上のことから、オペアンプ１３６を反転増幅回路で構成している。
時刻ｔ４以降、電圧ＶＯＵＴ２はＶＩＮＴから変化し、やがてＶｂｇ（Ｔｐ１）で安定する。電圧ＶＯＵＴ２が安定した後、時刻ｔ５でトランジスタＭ１の駆動を開始する。ｔ５～ｔ６の期間、トランジスタＭ１のバックゲートには、電圧Ｖｂｇ（Ｔｐ１）が入力される。
時刻ｔ２から一定期間経過後、モニタ回路１３０を動作させて、しきい値電圧ＶＴｂｇ＿ｒ（Ｔｍ）を再度取得する。まず、時刻ｔ６で、トランジスタＭ１の駆動を停止する。ｔ７～ｔ８の期間に、モニタ回路１３０によってしきい値電圧ＶＴｂｇ＿ｒ（Ｔｍ２）を取得する。電圧ＶｒｂがＶＴｂｇ＿ｒ（Ｔｍ２）＋ＶＳＳで固定されると、電圧ＶＯＵＴ２はＶｂｇ（Ｔｍ２）で安定する。電圧ＶＯＵＴ２が安定した後、時刻ｔ８でトランジスタＭ１の駆動を再開する。時刻ｔ８以降、ｔ５～ｔ８の動作が繰り返される。例えば、ｔ５～ｔ８の動作が所定の回数行われたあとに、ｔ０～ｔ６の動作を実行してもよい。
上掲したように、モニタ回路１３０によって、しきい値電圧ＶＴｂｇ＿ｒ（Ｔｍ）を定期的に取得することで、動作温度に適した電圧をトランジスタＭ１のバックゲートに入力できる。その結果、トランジスタＭ１のしきい値電圧ＶＴｇの温度による変動を定期的に補正することができる。
＜＜半導体装置１０２＞＞
図１０に示す半導体装置１０２は、半導体装置１１２、電圧出力回路１２４を有する。半導体装置１１２は、電圧ＶＢＧ１が供給されるＮ（Ｎは１以上の整数）個のパワードメイン１１８［１］～１１８［Ｎ］を有する。パワードメイン１１８［１］～１１８［Ｎ］にはトランジスタＭ１が設けられている。電圧出力回路１２４は、電圧生成回路１７０、電圧補正回路１６０、Ｎ個の出力端子ＯＵＴ２［１］～ＯＵＴ２［Ｎ］を有する。電圧補正回路１６０はＮ個の電圧補正回路１５０［１］～１５１［Ｎ］を有する。電圧生成回路１７０は電圧補正回路１５０［１］～１５１［Ｎ］に電圧Ｖｐｗを供給する。電圧補正回路１５０［１］～１５０［Ｎ］は、出力端子ＯＵＴ２［１］～ＯＵＴ２［Ｎ］の電圧ＶＯＴ２［１］～ＶＯＴ２［Ｎ］を補正する。
＜＜半導体装置１０３＞＞
図１１に示す半導体装置１０３は、半導体装置１１３、電圧出力回路１２２を有する。半導体装置１１３は、ドライバ回路１１４、配線ＧＬ２、トランジスタＭ２を有する。トランジスタＭ２のゲートは配線ＧＬ２に電気的に接続されている。
ドライバ回路１１４は、電圧ＶＤＤＡ、ＶＩＨ２、ＶＳＳＡ、ＶＩＬ２が入力される。電圧ＶＤＤＡ、ＶＳＳＡは電源電圧である。電圧出力回路１２２の出力電圧ＶＯＴ２は、ドライバ回路１１４において、電圧ＶＩＬ２として用いられる。なお、電圧ＶＩＬ２が供給されるＮ個のパワードメインを半導体装置１１２が有する場合は、図１０に示す電圧出力回路１２４を用いればよい。
電圧補正回路１５０は配線ＧＬ２の“Ｌ”を温度に応じて補正する。例えば、ＶＩＮＴを、基準温度ＴｒｅｆのときのＶＩＬ２（Ｔｒｅｆ）とする。トランジスタＭ１ｒとトランジスタＭ２の差異は、バックゲートの有無である。なお、トランジスタＭ２はバックゲートを有していてもよい。この場合、バックゲートは定電圧を入力する。または、ゲート、ソースおよびドレインの何れか１に電気的に接続される。
ドライバ回路１１４は、図１２Ａに示す回路１１４Ａを有する。回路１１４Ａは、配線ＧＬを選択するための信号ＳＥＬＧを生成する。回路１１４Ａには、電圧ＶＩＨ２、ＶＩＬ２、ＶＳＳＡ、信号ＷＩＮ、ＷＩＮＢが入力される。信号ＷＩＮＢは、信号ＷＩＮの反転信号である。
図１２Ｂは回路１１４Ａのタイミングチャートを示す。回路１１４Ａは、信号ＷＩＮが“Ｈ”のとき“Ｈ”の信号ＳＥＬＧを配線ＧＬに出力し、信号ＷＩＮが“Ｌ”のとき“Ｌ”の信号ＳＥＬＧを配線ＧＬに出力する。信号ＷＩＮ、ＷＩＮＢの“Ｈ”、“Ｌ”は、それぞれ電圧ＶＤＤＡ、ＶＳＳＡである。信号ＳＥＬＧの“Ｈ”、“Ｌ”は、電圧ＶＩＨ２、ＶＩＬ２である。回路１１４Ａは、信号ＷＩＮをレベルシフトするレベルシフタとして用いられている。
電圧ＶＩＬ２は電圧出力回路１２２によって調整されるので、温度が上昇すると、電圧ＶＩＬ２は小さくなる。よって、温度上昇によりトランジスタＭ２のしきい値電圧ＶＴｇが低下しても、電圧ＶＩＬ２を低下させることで、トランジスタＭ２のオフ電流の増加をキャンセルすることができる。
半導体装置１０３に、電圧ＶＩＨ２を調整する電圧出力回路を設けてもよい。この場合、電圧出力回路のオペアンプは非反転増幅回路で構成することが好ましい。温度低下によりトランジスタＭ２のしきい値電圧ＶＴｇが上昇しても、電圧ＶＩＨ２を大きくできるため、トランジスタＭ２のオン電流の低下をキャンセルすることができる。
〔実施の形態２〕
本実施の形態では、ＯＳトランジスタが用いられた半導体装置について説明する。
＜記憶装置２００＞
図１３Ａに示す記憶装置２００は、パワードメイン２１０、２１１、パワースイッチ２４１～２４３を有する。パワードメイン２１０には、制御回路２２０、周辺回路２２１が設けられている。パワードメイン２１１には、メモリセルアレイ２２２、電圧出力回路２７１が設けられている。
記憶装置２００は、電圧ＶＤＤＤ、ＶＳＳＳ、ＶＤＨＷ、ＶＤＨＲ、クロック信号ＧＣＬＫ２、アドレス信号ＡＤＤＲ、信号ＰＳＥ１、コマンド信号（例えば、チップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、バイト書き込みイネーブル信号ＢＷ）が入力される。記憶装置２００に入力される電圧、信号等は、記憶装置２００の回路構成、動作方法などに応じて適宜取捨される。
制御回路２２０は記憶装置２００全体を統括的に制御し、データの書き込み、読み出しを行う。制御回路２２０は、アドレス信号ＡＤＤＲ、外部からのコマンド信号を処理して、周辺回路２２１の制御信号を生成する。
信号ＰＳＥ１はパワースイッチ２４１～２４３のオンオフを制御する。信号ＰＳＥ１は、例えば、ＰＭＵ（電源管理装置）から送信される。パワースイッチ２４１～２４３は、パワードメイン２１０への電圧ＶＤＤＤ、ＶＤＨＷ、ＶＤＨＲの入力をそれぞれ制御する。制御回路２２０、周辺回路２２１を動作させる必要がない期間、パワースイッチ２４１～２４３をオフにして、パワードメイン２１０をパワーゲーティングする。
図１３Ｂにメモリセルアレイ２２２の回路図を示す。メモリセルアレイ２２２は、メモリセル２０、書込みワード線ＷＷＬ、読出しワード線ＲＷＬ、書込みビット線ＷＢＬ、読出しビット線ＲＢＬ、配線ＰＬ、ＢＧＣＬ１を有する。配線ＢＧＣＬ１は、電圧出力回路２７１に電気的に接続される。電圧ＶＤＤＤ、ＶＳＳＳはそれぞれデータ“１”、“０”を表す電圧である。電圧ＶＤＨＷ、ＶＨＤＲはそれぞれ書込みワード線ＷＷＬ、読出しワード線ＲＷＬの“Ｈ”の電圧である。
周辺回路２２１は、例えば、アドレス信号ＡＤＤＲが指定するメモリセル２０を選択する機能を有する。具体的にいえば、周辺回路２２１は、選択された行の書込みワード線ＷＷＬ、読出しワード線ＲＷＬを選択する機能、アドレス信号ＡＤＤＲが指定する列の書込みビット線ＷＢＬにデータを書き込む機能、および当該列の読出しビット線ＲＢＬからデータを読み出す機能をもつ。
メモリセル２０は２Ｔ１Ｃ（２トランジスタ１容量）型のゲインセルであり、トランジスタＭ２１、Ｍ２５、容量素子Ｃ２５を有する。容量素子Ｃ２５は、トランジスタＭ２５のゲート電圧を保持するための保持容量である。トランジスタＭ２１、Ｍ２５はそれぞれ書き込みトランジスタ、読出しトランジスタである。トランジスタＭ２１はバックゲートを有するＯＳトランジスタであり、トランジスタＭ２５はｐチャネル型Ｓｉトランジスタである。トランジスタＭ２５はｎチャネル型ＳｉトランジスタまたはＯＳトランジスタとすることができる。トランジスタＭ２１、Ｍ２５がＯＳトランジスタであると、メモリセルアレイ２２２を制御回路２２０、周辺回路２２１に積層できるため、記憶装置２００を小型化できる。
電圧出力回路２７１には、電圧出力回路１２４が適用されている。電圧出力回路２７１は、電圧生成回路２７６、電圧補正回路２７７を有する。電圧生成回路２７６は、電圧ＶＳＳＳを降圧して、電圧Ｖｐｗを生成する。電圧補正回路２７７には、トランジスタＭ２１のレプリカトランジスタが設けられている。電圧補正回路２７７が生成する電圧ＶＯＴ２は、電圧ＶＢＧＣ１として、配線ＢＧＣＬ１に入力される。
なお、電圧生成回路２７６を記憶装置２００の外部に設けてもよい。電圧Ｖｐｗとして電圧ＶＳＳＳを用いることができる場合は、電圧生成回路２７６を設けなくてもよい。例えば、周辺回路２２１の書込みワード線ＷＷＬを選択する信号を生成する回路に、図１１に示すドライバ回路１１４を適用してもよい。この場合、電圧出力回路２７１を設けず、電圧ＶＢＧＣ１として定電圧を外部から入力してもよい。
メモリセル２０は原理的に書き換え回数に制限はなく、データの書き換えを低エネルギーで行え、データの保持に電力を消費しない。トランジスタＭ２１が極小オフ電流のＯＳであるため、メモリセル２０は長時間データを保持することが可能である。しかしながら、トランジスタＭ２１のしきい値電圧ＶＴｇの変化は、メモリセル２０の書込み時間、保持時間を変化させる。温度が上がるとしきい値電圧ＶＴｇが下がるため、保持時間が短くなる。他方、温度が下がるとしきい値電圧ＶＴｇが上がるため、書込み時間が長くなる。
電圧出力回路２７１によって、動作温度に適した電圧ＶＢＧＣ１をトランジスタＭ２１のバックゲートに入力することができるため、トランジスタＭ２１のしきい値電圧ＶＴｇの温度による変化を補正することができる。例えば、動作温度範囲において記憶装置２００は、基準温度Ｔｒｅｆのときと同程度の性能を実現することができる。図１３Ａの例では、メモリセルアレイ２２２は、電圧ＶＢＧＣ１が入力される複数のブロックに分割されているため、メモリセルアレイ２２２に近接してモニタ回路を設けることで、プロセス起因のメモリセル２０の性能のばらつきを補正する効果が得られる。したがって、高い保持特性、長寿命、低消費電力、高信頼性の記憶装置２００を提供することができる。
以下に、メモリセルアレイ２２２の他の構成例を説明する。図１４Ａに示すメモリセルアレイ２２３Ａは、メモリセル２１、書込みワード線ＷＷＬ、読出しワード線ＲＷＬ、書込みビット線ＷＢＬ、読出しビット線ＲＢＬ、配線ＰＬ、ＣＮＬ、ＢＧＣＬ１を有する。メモリセル２１は３Ｔゲインセルであり、トランジスタＭ２１、Ｍ２５、Ｍ２６、容量素子Ｃ２５を有する。トランジスタＭ２６は選択トランジスタである。トランジスタＭ２５、Ｍ２６はｎチャネル型Ｓｉトランジスタ、またはＯＳトランジスタであってもよい。
図１４Ｂに示すメモリセルアレイ２２３Ｂは、メモリセル２２、書込みワード線ＷＷＬ、読出しワード線ＲＷＬ、書込みビット線ＷＢＬ、読出しビット線ＲＢＬ、配線ＰＬ、ＢＧＣＬ１～ＢＧＣＬ３を有する。メモリセル２２はトランジスタＭ２１～Ｍ２３、容量素子Ｃ２２を有する。トランジスタＭ２２、Ｍ２３はそれぞれ、読出しトランジスタ、選択トランジスタである。容量素子Ｃ２２は読出しトランジスタＭ２２のゲート電圧を保持する保持容量である。
トランジスタＭ２２、Ｍ２３は、バックゲートを有するＯＳトランジスタである。トランジスタＭ２２、Ｍ２３のバックゲートはそれぞれ配線ＢＧＣＬ２、ＢＧＣＬ３に電気的に接続されている。配線ＢＧＣＬ２、ＢＧＣＬ３には、電圧出力回路２７２、２７３から電圧ＶＢＧＣ２、ＶＢＧＣ３がそれぞれ入力される。電圧出力回路２７２、２７３は電圧出力回路２７１と同様の構成であり、パワードメイン２１２に設けられる。電圧出力回路２７２、２７３には、トランジスタＭ２２、Ｍ２３のレプリカトランジスタがそれぞれ設けられている。
トランジスタＭ２２のゲートと読出しビット線ＲＢＬとは容量結合しているため、データ“１”を読み出すとき、ブートストラップ効果が得られ、読出しビット線ＲＢＬの充電が加速される。つまり、読出し時間を短縮することができる。
電圧ＶＢＧＣ１～ＶＢＧＣ３によって、トランジスタＭ２１～Ｍ２３のしきい値電圧ＶＴｇを最適化することができる。保持時間を長くするために、トランジスタＭ２１のしきい値電圧ＶＴｇを最も高くする。読出し速度の向上のため、トランジスタＭ２２のＶＴｇを低くし、オン電流特性を向上させる。この場合、非選択メモリセル２２から読出しビット線ＲＷＬへのリーク電流の増加が問題になる。非選択メモリセル２２からのリーク電流は、保持時間を短くするだけでなく、データの読出しエラーの原因となる。そのため、トランジスタＭ２３はオン電流特性よりもオフ電流特性を優先することが好ましい。よって、トランジスタＭ２３のＶＴｇは、トランジスタＭ２２のＶＴｇよりも小さくする。ＶＢＧＣ１～ＶＢＧＣ３は、ＶＢＧＣ１≦ＶＢＧＣ３＜ＶＢＧＣ２であることが好ましい。
電圧ＶＢＧＣ１～ＶＢＧＣ３の一部を温度補正しない構成としてもよい。例えば、配線ＢＧＣＬ３には定電圧を入力し、配線ＢＧＣＬ１、ＢＧＤＬ２の電圧を電圧出力回路２７１、２７２で補正する。
図１４Ｃに示すメモリセルアレイ２２２Ｃはメモリセルアレイ２２３Ｂの変形例であり、メモリセル２３、書込みワード線ＷＷＬ、読出しワード線ＲＷＬ、書込みビット線ＷＢＬ、読出しビット線ＲＢＬ、配線ＰＬ、ＢＧＣＬ１～ＢＧＣＬ２を有する。メモリセル２３は、メモリセル２２と容量素子Ｃ２２の接続が異なる。メモリセル２３はメモリセル２２と同様の特長をもつ。
図１４Ｄに示すメモリセルアレイ２２３Ｄは、メモリセル２４、ビット線ＢＬ、ＢＬＢ、ワード線ＷＬ、配線ＣＮＬ、ＢＧＣＬ１を有する。メモリセル２３は１Ｔ１Ｃ型セルであり、トランジスタＭ２１、容量素子Ｃ２１を有する。
メモリセルアレイ２２３Ｂ～２２３ＤはＯＳトランジスタと容量素子とで構成されるため、制御回路２２０、周辺回路２２１に積層することができる。
＜記憶装置２０２＞
図１５に示す記憶装置２０２は、パワードメイン２１３～２１５、パワースイッチ２４４～２４８を有する。記憶装置２０２は、電圧ＶＤＤＤ、ＶＳＳＳ、ＶＤＤＭ、ＶＤＭＬ、ＶＳＳＭ、アドレス信号ＡＤＤＲ、クロック信号ＧＣＬＫ３、コマンド信号（例えば、チップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、バイト書き込みイネーブル信号ＢＷ）、信号ＰＳＥ３～ＰＳＥ５、ＰＧ（パワーゲーティング）制御信号（図中、ＰＧ ｃｏｎｔｒｏｌ ｓｉｇｎａｌｓと図示）が入力される。記憶装置２０２に入力される電圧、信号等は回路構成、動作方法などに応じて適宜取捨される。
信号ＰＳＥ３は、パワースイッチ２４４、２４５のオンオフを制御する。パワースイッチ２４４、２４５は、パワードメイン２１３への電圧ＶＤＤＤ、ＶＤＨＢの供給を制御する。パワードメイン２１３には、制御回路２２５、周辺回路２２６、バックアップ制御回路２２７が設けられている。信号ＰＳＥ４はパワースイッチ２４６、２４７のオンオフを制御し、信号ＰＳＥ５はパワースイッチ２４８のオンオフを制御する。パワースイッチ２４６～２４８は、パワードメイン２１４への電圧ＶＤＤＭ、ＶＳＳＭ、ＶＤＭＬの供給を制御する。パワードメイン２１４には、メモリセルアレイ２２８が設けられている。メモリセルアレイ２２８は複数のメモリセル３０を有する。
パワードメイン２１５はパワーゲーティングされない。パワードメイン２１５には電圧出力回路２７４が設けられている。電圧出力回路２７４は、電圧出力回路２７１と同様の構成であり、電圧生成回路２７８、電圧補正回路２７９を有する。電圧補正回路２７９が生成する電圧ＶＯＴ２は、電圧ＶＢＧＣ４として、メモリセルアレイ２２８に入力される。
（メモリセルアレイ２２８）
図１５に示すメモリセルアレイ２２８は、メモリセル３０、ワード線ＷＬ、ビット線ＢＬ、ＢＬＢ、配線ＯＧＬ、ＢＧＣＬ４、Ｖ＿ＶＤＭ、Ｖ＿ＶＳＭを有する。なお、配線Ｖ＿ＶＤＭは、パワースイッチ２４６、２４８によって、電圧の入力が制御されるバーチャル電源線であり、配線Ｖ＿ＶＳＭは、パワースイッチ２４７によって、電圧の入力が制御されるバーチャル電源線である。電圧ＶＤＨＢは、配線ＯＧＬの高レベル電圧であり、ＶＤＤＭよりも高い電圧である。
図１６Ａに示すように、メモリセル３０は、メモリセル３２とバックアップ回路３５を有する。メモリセル３２は、標準的な６Ｔ（トランジスタ）ＳＲＡＭセルと同じ回路構成であり、トランジスタＭＴ１、ＭＴ２、ノードＱ／Ｑｂ、ラッチ回路３３を有する。ラッチ回路３３は、ワード線ＷＬ、ビット線ＢＬ、ＢＬＢ、配線Ｖ＿ＶＤＭ、Ｖ＿ＶＳＭに電気的に接続されている。
ワード線ＷＬ、ビット線ＢＬ、ＢＬＢは周辺回路２２６によって駆動される。配線Ｖ＿ＶＤＭは、パワースイッチ２４６、２４８によって電圧の入力が制御されるバーチャル電源線である。配線Ｖ＿ＶＳＭは、パワースイッチ２４７によって電圧の入力が制御されるバーチャル電源線である。パワースイッチ２４７を設けない構成することができる。この場合、配線Ｖ＿ＶＳＭに代えて、例えば、電圧ＶＳＳＳを供給する配線を設ければよい。
バックアップ回路３５は、メモリセル３２のデータをバックアップする。バックアップ回路３５は、トランジスタＭ３１、Ｍ３２、容量素子Ｃ３１、Ｃ３２でなる一対の２個Ｔ１Ｃ型メモリセルを有する。これらメモリセルの保持ノードが、ノードＳＮ２１、ＳＮ２２である。メモリセル３０にバックアップ回路３５を設けることで、パワードメイン２１４をパワーゲーティングできる。
トランジスタＭ３１、Ｍ３２はバックゲートを有するＯＳトランジスタである。トランジスタＭ３１、Ｍ３２のゲートは配線ＯＧＬに電気的に接続している。配線ＯＧＬはバックアップ制御回路２２７によって駆動される。トランジスタＭ３１、Ｍ３２のバックゲートは、配線ＢＧＣＬ４に電気的に接続されている。配線ＢＧＣＬ４には、電圧補正回路２７９から電圧ＶＢＧ４が入力される。トランジスタＭ３１、Ｍ３２の仕様は同じであり、電圧補正回路２７９には、トランジスタＭ３１のレプリカトランジスタが設けられる。したがって、電圧ＶＢＧ４によって、トランジスタＭ３１、Ｍ３２のしきい値電圧ＶＴｇの温度による変動を補正することができるため、高信頼性のバックアップ回路３５を提供することができる。
バックアップ制御回路２２７に、ドライバ回路１１４を適用して、トランジスタＭ３１、Ｍ３２のゲート電圧を制御してもよい。この場合、電圧出力回路２７４を設けなくてもよい。
＜＜記憶装置２０２の動作例＞＞
ＰＧ制御信号によって、記憶装置２０２の低消費電力モードが決定される。損益分岐時間（ＢＥＴ）が異なる４種類の低消費電力モード、（１）ビット線フローティングモード、（２）スリープモード、（３）セルアレイドメインＰＧモード、（４）全ドメインＰＧモードがある。信号ＰＳＥ４～ＰＳＥ６、ＰＧ制御信号に基づき、低消費電力モードが設定される。これら信号は、例えば、ＰＭＵから送信される。ＢＥＴの異なる複数の低消費電力モードを設けることで、記憶装置２０２の消費電力を効率良く低減することができる。
ビット線フローティングモードでは、ビット線対（ＢＬ，ＢＬＢ）をフローティング状態にする。メモリセル３１のデータは消失しない。
スリープモードでは、パワードメイン２１４に電圧ＶＤＤＭよりも低い電圧ＶＤＭＬを供給する。電圧ＶＤＭＬは、メモリセル３２のデータが消失しない大きさである。ビット線対（ＢＬ，ＢＬＢ）はフローティング状態である。
セルアレイドメインＰＧモードでは、パワースイッチ２４６～２４８をオフにして、パワードメイン２１４への電圧ＶＤＤＭ、ＶＤＭＬ、ＶＳＳＭの供給を停止する。ビット線対（ＢＬ，ＢＬＢ）をフローティング状態とする。メモリセル３２のデータは消失する。
全ドメインＰＧモードでは、パワーゲーティング可能な全てのドメインがパワーゲーティングされる。パワースイッチ２４４～２４８はオフである。
＜パワーゲーティングシーケンス＞
図１６Ｂに、パワードメイン２１４に対するパワーゲーティングシーケンスの一例を示す。
（通常動作（図中、Ｎｏｒｍａｌ Ｏｐｅｒａｔｉｏｎと図示））
時刻ｔ１以前では、記憶装置２０２の状態は、通常動作状態（書き込み状態または読み出し状態）である。通常動作時は、記憶装置２０２はシングルポートＳＲＡＭと同様に動作する。パワースイッチ２４４、２４６～２４８はオンであり、パワースイッチ２４５はオフである。制御回路２２５は、記憶装置２０２全体を統括的に制御し、データの書き込み、読み出しを行う。制御回路２２５は、アドレス信号ＡＤＤＲ、外部からのコマンド信号（例えば、チップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、バイト書き込みイネーブル信号ＢＷ）を処理して、周辺回路２２６の制御信号を生成する。
（バックアップ（図中、Ｂａｃｋｕｐと図示））
時刻ｔ１で、ＰＧ制御信号に応じてバックアップシーケンスが開始する。バックアップ制御回路２２７は、全て配線ＯＧＬを“Ｈ”にする。ここでは、時刻ｔ１でノードＱ／Ｑｂは“Ｈ”／“Ｌ”であり、ノードＳＮ３１／ＳＮ３２は“Ｌ”／“Ｈ”であるので、トランジスタＭ３１、Ｍ３２がオンになると、ノードＳＮ３１の電圧はＶＳＳＭからＶＤＤＭに上昇し、ノードＳＮ３２の電圧はＶＤＤＭからＶＳＳＭに低下する。時刻ｔ２で信号ＰＧＭが“Ｌ”となることで、バックアップ動作が終了する。ノードＳＮ３１／ＳＮ３２には、時刻ｔ１でのノードＱ／Ｑｂのデータが書き込まれる。
（パワーゲーティング（図中、Ｐｏｗｅｒ－ｇａｔｉｎｇと図示））
時刻ｔ２で、信号ＰＳＥ４を“Ｌ”にして、パワースイッチ２４６、２４７をオフすることで、パワードメイン２１４のパワーゲーティングが開始する。配線Ｖ＿ＶＤＭと配線Ｖ＿ＶＳＭの電圧差が低下することで、ラッチ回路３３は非アクティブになる。メモリセル３２のデータは消失するが、バックアップ回路３５はデータを保持し続ける。
（リカバリ（図中、Ｒｅｃｏｖｅｒｙと図示））
周辺回路２２６、バックアップ制御回路２２７は、ＰＧ制御信号に従い、リカバリ動作を行う。リカバリ動作では、ラッチ回路３３は、ノードＱ／Ｑｂのデータを検知するためのセンスアンプとして機能する。まず、ノードＱ、Ｑｂのリセット動作が行われる。時刻ｔ３で、周辺回路２２６は、全ビット線対（ＢＬ，ＢＬＢ）をプリチャージする。全ビット線対（ＢＬ，ＢＬＢ）には電圧Ｖｐｒ２が入力される。次に、周辺回路２２６は、全ワード線ＷＬを選択状態にする。配線Ｖ＿ＶＤＭ、Ｖ＿ＶＳＭは電圧Ｖｐｒ２にプリチャージされ、ノードＱ、Ｑｂは電圧Ｖｐｒ２に固定される。
時刻ｔ４で、バックアップ制御回路２２７は、全て配線ＯＧＬを“Ｈ”にする。トランジスタＭ３１、Ｍ３２がオンになる。容量素子Ｃ３１の電荷がノードＱ、ノードＳＮ３１に分配され、容量素子Ｃ３２の電荷がノードＱｂ、ノードＳＮ３２に分配され、ノードＱとノードＱｂとに電圧差が生じる。
時刻ｔ５で、パワースイッチ２４６、２４７をオンにして、パワードメイン２１４への電圧ＶＤＤＭ、ＶＳＳＭの入力を再開する。ラッチ回路３３はアクティブになると、ノードＱとノードＱｂの電圧差を増幅する。最終的にノードＱ、ＳＮ３１の電圧はＶＤＤＭとなり、ノードＱｂ、ＳＮ３２の電圧はＶＳＳＭとなる。つまり、ノードＱ／Ｑｂの状態は、時刻ｔ１での状態（“Ｈ”／“Ｌ”）に復帰する。時刻ｔ７でリカバリ動作が終了し、通常動作が開始される。
トランジスタＭ３１、Ｍ３２のしきい値電圧ＶＴｇの温度による変動を補正できるため、例えば、動作温度範囲において、バックアップ回路３５は基準温度Ｔｒｅｆのときと同程度の性能を実現することができる。よって、温度の上昇による保持時間の短縮、温度の低下によるバックアップ及びリカバリ時間の増加を抑えることができる。したがって、高信頼性、低消費電力の記憶装置２０２を提供することができる。
本実施の形態の記憶装置に、温度センサとしてモニタ回路１３０を設けることができる。この場合、例えば、モニタ回路１３０の出力電圧に応じて、リフレッシュのサイクル、又はパワーゲーティングのタイミングを変更することができる。
〔実施の形態３〕
本実施の形態では、ＯＳトランジスタが用いられた半導体装置について説明する。
＜＜プロセッサ３００＞＞
図１７に示すプロセッサ３００は、バス３０５、３０６、バスブリッジ３０７、ＣＰＵ３１０、記憶装置３１２、ＰＭＵ３１４、クロック制御回路３１５、電源回路３１６、メモリ制御回路３１７、機能部３１８、インターフェース（Ｉ／Ｆ）部３１９を有する。プロセッサ３００の内部回路は適宜取捨される。例えば、プロセッサ３００にＧＰＵを設けてもよい。
図１７に示すように、バス３０５、３０６、バスブリッジ３０７によって、プロセッサ３００の内部回路が相互にデータの授受が可能に接続される。ＰＭＵ３１４は、クロック制御回路３１５、電源回路３１６を制御する。ＰＭＵ３１４は、プロセッサ３００の内部回路（例えば、ＣＰＵ３１０、記憶装置３１２、バス３０５等）のクロックゲーティング、およびパワーゲーティングを制御する。メモリ制御回路３１７は、外部記憶装置を制御する。プロセッサ３００は、アプリケーションプロセッサとして用いることができる。そのため、各種の周辺機器をプロセッサ３００で制御できるように、機能部３１８、インターフェース部３１９には各種の回路が設けられる。
機能部３１８に設けられる機能回路は、例えば、ディスプレイ制御回路３２１、グラフィック処理回路３２２、ビデオ処理回路３２３、オーディオ処理回路３２４、音声処理回路、タイマー回路、ＡＤＣ（アナログデジタル変換回路）などが設けられる。
インターフェース部３１９には、例えば、ｅＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、Ｉ２Ｃ（Ｉ－ｓｑｕａｒｅｄ－Ｃ、Ｉｎｔｅｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＭＩＰＩ（Ｍｏｂｉｌｅ Ｉｎｄｕｓｔｒｙ Ｐｒｏｃｅｓｓｏｒ Ｉｎｔｅｒｆａｃｅ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）、ＨＤＭＩ（登録商標）／ＤＰ（Ｈｉｇｈ－Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ／ＤｉｓｐｌａｙＰｏｒｔ）、ｅＤＰ（ｅｍｂｅｄｄｅｄ ＤｉｓｐｌａｙＰｏｒｔ）、ＤＳＩ（Ｄｉｓｐｌａｙ Ｓｅｒｉａｌ Ｉｎｔｅｒｆａｃｅ）などの規格に対応する回路が設けられる。
記憶装置３１２には、実施の形態２の記憶装置が適用される。複数種類の記憶装置３１２をプロセッサ３００に設けてもよい。ＰＭＵ３１４は、記憶装置３１２が使用するパワースイッチの制御信号およびＰＧ制御信号を生成する。記憶装置２００をプロセッサ３００に設ける場合、例えば、電圧生成回路２７６は、電源回路３１６に設けてもよい。記憶装置２０２についても同様である。
ＣＰＵ３１０は、ＣＰＵコア、キャッシュメモリ装置、電圧出力回路３４５、レベルシフタ３４８、パワースイッチ３４９等を有する（図１８参照）。ＣＰＵコアには、図１８に示すフリップフロップ３４０が設けられる。パワースイッチ３４９はＣＰＵコアへの電圧ＶＤＤＤの供給を制御する。パワースイッチ３４９のオンオフは、ＰＭＵ３１４が生成する信号ＰＳＥ９によって制御される。
＜フリップフロップ３４０＞
フリップフロップ３４０はスキャンフリップフロップ３４１、バックアップ回路３４２を有する。フリップフロップ３４０にバックアップ回路３４２を設けることで、ＣＰＵコアのパワーゲーティングが可能となる。
スキャンフリップフロップ３４１は、ノードＤ１、Ｑ１、ＳＤ、ＳＥ、ＲＴ、ＣＫ、クロックバッファ回路３４１Ａを有する。クロックバッファ回路３４１Ａは、２個のインバータ、ノードＣＫ１、ＣＫＢ１を有する。ノードＲＴはリセット信号の入力ノードである。スキャンフリップフロップ３４１の回路構成は、図１８に限定されない。標準的な回路ライブラリに用意されているフリップフロップを適用することができる。
ノードＤ１はデータ入力ノードであり、ノードＱ１はデータ出力ノードであり、ノードＳＤはスキャンテスト用データの入力ノードであり、バックアップ回路３４２のノードＳＤ＿ＩＮに電気的に接続される。ノードＳＥ、ＣＫ、ＲＴには、スキャンイネーブル信号ＳＣＥ、リセット信号ＲＳＴ４、クロック信号ＧＣＬＫ４が入力される。スキャンイネーブル信号ＳＣＥはＰＭＵ３１４で生成され、リセット信号ＲＳＴ４、クロック信号ＧＣＬＫ４はクロック制御回路３１５で生成される。ＰＭＵ３１４は、リカバリ信号ＲＣ、バックアップ信号ＢＫを生成する。レベルシフタ３４８はリカバリ信号ＲＣ、バックアップ信号ＢＫをレベルシフトし、リカバリ信号ＲＣＨ、バックアップ信号ＢＫＨをバックアップ回路３４２に出力する。
バックアップ回路３４２は、ノードＳＤ＿ＩＮ、ＳＮ３５、トランジスタＭ３５～Ｍ３７、容量素子Ｃ３５を有する。ノードＳＤ＿ＩＮは他のスキャンフリップフロップ３４１のノードＱ１に電気的に接続される。ノードＳＮ３５は、バックアップ回路３４２の保持ノードである。容量素子Ｃ３５はノードＳＮ３５の電圧を保持するための保持容量である。
トランジスタＭ３５による寄生容量がノードＱ１に付加することになるが、ノードＱ１に接続される論理回路による寄生容量と比較して小さいので、スキャンフリップフロップ３４１の動作に影響はない。つまり、バックアップ回路３４２を設けても、フリップフロップ３４０の性能は実質的に低下しない。
トランジスタＭ３５～Ｍ３７は同じ仕様であり、バックゲートを有するＯＳトランジスタである。トランジスタＭ３５～Ｍ３７のバックゲートは、配線ＢＧＦＬに電気的に接続されている。配線ＢＧＦＬには、電圧出力回路３４５から電圧ＶＢＧＦが入力される。
電圧出力回路３４５は実施の形態１の電圧出力回路が適用され、電圧生成回路３４６および電圧補正回路３４７を有する。電圧生成回路３４６は、電圧ＶＳＳＳを降圧して、電圧Ｖｐｗを生成する。例えば、電圧生成回路３４６を電源回路３１６に設けてもよい。電圧ＶｐｗがＶＳＳＳにすることができる場合は、電圧生成回路３４６を設けず、電圧ＶＳＳＳを電圧補正回路３４７に出力すればよい。電圧補正回路３４７には、トランジスタＭ３５のレプリカトランジスタが設けられている。電圧補正回路３４７が生成する電圧ＶＯＴ２は、電圧ＶＢＧＦとして、配線ＢＧＦＬに入力される。
レベルシフタ３４８に回路１１４Ａおよび、実施の形態１の電圧出力回路を適用し、リカバリ信号ＲＣＨ、バックアップ信号ＢＫの“Ｈ”及び／又は“Ｌ”の電圧を補正するようにしてもよい。この場合、電圧出力回路３４５を設けなくてもよい。
＜パワーゲーティング＞
ＣＰＵコアが通常動作を行っている間は、パワースイッチ３４９はオンであり、信号ＲＣ、ＢＫは“Ｌ”に固定される。通常動作状態からパワーゲーティング状態に移行する場合には、スキャンフリップフロップ３４１のデータをバックアップ回路３４２にバックアップする動作が行われる。
クロック信号ＧＣＬＫ４を非アクティブにする。信号ＢＫを“Ｈ”にする。Ｍ３５がオンになり、ノードＱ１のデータがノードＳＮ３５に書き込まれる。次に、パワースイッチ３４９をオフにして、ＣＰＵコアへの電圧ＶＤＤＤの供給を停止する。
パワーゲーティング状態から通常動作状態に移行する場合には、スキャンフリップフロップ３４１のデータをバックアップ回路３４２に書き戻す。先ず、パワースイッチ３４９をオンにして、ＣＰＵコアへの電圧ＶＤＤＤの供給を開始する。次に、ＰＭＵ３１４は“Ｈ”の信号ＲＣ、ＳＣＥを出力する。トランジスタＭ３６はオンになり、容量素子Ｃ３５の電荷がノードＳＮ３５とノードＳＤとに分配される。ノードＳＥは“Ｈ”であるので、スキャンフリップフロップ３４１の入力側ラッチ回路にノードＳＤのデータが書き込まれる。次に、ＰＭＵ３１４は、クロック制御回路３１５を制御し、クロック信号ＧＣＬＫ４をアクティブにする。入力側ラッチ回路のデータがノードＱ１に書き込まれる。つまり、ノードＳＮ３５のデータがノードＱ１に書き込まれたことになる。次に、ＰＭＵ３１４は信号ＲＣ、ＳＣＥを“Ｌ”にする。リカバリ動作が終了する。
トランジスタＭ３５、Ｍ３６のしきい値電圧ＶＴｇの温度による変動を補正できるため、例えば、動作温度範囲においてバックアップ回路３４２は、基準温度Ｔｒｅｆのときと同程度の性能を実現することができる。よって、温度の上昇による保持時間の短縮、温度の低下によるバックアップ及びリカバリ時間の増加を抑えることができる。したがって、高信頼性、低消費電力のプロセッサ３００を提供することができる。
機能部３１８、インターフェース部３１９等に、実施の形態２の記憶装置及び／またはフリップフロップ３４０を適用することができる。
本実施の形態のプロセッサに、温度センサとしてモニタ回路１３０を設けることができる。この場合、例えば、モニタ回路１３０の出力電圧に応じて、記憶装置のリフレッシュのサイクル、又はプロセッサのパワーゲーティングのタイミングを変更することができる。
〔実施の形態４〕
図１９を参照して、上記の半導体装置が組み込まれた電子機器を説明する。図１９に示す電子機器には、電子部品７０２０及び／または電子部品７０３０を有する。電子部品７０２０は、実施の形態２の記憶装置が組み込まれ、電子部品７０３０には、実施の形態３のプロセッサが組み込まれている。
ロボット７１００は、照度センサ、マイクロホン、カメラ、スピーカ、ディスプレイ、各種センサ（赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなど）、および移動機構などを備える。電子部品７０３０はこれら周辺機器を制御する。電子部品７０２０は例えば、センサで取得されたデータを記憶する。
マイクロホンは、使用者の音声および環境音などの音響信号を検知する機能を有する。また、スピーカは、音声および警告音などのオーディオ信号を発する機能を有する。ロボット７１００は、マイクロホンを介して入力されたオーディオ信号を解析し、必要なオーディオ信号をスピーカから発することができる。ロボット７１００は、マイクロホン、およびスピーカを用いて、使用者とコミュニケーションをとることが可能である。
カメラは、ロボット７１００の周囲を撮像する機能を有する。また、ロボット７１００は、移動機構を用いて移動する機能を有する。ロボット７１００は、カメラを用いて周囲の画像を撮像し、画像を解析して移動する際の障害物の有無などを察知することができる。
飛行体７１２０は、プロペラ、カメラ、およびバッテリなどを有し、自律して飛行する機能を有する。電子部品７０３０はこれら周辺機器を制御する。電子部品７０３０は、カメラで撮影した画像データを解析し、移動する際の障害物の有無などを察知する。例えば、画像データは、電子部品７０２０に記憶される。
掃除ロボット７１４０は、上面に配置されたディスプレイ、側面に配置された複数のカメラ、ブラシ、操作ボタン、各種センサなどを有する。図示されていないが、掃除ロボット７１４０には、タイヤ、吸い込み口等が備えられている。掃除ロボット７１４０は自走し、ゴミを検知し、下面に設けられた吸い込み口からゴミを吸引することができる。例えば、電子部品７０３０は、カメラが撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断する。画像解析により、配線などブラシに絡まりそうな物体を検知した場合は、ブラシの回転を停止する。
自動車７１６０は、エンジン、タイヤ、ブレーキ、操舵装置、カメラなどを有する。例えば、電子部品７０３０は、ナビゲーション情報、速度、エンジンの状態、ギアの選択状態、ブレーキの使用頻度などのデータに基づいて、自動車７１６０の走行状態を最適化するための制御を行う。例えば、カメラで撮影した画像データは電子部品７０２０に記憶される。
電子部品７０２０および／または電子部品７０３０は、ＴＶ装置（テレビジョン受像装置）７２００、スマートフォン７２１０、ＰＣ（パーソナルコンピュータ）７２２０、７２３０、ゲーム機７２４０、ゲーム機７２６０等に組み込むことができる。例えば、ＴＶ装置７２００に内蔵された電子部品７０３０は画像エンジンとして機能する。例えば、電子部品７０３０は、ノイズ除去、解像度アップコンバージョンなどの画像処理を行う。
スマートフォン７２１０は、携帯情報端末の一例である。スマートフォン７２１０は、マイクロホン、カメラ、スピーカ、各種センサ、および表示部を有する。電子部品７０３０はこれら周辺機器を制御する。
ＰＣ７２２０、ＰＣ７２３０はそれぞれノート型ＰＣ、据え置き型ＰＣの例である。ＰＣ７２３０には、キーボード７２３２、およびモニタ装置７２３３が無線または有線により接続可能である。ゲーム機７２４０は携帯型ゲーム機の例である。ゲーム機７２６０は据え置き型ゲーム機の例である。ゲーム機７２６０には、無線または有線でコントローラ７２６２が接続されている。コントローラ７２６２に、電子部品７０２０および／または電子部品７０３０を組み込むこともできる。
〔実施の形態５〕
本実施の形態では、ＯＳトランジスタについて説明する。
＜ＯＳトランジスタ５９０＞
図２０Ａ～図２０Ｃはそれぞれ、ＯＳトランジスタ５９０の上面図、チャネル長方向の断面図、チャネル幅方向の断面図である。図２０Ａに示すＬ１－Ｌ２線、Ｗ１－Ｗ２線は切断線である。図２０Ａは、図の明瞭化のために一部の構成要素が省略されている。
図２０Ａ～図２０Ｃには、ＯＳトランジスタ５９０、絶縁層５１０、絶縁層５１２、絶縁層５１４、絶縁層５１６、絶縁層５８０、絶縁層５８２、絶縁層５８４、導電層５４６ａ、導電層５４６ｂ、および導電層５０３を示す。例えば、導電層５４６ａ、導電層５４６ｂはコンタクトクトプラグを構成し、導電層５０３は配線を構成する。
ＯＳトランジスタ５９０は、ゲートとして機能する導電層５６０（導電層５６０ａ、および導電層５６０ｂ）、バックゲートとして機能する導電層５０５（導電層５０５ａ、および導電層５０５ｂ）、ゲート絶縁層として機能する絶縁層５５０と、バックゲート絶縁層として機能する絶縁層５２０、５２２、５２４と、チャネル形成領域を有する酸化物層５３０（酸化物層５３０ａ、酸化物層５３０ｂ、および酸化物層５３０ｃ）と、ソース領域またはドレイン領域として機能する導電層５４０ａ、５４０ｂと、絶縁層５７４とを有する。
酸化物層５３０ｃ、絶縁層５５０および導電層５６０は、絶縁層５８０に設けられた開口部内に、絶縁層５７４を介して配置される。酸化物層５３０ｃ、絶縁層５５０および導電層５６０は、導電層５４０ａおよび導電層５４０ｂとの間に配置される。
絶縁層５１０、５１２は層間膜として機能する。絶縁層５１２は、絶縁層５１０よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁層５１０、５１２は単層に限定されず、積層でもよい。他の絶縁層、導電層、酸化物層も同様に単層でも積層でもよい。
層間膜としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層してもよい。
絶縁層５１０は、水または水素などの不純物が、ＯＳトランジスタ５９０に混入することを抑制するバリア性を有することが好ましい。絶縁層５１０の絶縁性材料は水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料、または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料であることが好ましい。このような機能を持つ絶縁性材料としては、例えば、酸化アルミニウム、窒化シリコンなどである。
導電層５０３は、絶縁層５１２に埋め込まれるように形成される。導電層５０３の上面の高さと、絶縁層５１２の上面の高さは同程度にできる。導電層５０３は、タングステン、銅、またはアルミニウムを主成分とする導電性が高い導電性材料を用いることが好ましい。
導電層５０５と導電層５６０とを重畳して設けることで、導電層５６０、および導電層５０５に電位を印加した場合、導電層５６０から生じる電界と、導電層５０５から生じる電界とがつながり、酸化物層５３０に形成されるチャネル形成領域を覆うことができる場合がある。つまり、ゲートの電界とバックゲートの電界によって、チャネル形成領域を電気的に取り囲むことができる。本明細書において、ゲートおよびバックゲートの電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
絶縁層５１４、５１６は、絶縁層５１０と同様に、層間膜として機能する。水または水素などの不純物がＯＳトランジスタ５９０に混入することを抑制するため、例えば、絶縁層５１４は、不純物の拡散を抑制するバリア膜であることが好ましい。配線間に生じる寄生容量を低減するため、例えば、絶縁層５１６は、絶縁層５１４よりも誘電率が低いことが好ましい。
絶縁層５１４、５１６の開口の内壁に接して導電層５０５が形成されている。導電層５０５ａおよび導電層５０５ｂの上面の高さと、絶縁層５１６の上面の高さは同程度にできる。導電層５０５ａには、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料（不純物が透過しにくい導電性材料）、または、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料（以下、酸素が透過しにくい導電性材料と呼ぶ）を用いることが好ましい。本明細書において、不純物または酸素の拡散を抑制する機能とは、上記不純物および上記酸素のうちの少なくとも１つの拡散を抑制する機能とする。例えば、導電層５０５ａが酸素の拡散を抑制する機能を持つことにより、導電層５０５ｂが酸化して導電率が低下することを抑制することができる。
導電層５０５が配線の機能を兼ねる場合、導電層５０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電層を有する。導電層５０５ｂは、例えば、チタン、窒化チタンと上記導電層との積層としてもよい。導電層５０５には導電性が高い導電性材料層を用いることが好ましい。その場合、導電層５０３は、必ずしも設けなくともよい。
絶縁層５２２は、バリア性を有することが好ましい。絶縁層５２２がバリア性を有することで、ＯＳトランジスタ５９０の周辺部からＯＳトランジスタ５９０への水素等の不純物の混入を抑制する層として機能する。絶縁層５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。ＯＳトランジスタの微細化、および高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁層にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保って、ゲート電圧の低減が可能となる。
絶縁層５２０は、熱的に安定であることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ－ｋ材料の絶縁体を絶縁層５２２と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造のゲート絶縁層を得ることができる。
〔酸化物半導体〕
ＯＳトランジスタの酸化物半導体層は、少なくともインジウムまたは亜鉛を含む金属酸化物を有することが好ましい。金属酸化物は、特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここで、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどである。元素Ｍに適用可能なその他の元素として、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）の範疇に含むこととする。金属酸化物と区別する場合、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
酸化物層５３０ａ～５３０ｃには、上掲の金属酸化物を用いることができる。酸化物層５３０において、酸化物層５３０ａ～５３０ｃが積層される領域を有する。この領域がチャネル形成領域になり、主に、酸化物層５３０ｂにチャネルが形成される。酸化物層５３０に、酸化物層５３０ａ、５３０ｃが存在することで、酸化物層５３０ｂへの不純物の拡散を抑制することができる。
酸化物層５３０ｃは、絶縁層５８０に設けられた開口部内に、絶縁層５７４を介して設けられることが好ましい。絶縁層５７４がバリア性を有する場合、絶縁層５８０からの不純物が酸化物層５３０へと拡散することを抑制することができる。
導電層５４０ａ、５４０ｂには、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。例えば、導電層５４０ａ、５４０ｂを２層構造とする場合、窒化タンタル膜上にタングステン膜を積層する、チタン膜またはタングステン膜上にアルミニウム膜を積層する、銅－マグネシウム－アルミニウム合金膜、チタン膜またはタングステン膜上に銅膜を積層した積層膜を用いればよい。
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
導電層５４０ａ、５４０ｂ上に、酸素、または水素に対してバリア性を有するバリア層を設けてもよい。当該構成により、絶縁層５７４を成膜する際に、導電層５４０ａ、５４０ｂが酸化することを抑制することができる。バリア層には、例えば、金属酸化物を用いることができる。特に、酸素や水素に対してバリア性のある絶縁材料を用いることが好ましい。また、ＣＶＤ法で形成した窒化シリコン層を用いてもよい。バリア層を導電層５４０ａ、５４０ｂ上に設けることで、導電層５４０ａ、５４０ｂの材料選択性が向上する。例えば、導電層５４０ａ、５４０ｂに、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
絶縁層５５０は、絶縁層５８０に設けられた開口部内に、酸化物層５３０ｃ、および絶縁層５７４を介して設けられることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が顕在化する場合がある。絶縁層５５０はゲート絶縁層を構成し、上掲のバックゲート絶縁層と同様の構成とすることができる。
導電層５６０ａは、導電層５０５ａと同様に、不純物または酸素の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電層５６０ａが、特に、酸素の拡散を抑制する機能を持つことで、導電層５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。そのため、導電層５６０ｂの材料選択性を向上することができる。
酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、導電層５６０ａとして、酸化物層５３０として用いることができる金属酸化物を用いることができる。その場合、導電層５６０ｂをスパッタリング法で成膜することで、導電層５６０ａの電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
導電層５６０は配線として機能するため、導電層５６０ｂは、導電性が高い導電体を用いることが好ましい。導電層５６０ｂには、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。
絶縁層５７４は、水または水素などの不純物、および酸素の拡散を抑制するバリア性を有することが好ましい。絶縁層５７４を有することで、絶縁層５８０が有する水、および水素などの不純物が酸化物層５３０ｃ、絶縁層５５０を介して、酸化物層５３０ｂに拡散することを抑制することができる。また、絶縁層５８０が有する過剰酸素により、導電層５６０が酸化するのを抑制することができる。
絶縁層５７４には、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁層５８０、５８２、５８４は、層間膜として機能する。絶縁層５８２は、絶縁層５１４と同様に、水または水素などの不純物が、外部からＯＳトランジスタ５９０に混入するのを抑制するバリア層として機能することが好ましい。絶縁層５８０、５８４は、絶縁層５１６と同様に、絶縁層５８２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
ＯＳトランジスタ５９０は、絶縁層５８０、５８２、５８４に埋め込まれた導電層５４６ａ、導電層５４６ｂなどのプラグや配線を介して、他の構造と電気的に接続してもよい。導電層５４６ａ、導電層５４６ｂの材料は、導電層５０５のものと同様、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料である。例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
導電層５４６ａ、導電層５４６ｂは、例えば、水素、および酸素に対してバリア性を有する窒化タンタル等と、導電性が高いタングステンとの積層であることで、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる。
＜ＯＳトランジスタ５９２＞
図２１Ａ～図２１Ｃはそれぞれ、ＯＳトランジスタ５９２の上面図、チャネル長方向の断面図、チャネル幅方向の断面図である。図２１Ａに示すＬ１－Ｌ２線、Ｗ１－Ｗ２線は切断線である。図２１Ａは、図の明瞭化のために一部の構成要素は省略している。
ＯＳトランジスタ５９２はＯＳトランジスタ５９２の変形例であるため、主にＯＳトランジスタ５９２と異なる点について説明する。
ＯＳトランジスタ５９２は、導電層５４０ａ、５４０ｂのそれぞれが、酸化物層５３０ｃ、絶縁層５５０、および導電層５６０と重畳する領域を有する。当該構造とすることで、オン電流が高いＯＳトランジスタを提供することができる。また、制御性が高いＯＳトランジスタを提供することができる。
導電層５６０は、導電層５６０ａ上の導電層５６０ｂを有する。導電層５６０ａは、導電層５０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電層５６０ａが酸素の拡散を抑制する機能を持つことで、導電層５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。よって、導電層５６０ｂの材料選択性を向上することができる。
また、導電層５６０の上面および側面、絶縁層５５０の側面、および酸化物層５３０ｃの側面を覆うように、絶縁層５７４を設けることが好ましい。なお、絶縁層５７４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁層５７４を設けることで、導電層５６０の酸化を抑制することができる。また、絶縁層５７４を有することで、絶縁層５８０が有する水、および水素などの不純物がＯＳトランジスタ５９２へ拡散することを抑制することができる。
また、導電層５４６ａ、導電層５４６ｂと、絶縁層５８０との間に、バリア性を有する絶縁層５７６（絶縁層５７６ａ、および絶縁層５７６ｂ）を配置してもよい。絶縁層５７６を設けることで、絶縁層５８０の酸素が導電層５４６ａ、５導電層４６ｂと反応し、導電層５４６ａ、導電層５４６ｂが酸化することを抑制することができる。
また、バリア性を有する絶縁層５７６を設けることで、プラグや配線に用いられる導電体の材料選択の幅を広げることができる。例えば、導電層５４６ａ、導電層５４６ｂに、酸素を吸収する性質を持つ一方で、導電性が高い金属材料を用いることで、低消費電力の半導体装置を提供することができる。具体的には、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
１０：回路、１００、１０１、１０２、１０３、１１０、１１２、１１３：半導体装置、１１４：ドライバ回路、１１４Ａ：回路、１１８：パワードメイン、１２０、１２２、１２４：電圧出力回路、１３０、１３１：モニタ回路、１３２：リセット回路、１３４：ソースフォロワ回路、１３６：オペアンプ、１３８：スイッチ回路、１４０：電圧生成部、１４３：チャージポンプ回路、１５０：電圧補正回路、１６０：電圧補正回路、１７０：電圧生成回路、１７１：制御回路、１７３：チャージポンプ回路

Claims (13)

  1. 第１トランジスタ、第１容量素子、第１出力端子、第１スイッチ、および第２スイッチを有し、
    前記第１トランジスタのゲートとソースは電気的に接続され、
    前記第１容量素子の第１端子および前記第１出力端子は、前記第１トランジスタのバックゲートに電気的に接続され、
    前記第１容量素子の第２端子は、前記ソースに電気的に接続され、
    前記第１スイッチは、前記バックゲートへの第１電圧の入力を制御し、
    前記第１トランジスタのドレインは、第２電圧が入力され、
    前記第２スイッチは、前記ソースへの第３電圧の入力を制御する半導体装置。
  2. 請求項１において、
    前記第１スイッチおよび前記第２スイッチはそれぞれ、チャネル形成領域に金属酸化物を有するトランジスタである半導体装置。
  3. 請求項１において、
    前記第１トランジスタはｎチャネル型トランジスタであり、
    前記第１乃至第３電圧は定電圧であり、
    前記第１トランジスタはノーマリオン特性を示し、かつ前記ドレインと前記ソース間の電圧は０Ｖよりも大きくなるように、前記第２電圧および前記第３電圧が設定されている半導体装置。
  4. 請求項１において、
    前記第１トランジスタはｐチャネル型トランジスタであり、
    前記第１乃至第３電圧は定電圧であり、
    前記第１トランジスタがノーマリオン特性を示し、かつ前記ドレインと前記ソース間の電圧が０Ｖよりも小さくなるように、前記第２電圧および前記第３電圧が設定されている半導体装置。
  5. 請求項１乃至４の何れか１項において、
    さらにバックゲートを有する第２トランジスタを有し、
    前記第１出力端子から出力される第４電圧に応じて、前記第２トランジスタのバックゲートに入力される電圧が変化される半導体装置。
  6. 請求項１乃至４の何れか１項において、
    さらに第３トランジスタを有し、
    前記第１出力端子から出力される第４電圧に応じて、前記第３トランジスタのゲートに入力される電圧が変化される半導体装置。
  7. 請求項１乃至４の何れか１項において、
    さらに、第２容量素子、電流電圧変換回路および増幅回路を有し、
    前記第２容量素子の第１端子は、前記第１出力端子に電気的に接続され、
    前記第２容量素子の第２端子は、前記電流電圧変換回路の入力端子に電気的に接続され、
    前記増幅回路は、前記電流電圧変換回路から出力される第５電圧を増幅し、第６電圧を出力する半導体装置。
  8. 請求項７において、
    前記電流電圧変換回路は、ソースフォロワ回路である半導体装置。
  9. 請求項７において、
    温度が上昇すると、前記第６電圧は減少する半導体装置。
  10. 請求項７乃至９の何れか１項において、
    前記増幅回路は、オペアンプである半導体装置。
  11. 請求項７乃至１０の何れか１項において、
    さらに、バックゲートを有する第４トランジスタを有し、
    前記第６電圧に応じて、前記第４トランジスタのバックゲートに入力される電圧が変化される半導体装置。
  12. 請求項７乃至１０の何れか１項において、
    さらに第５トランジスタを有し、
    前記第６電圧に応じて、前記第５トランジスタのゲートに入力される電圧が変化する半導体装置。
  13. 請求項１乃至１２の何れか１項に記載の半導体装置の動作方法であり、
    前記第１スイッチおよび前記第２スイッチをオンにすること、
    前記第１スイッチをオンにし、かつ前記第２スイッチをオフにすること、
    前記第１スイッチをオフにし、かつ前記第２スイッチをオフにすること、
    前記第１スイッチをオフにし、かつ前記第２スイッチをオンにすることを含む半導体装置の動作方法。
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