CN105391297A - 半导体装置 - Google Patents

Abstract

根据本发明的实施方式，一种半导体装置包括电荷泵电路，所述电荷泵电路具有多个升压单元，所述多个升压单元串联连接在输入端子和输出端子之间，所述多个升压单元中的每个升压单元包括：主晶体管，所述主晶体管采用二极管接法以使正向电流沿从内部输入端子朝向内部输出端子的方向流动；次晶体管，该次晶体管连接在所述主晶体管的第一端子和所述主晶体管的背栅端子之间并且具有与所述主晶体管的第二端子连接的控制端；电阻器，该电阻器连接所述主晶体管的第二端子和所述主晶体管的背栅端子；以及电容器，该电容器连接在所述内部输出端子和时钟配线之间。

Description

半导体装置

相关申请的交叉引用

本申请基于2014年9月3日提交的日本专利申请第2014-178835号并要求其优先权权益，在此通过引用并入其公布内容。

技术领域

本发明涉及半导体装置，更为具体而言，例如，涉及具有电荷泵电路的半导体装置。

背景技术

近年，从环境保护的角度，已经提出了从环境电波中收集电能以操作电路的多种能量收集技术。在能量收集技术中，从收集电源获得的电压低至0.1V到0.2V。因此，为了驱动微处理器或类似设备，需要使用升压电路将施加于负载电路的电源电压提升至大约1V。此处，在使用感应器的开关调节器的情形下，例如，需要大约0.6V或更高的控制电压来将0.1V升压至1.0V。因此，为了实现所谓的冷启动，即，从0V的初始电压状态的升压操作，需要使用变压器或电荷泵电路产生高电位。在这些装置中，不需要附加外部装置且并不昂贵的电荷泵电路大概具有数级到十级。当其衬底电位固定至0V(接地电压GND)的NMOS晶体管采用二极管接法以形成电荷泵时，当它前进至后续级时施加反向的衬底偏压。因此，电荷泵电路的性能(升压电势和电流供给能力)退化。日本未审查专利申请公开第2005-333685号公开了基于低电压驱动的电荷泵电路的例子。

日本未审查专利申请公开第2005-333685号公开的电荷泵电路包括衬底控制MOS晶体管，该MOS晶体管对背栅电压的供给源进行转换，从而使充当整流装置的PMOS晶体管(转移MOS晶体管)的背栅电压从源极端和漏极端中具有较高电压的一端供给。

发明内容

然而，在日本未审查专利申请公开第2005-333685号公开的技术中，由于源极和背栅之间的电压是0V，当二极管接法晶体管(转移MOS晶体管)允许正向电流流动时，特别地，难以在输入电压的低电压区充分地供给正向电流。因此，在日本未审查专利申请公开第2005-333685号公开的技术中，难以充分地改善升压性能，例如升压时间和升压电压。根据本说明书的描述和附图，其它目的和新特征将变得明显。

根据本发明的一种实施方式，一种半导体装置包括：电荷泵电路，该电荷泵电路具有多个升压单元，所述多个升压单元在输入端和输出端之间串联连接以根据时钟信号将供给至所述输入端的电压升压，所述多个升压单元中的每一个升压单元包括：内部输入端；内部输出端；主晶体管，该主晶体管采用二极管接法以使正向电流沿着从所述内部输入端朝向所述内部输出端的方向流动；次晶体管，该次晶体管连接在所述主晶体管的第一端和所述主晶体管的背栅端之间并且具有与所述主晶体管的第二端连接的控制端；电阻器，该电阻器连接所述主晶体管的第二端和所述主晶体管的背栅端；以及电容器，该电容器连接在所述内部输出端和时钟配线之间，其中时钟信号提供至所述时钟配线。

本实施方式的装置可以表示为方法和系统，并且所述方法和系统也落入本发明的范围。

根据所述实施方式，可以改善升压性能，例如，升压时间和升压电压。

附图说明

根据对结合附图的一些实施方式的下述描述，上述的以及其它的方面、优势和特征将会更加明显，其中：

图1是根据第一实施方式的半导体装置的框图；

图2是根据第一实施方式的振荡器的框图；

图3是根据第一实施方式的反相器的电路图；

图4是根据第一实施方式的整流装置的框图；

图5是用于描述在根据第一实施方式的半导体装置的工作期间整流装置的偏置状态的时序图；

图6是作为根据第一实施方式的半导体装置的对比实例的半导体装置的框图；

图7是用于描绘根据第一实施方式的整流装置和根据对比实例的整流装置之间的电流特性的差别的图；

图8是用于描绘根据第一实施方式的半导体装置和根据对比实例的半导体装置之间的输出特性的差别的图；

图9是用于描绘根据第一实施方式的半导体装置的布图的图；

图10是用于描绘根据第一实施方式的电荷泵电路的布图的图；

图11是用于描绘根据第一实施方式的整流装置的布图的图；

图12是用于描绘根据第一实施方式的整流装置的垂直结构的图；

图13是用于描绘根据对比实例的整流装置的垂直结构的图；

图14是根据第二实施方式的半导体装置的框图；

图15是根据第二实施方式的整流装置的框图，其中所述整流装置使用N型半导体晶体管；

图16是根据第三实施方式的半导体装置的框图；

图17是根据第三实施方式的电源的框图；

图18是根据第三实施方式的升压电路的框图；

图19是根据第三实施方式的电压监测电路的框图；

图20是根据第三实施方式的参考电压产生电路的框图；

图21是根据第三实施方式的比较器的框图；

图22是用于描绘根据第三实施方式的半导体装置的工作的时序图。

具体实施方式

为了解释清楚，若需要，将省略和简化下面的描述和附图。在对应的附图中，相同的元件通过相同的附图标记表示，若需要，将不提供相同元件的冗余描述。

第一实施方式

图1举例说明了根据第一实施方式的半导体装置1的框图。根据第一实施方式的半导体装置1具有形成在半导体芯片上的电荷泵电路。图1举例说明了电荷泵电路。如图1所示，根据第一实施方式的半导体装置1包括振荡器10、升压单元BC1至BCn以及整流装置PDPn+1。此处，n为表示单元或装置的数量的整数。

升压单元BC1至BCn在输入端和输出端之间串联连接。升压单元BC1至BCn根据时钟信号CK和CKB升压提供至输入端的输入电压VIN以输出输出电压VOUT。根据第一实施方式的半导体装置1具有设置于最后一级升压单元BCn和输出端之间的整流装置PDPn+1。整流装置PDPn+1防止从连接至输出端的平滑电容器(未示出)向升压单元BCn的电流回流。振荡器10向所述多个升压单元中的奇数编号的升压单元的电容器提供第一时钟信号CK并且向偶数编号的升压单元的电容器提供具有与第一时钟信号相反相位的第二时钟信号。

升压单元BC1至BCn中的每个都具有整流装置(例如，PDP1至PDPn)和电容器(例如，C1至Cn)。在根据第一实施方式的半导体装置1中，包括主晶体管、次晶体管和电阻器的电路用作整流装置。整流装置的细节将稍后描述。而且，整流装置PDP1至PDPn有时候称为整流装置PDP。

升压单元的电容器具有与整流装置的输出端侧(例如，二极管接法晶体管的阴极侧)连接的一端和被提供时钟信号的另一端。此处，时钟信号CK是经由时钟配线提供至奇数编号的升压单元的电容器的所述另一端，并且时钟信号CKB是经由时钟配线提供至偶数编号的升压单元的电容器的所述另一端。

接下来，将具体描述根据第一实施方式的振荡器10。图2举例说明了根据第一实施方式的半导体装置1的振荡器的框图。如图2所示，根据第一实施方式的振荡器10包括振荡单元20和时钟缓冲器31和32。振荡器10为环形振荡器，其中反相器21至2i(i为表示反相器的数量的整数)是以环形形式连接。时钟缓冲器31连接至设置于末级的反相器2i的输出端。而且，时钟缓冲器32连接至设置于紧接末级的前一级的反相器2i-1的输出端。从时钟缓冲器31输出的时钟信号用作第一时钟信号CK，并且从时钟缓冲器32输出的时钟信号用作第二时钟信号CKB。

此处，根据第一实施方式的振荡器10使用输入电压VIN作为电源电压进行工作。输入电压VIN从例如电压值接近0.1V到0.2V的弱电源输出。因此，振荡器10使用能在低电源电压进行工作的反相电路。图3举例说明了充当振荡器10的反相器21到2i的反相器的实例的电路图。

如图3所示，反相器包括PMOS晶体管MP0到MP2和NMOS晶体管MN0到MN2。PMOS晶体管MP0和MP1以及NMOS晶体管MN0和MN1在电源端和接地端之间串联连接。更为具体而言，PMOS晶体管MP0和MP1以及NMOS晶体管MN0和MN1被布置为使得PMOS晶体管MP0和MP1以及NMOS晶体管MN1和MN0按从电源端向接地端的顺序布置。而且，输入信号Sin输入PMOS晶体管MP0和MP1以及NMOS晶体管MN0和MN1的栅极。而且，PMOS晶体管MP1和NMOS晶体管MN1之间的节点是输出端，输出信号Sout从该端子输出。

PMOS晶体管MP2连接在接地端和PMOS晶体管MP0和PMOS晶体管MP1之间的节点之间。而且。PMOS晶体管MP2的栅极连接至反相器的输出端。NMOS晶体管MN2连接在电源端和NMOS晶体管MN0和NMOS晶体管MN1之间的节点之间。进一步地，NMOS晶体管MN2的栅极连接至反相器的输出端。

在图3所示的反相器中，由于添加了PMOS晶体管MP2和NMOS晶体管MN2，电流流动以便当PMOS晶体管MP0和NMOS晶体管MN0截止时漏电流不影响输出电流Io。因此，在图3所示的反相器中，特别地，在低电源电压状态下，输出电流Io与输入电流(例如，从电源端流出的电流或流入接地端的电流)的比例是高的。也就是说，图3所示的反相器可以提高信号电平变化的响应时间，即使在电源电压低的时候。

接下来，将具体描述根据第一实施方式的半导体装置1的整流装置。图4举例说明了根据第一实施方式的半导体装置1的整流装置PDP的电路图。由于整流装置PDP1到PDPn+1是相同的电路，图4中举例说明了整流装置PDPn的电路。

如图4所示，根据第一实施方式的整流装置PDPn包括主晶体管40、次晶体管41、电阻器42、内部输入端Ta和内部输出端Tc。内部输入端Ta是连接至上一级电路的端子。内部输出端Tc是连接至下一级电路的端子。而且，内部输出端Tc连接至图1所示的升压单元BCn的电容器Cn的一端。

主晶体管40和次晶体管41是PMOS晶体管。主晶体管40具有采用二极管接法的晶体管并且使正向电路沿从内部输入端Ta朝向内部输出端Tc的方向流动。也就是说，主晶体管40具有与内部输入端Ta连接的第一端(例如，源极)、与内部输出端Tc连接的第二端(例如，漏极)以及与它的漏极连接的控制端(例如，栅极)。而且，主晶体管40具有背栅端，背栅电压经由次晶体管41和电阻器42供给至背栅端。

次晶体管41连接在主晶体管40的源极和主晶体管40的背栅端之间。更为具体而言，次晶体管41具有与主晶体管40的源极连接的第一端(例如，源极)和与主晶体管40的背栅端连接的第二端(例如，漏极)。次晶体管41的控制端(例如，栅极)与主晶体管40的漏极连接。次晶体管41的背栅端与次晶体管41的漏极连接。

而且，在整流装置PDPn中，配设连接主晶体管40的漏极和主晶体管40的背栅端的背栅配线，并且在所述背栅配线上配设电阻器42。电阻器42例如由多晶硅形成。而且，电阻器42的阻抗值设置为大于次晶体管41在导通状态下源极和漏极之间的阻抗值(下文称为导通阻抗)并且小于次晶体管41在截止状态下源极和漏极之间的阻抗值(下文称为截止阻抗)。

接下来，将描述根据第一实施方式的半导体装置1的工作。首先，将描述根据第一实施方式的整流装置PDPn的偏置状态。图5举例说明了用于描述在根据第一实施方式的半导体装置的工作期间整流装置PDPn的偏置状态的时序图。具体而言，图5举例说明了图1中所示的整流装置PDPn的时序图。

如图5所示，在根据第一实施方式的半导体装置1中，整流装置PDPn根据时钟信号CK和CKB的逻辑电平的转换重复正向偏置状态和反向偏置状态。

在正向偏置状态期间，时钟信号CKB为高并且高电平时钟信号输入到电容器Cn-1的一端。而且，在此期间，时钟CK为低并且低电平时钟信号输入到电容器Cn的一端。因此，整流装置PDPn的阴极侧(内部输入端Ta侧)的电压高于阳极侧(内部输出端Tc侧)的电压，正向电压施加于整流装置PDPn，电流从电容器Cn+1朝向电容器Cn流动。在此情形下，整流装置PDPn的次晶体管41导通。因此，通过次晶体管41的导通电阻和电阻器42的阻抗值将主晶体管40的源-漏电压分压获取到的电压被施加于主晶体管40的背栅端。

在反向偏置状态期间，时钟CKB为低并且低电平时钟信号输入至电容器Cn-1的一端。而且，在此期间，时钟CK为高并且高电平时钟信号输入到电容器Cn的一端。因此，整流装置PDPn的阴极侧(内部输入端Ta侧)的电压低于阳极侧(内部输出端Tc侧)的电压，反向电压被施加于整流装置PDPn，从电容器Cn-1向电容器Cn流动的电流被阻止。在此情形下，整流装置PDPn的次晶体管41被截止。因此，主晶体管40的漏极电压经由电阻器42施加于主晶体管40的背栅端。

也就是说，在根据第一实施的整流装置PDPn中，在施加正向电压期间，主晶体管40进入比正常偏置状态(例如，源极电压施加于背栅端的状态)更靠近正向偏置状态的状态，并且流入主晶体管40的电流增加。另一方面，在根据第一实施方式的整流装置PDPn中，在施加反向电压期间，由于主晶体管40的衬底电压和漏极电压之间的差值变为0，漏电流被抑制。

在根据第一实施方式的半导体装置1中，通过使用整流装置PDPn，可以在增加正向方向上流动的电流的同时减少反向方向上流动的漏电流。因此，在根据第一实施方式的半导体装置1中，可以改善电荷泵电路的电荷转移效率并且改善升压性能，例如，升压时间和升压电压。

接下来，将参考用于与根据第一实施方式的半导体装置1比较的对比实例进一步解释上述效果。图6举例说明了作为根据第一实施方式的半导体装置1的对比实例的半导体装置100的框图。

根据图6所示的对比实例的半导体装置100为电荷泵电路。在根据对比实例的半导体装置100中，使用PMOS晶体管TP1到TP3形成与根据第一实施方式的整流装置PDPbn对应的装置。PMOS晶体管TP1是与根据第一实施方式的整流装置PDPn的主晶体管40对应的晶体管并且称为转移MOS晶体管。

在根据对比实例的半导体装置100中，使用PMOS晶体管TP2和TP3控制转移MOS晶体管的背栅电压。PMOS晶体管TP2和TP3有时候称为衬底控制MOS晶体管。当正向电压施加于转移MOS晶体管时，PMOS晶体管TP2导通并且向转移MOS晶体管的背栅供给在该正向电压的施加状态下的高电位侧配线的电压。当反向电压施加于转移MOS晶体管时，PMOS晶体管TP3导通并且向转移MOS晶体管的背栅供给在该反向电压的施加状态下的高电位侧配线的电压。

也就是说，在根据对比实例的半导体装置100中，衬底控制MOS晶体管被控制为在转移MOS晶体管的源极电压和漏极电压中较高的电压总是施加于转移MOS晶体管的背栅端。如上所述，当正向电压施加于根据第一实施方式的整流装置PDPn时晶体管的背栅电压与根据对比实例的半导体装置100的背栅电压不同。基于此不同，根据对比实例的半导体装置100和根据第一实施方式的半导体装置1具有下述不同。

图7举例说明了用于描绘根据第一实施方式的整流装置和根据对比实例的整流装置之间电流特性的差别的图。如图7所示，在正向电压施加于整流装置的状态下，根据第一实施方式的半导体装置1能够供给在正向电压下比根据对比实例的的半导体装置100所供给的电流大的电流。另一方面，在反向电压施加于整流装置的状态下，根据第一实施方式的半导体装置1和根据对比实例的半导体装置100没展现出显著的差别。

图8举例说明了用于描绘根据第一实施方式的整流装置和根据对比实例的整流装置之间输出特性的差别的图。在图8的示例中，输入电压VIN是0.2V并且电荷泵电路的级数n是8。如图8所示，当输出电压增至大约0.32V时，例如，根据第一实施方式的半导体装置1可比根据对比实例的半导体装置100更快地升压输出电压。而且，当比较最大的升压电压时，根据第一实施方式的半导体装置1可将输出电压提升至比根据对比实例的半导体装置100的输出电压高大约10％的电压。

如上所述，通过使用根据第一实施方式的整流装置PDPn，可以改善电荷泵电路的升压性能，例如，升压时间和升压电压。

接下来，将描述根据第一实施方式的半导体装置1的布图。图9举例说明了用于描述根据第一实施方式的半导体装置的布图的图。图9举例说明了作为半导体装置1的电荷泵电路1。电荷泵电路1形成在半导体芯片CHP上。而且，焊盘PD1到PD3形成在半导体芯片CHP上。电荷泵电路1通过芯片上的配线与焊盘PD1到PD3连接。而且，焊盘PD1到PD3与半导体封装PKG的引线框架LDF连接，在所述半导体封装PKG上半导体芯片CHP通过配线安装。而且，静电击穿保护二极管ED形成在半导体芯片CHP上。静电击穿保护二极管ED具有与被施加接地电压GND的焊盘PD2连接的负极和与另一焊盘连接的正极。

接下来，将描述根据第一实施方式的电荷泵电路的布图。图10举例说明了用于描绘根据第一实施方式的电荷泵电路的布图的图。图10仅举例说明了电荷泵电路的布图的实例。在图10的实例中，电荷泵电路的级数n为12。如图10所示，根据第一实施方式的电荷泵电路具有整流装置PDP和电容器Cn，所述整流装置PDP和电容器Cn对称地布置在振荡器10的形成区域的两侧，在所述形成区域布置有振荡器10的时钟缓冲器和振荡单元20。而且，与升压单元中的一级对应的电容器通过组合12个电容器而形成。此处，将进一步详细描述整流装置PDP的布图。

图11举例说明用于描绘根据第一实施方式的整流装置PDP的布图的图。如图11所示，根据第一实施方式的整流装置PDP包括在半导体衬底Psub形成的电阻器42以及在形成于该半导体衬底Psub的N阱上形成的主晶体管40和次晶体管41。在半导体衬底Psub形成Psub触点，并且接地电压经由Psub触点供给至半导体衬底Psub。而且，充当主晶体管40和次晶体管41的背栅端的N阱触点在N阱的周围形成，并且主晶体管40和次晶体管41的背栅电压经由所述N阱触点供给。

主晶体管40和次晶体管41具有扩散区域和栅极电极。而且，主晶体管40的源极和次晶体管41的源极在公共的扩散区域形成。来自前级电路的配线与公共的扩散区域连接。次晶体管41的漏极、N阱触点和电阻器42的一端通过电气连接这些端子的配线连接。而且，主晶体管40的栅极、次晶体管41的栅极、主晶体管40的漏极以及电阻器42的另一端通过电气连接这些端子的配线连接。而且，升压单元BCn的电容器Cn和连接至下级电路的配线是从电阻器42的另一端连接。

接下来，将描述根据第一实施方式的整流装置PDP和根据对比实例的整流装置的寄生晶体管。图12举例说明了用于描绘根据第一实施方式的整流装置的垂直结构的图，以及图13举例说明了用于描绘根据对比实例的整流装置的垂直结构的图。

如图12所示，根据第一实施方式的整流装置PDP具有在半导体衬底Psub上形成的N阱。而且，充当主晶体管40和次晶体管41的扩散区域的P+区域以及充当N阱触点的N+区域在N阱内形成。进一步地，栅极电极和电阻器42在N阱上形成。在根据第一实施方式的整流装置PDP中，发射极为主晶体管40的源极、基极为N阱并且集电极为半导体衬底Psub的PNP晶体管形成为寄生晶体管。

然而，在根据第一实施方式的整流装置PDP中，在正向电压施加于整流装置的状态下，无论正向电压的值是多少，寄生晶体管的基射极间电压约为-0.2V或更低。因此，在施加反向电压的状态下，由于寄生晶体管的基射极间电压约为0V，寄生晶体管将不会导通。如果不存在电阻器42，在大的正向电压施加于整流装置的状态下，由于寄生晶体管的基射极间电压可达到大约-0.5V或更高，寄生晶体管可导通。

如图13所示，根据对比实例的整流装置具有下述的垂直结构：用PMOS晶体管TP3替代根据图12所示的第一实施方式的整流装置的电阻器。在根据对比实例的整流装置中，发射极是PMOS晶体管TP3的源极、基极是N阱并且集电极为半导体衬底Psub的PNP晶体管形成为寄生晶体管。

然而，在根据对比实例的整流装置中，在正向电压施加于整流装置的状态下以及在反向电压施加于整流装置的状态下，由于寄生晶体管的基射极间电压是0V，寄生晶体管不会导通。

此处，将讨论根据第一实施方式的整流装置PDP。如图12所示，在根据第一实施方式的整流装置PDP中，防止寄生晶体管激活是重要的。在根据第一实施方式的整流装置PDP中，施加了主晶体管40的背栅电压的电压状态可以通过次晶体管41和电阻器42转换。具体而言，在根据第一实施方式的整流装置PDP中，在施加反向电压的状态下，衬底偏置基本上保持为零，而在施加正向电压的状态下保持衬底偏置处于正向偏置。因此，在根据第一实施方式的整流装置PDP中，用于在施加反向电压的状态下保持偏置状态处于0V而在施加正向电压的状态下保持寄生晶体管处于截止状态的次晶体管41的阻抗值和电阻器42的阻抗值之间的关系是重要的。

考虑到阻抗值的波动，在次晶体管41处于电流从源极流向漏极的导通状态时，次晶体管41的阻抗值大约在1千欧到100千欧之间。当正向电压施加于整流装置PDP时，次晶体管41导通。此处，在正向电压施加于整流装置PDP的状态下，为了防止寄生双极晶体管由于施加过量的正向偏置电压作为主晶体管40的背栅电压而激活，电阻器42的阻抗值需要设置为大于次晶体管41的导通阻抗。

另一方面，考虑到阻抗值的波动，在次晶体管41处于从源极流向漏极的电流被阻止的截止状态时，次晶体管41的阻抗值为100兆欧或更高。当反向电压施加于整流装置PDP时，次晶体管41被截止。此处，在反向电压施加于整流装置PDP的状态下，为了施加接近次晶体管41的漏极电压的电压作为主晶体管40的背栅电压，电阻器42的阻抗值需要设置为小于次晶体管41的截止阻抗。

电阻器42的阻抗值R满足下述关系：次晶体管41的截止阻抗(例如，100兆欧或更高)>>阻抗值R>>次晶体管41的导通阻抗(例如，1千欧到100千欧)。即，电阻器42的阻抗值优选为大约几百千欧。

如上所述，在根据第一实施方式的半导体装置1中，通过使用参考图4描述的整流装置PDP，可以在施加反向电压的状态下减少漏电流，而在施加正向电压的状态下增加流动的电流。通过使用下述的电荷泵电路，该电荷泵电路中的具有根据第一实施方式的整流装置PDP的升压单元BC串联连接，可以改善电荷泵电路的升压性能，例如，升压时间和升压电压。具体而言，当供给输入电压VIN的电源是弱电源(该弱电源的最高输出电压低于由半导体装置1供给电源的负载电路的最低工作电源电压)时，输入电压VIN具有到晶体管可工作的电压的小裕度。在此情形下，增加流入整流装置PDP的电流和减少整流装置PDP的漏电流的效果是值得注意的。

而且，在根据第一实施方式的半导体装置1中，通过将整流装置PDP中电阻器42的阻抗值设置为数百千欧，可以抑制形成于整流装置PDP的布图上的寄生晶体管的激活。

进一步地，在根据第一实施方式的半导体装置1中，振荡器10的振荡单元20通过参考图3描述的反相器(例如，施密特(Schmitt)触发器逻辑反相器)实现。由此，在根据第一实施方式的半导体装置1中，可以使用低输入电压VIN操作振荡单元20。也就是说，使用图3举例说明的Schmitt触发器逻辑反相器，半导体装置1能够基于低输入电压VIN产生高输出电压。

第二实施方式

在第二实施方式中，将描述作为根据第一实施方式的半导体装置1的另一实施方式的半导体装置2。图14举例说明根据第二实施方式的半导体装置2的框图。如图14所示，在第二实施方式中使用两种类型的整流装置。在图14的实例中，根据第二实施方式的半导体装置2使用具有使用PMOS晶体管作为主晶体管的整流装置的升压单元作为第一升压单元组，该第一升压单元组由n级升压单元中从输入端侧开始算起的第1至第k级(k为表示升压单元的级数的整数)升压单元构成。而且，根据第二实施方式的半导体装置2使用具有使用NMOS晶体管作为主晶体管的整流装置的升压单元作为第二升压单元组，该第二升压单元组由n级升压单元中从输入端侧开始算起的第k+1到第n级升压单元构成。在图14中，通过PDN表示使用NMOS晶体管作为主晶体管的整流装置。在根据第二实施方式的半导体装置2中，使用NMOS晶体管作为主晶体管的整流装置还用作与输出端子连接的整流装置。

由于使用PMOS晶体管作为主晶体管的整流装置与根据第一实施方式的整流装置相同，将不再提供对它的描述。将详细描述使用NMOS晶体管作为主晶体管的整流装置PDN。

图15举例说明根据第二实施方式的整流装置PDN的电路图。如图15所示，根据第二实施方式的整流装置PDNn包括主晶体管50、次晶体管51、电阻器52、内部输入端子Ta和内部输出端子Tc。内部输入端子Ta是与前级电路连接的端子。内部输出端子Tc是与后级电路连接的端子。而且，内部输出端子Tc连接至如图14所示的升压单元BCn的电容器Cn的一端。

主晶体管50和次晶体管51是NMOS晶体管。主晶体管50具有二级管连接并且使正向电流沿从内部输入端子Ta朝向内部输出端子Tc的方向流动。也就是说，主晶体管50具有与内部输出端子Tc连接的第一端子(例如，源极)、与内部输入端子Ta连接的第二端子(例如，漏极)以及与漏极连接的控制端子(例如，栅极)。而且，主晶体管50具有背栅端子，背栅电压经由次晶体管51和电阻器52提供至该背栅端子。

次晶体管51连接在主晶体管50的源极和主晶体管50的背栅端子之间。更为具体而言，次晶体管51具有与主晶体管50的源极连接的第一端子(例如，源极)和与主晶体管50的背栅端子连接的第二端子(例如，漏极)。次晶体管51的控制端(例如，栅极)与主晶体管50的漏极连接。次晶体管51的背栅端子与次晶体管51的漏极连接。

而且，在整流装置PDNn中，配设连接主晶体管50的漏极和主晶体管50的背栅端子的背栅配线并且在所述背栅配线上配设电阻器52。电阻器52是例如由多晶硅形成。而且，电阻器52的阻抗值设置为大于次晶体管51的导通阻抗并且小于次晶体管51的截止阻抗。

如图15所示，在根据第二实施方式的整流装置PDN中，主晶体管50和次的栅极与输入端子侧连接，但主晶体管50和次晶体管51的栅极不与输出端子侧连接。另一方面，在根据第一实施方式的整流装置PDP中，如参考图4所述，主晶体管40和次晶体管41的栅极不与输入端子侧连接，但主晶体管40和次晶体管41的栅极与输出端子侧连接。晶体管具有抵抗施加于栅极的静电的低击穿阻抗。因此，在根据第二实施方式的半导体装置2中，使用PMOS晶体管作为主晶体管的整流装置PDP放置于晶体管直接连接至输入端子的位置，使用NMOS晶体管作为主晶体管的整流装置PDN放置于晶体管直接连接至输出端子的位置。由此，根据第二实施方式的半导体装置2，与根据第一实施方式的整流装置PDP用作直接连接至输出端子的装置时相比，能够增加抵抗半导体装置的静电击穿的阻抗。

在半导体装置2中，由于电荷泵电路具有抵抗静电击穿的高阻抗，可以降低静电击穿保护二极管ED的能力。静电击穿保护二极管ED具有下述的特征：保护能力越高，装置尺寸越大并且漏电流越大。因此，通过降低静电击穿保护二极管ED的能力，根据第二实施方式的半导体装置2可以减小芯片尺寸。而且，通过降低静电击穿保护二极管ED的能力，根据第二实施方式的半导体装置2可以减小在静电击穿保护二极管ED中产生的漏电流并且改善电荷泵电路的升压性能，例如，升压时间和升压电压。具体而言，当电荷泵电路是基于低输入电压VIN工作时，流入整流装置的电流非常小，并且漏电流对电荷泵电路的升压性能的影响增加。因此，当输入电压VIN为低时，减小漏电流的效果是值得关注的。

第一升压单元组和第二升压单元组可以仅需要包括至少一个使用相同导电类型的整流装置，并且相应的升压单元组可以不总是包括使用相同导电类型的多个整流装置。

第三实施方式

在第三实施方式中，将描述包括半导体装置61的半导体系统3，所述半导体装置61中，另外的电路与第一实施方式和第二实施方式描述的电荷泵电路组合。图16举例说明了根据第三实施方式的半导体系统3的框图。如图16所示，根据第三实施方式的半导体系统3包括电源60、半导体装置61和负载电路65。

电源60是诸如光伏电池、热电偶或从环境电波中收集电能的能源收集器之类的电源。图17举例说明了该电源的实例。在图17的顶部举例说明了其中诸如光伏电池或热电偶之类的发电装置70被用作电源60的实例。图17的中部举例说明了其中电源60包括天线72和将由天线72获得的RF信号转换为DC电压的RF-DC转换电路71的实例。RF-DC转换电路71使用二极管Da对由天线72获得的RF信号的半波进行整流并且使用电容器Ca对整流后的RF信号进行平滑以获得DC电压。在图17的底部举例说明了其中电源60包括天线72和将由天线72获得的RF信号转换为DC电压的RF-DC转换电路73。RF-DC转换电路73使用电容器Cb以及二极管Db和Dc对天线72获得的RF信号的全波进行整流并且使用电容器Cc对整流后的RF信号进行平滑以获得DC电压。

负载电路65是例如诸如微处理器单元(MCU)之类的功能性电路，并且是使用由半导体装置61输出的输出电压VOUT作为工作电压进行工作的电路。

半导体装置61包括电荷泵电路62、升压电路63和电压监测电路64。电荷泵电路62是第一实施方式和第二实施方式中描述的电荷泵电路。升压电路63与电荷泵电路62并列连接。升压电路63，例如，是诸如具有比充电泵电路高效率的开关调节器之类的升压电路。电压监测电路64监测输出端子出现的输出电压VOUT。电压监测电路64在输出电压VOUT低于预定的阈值电压期间允许电荷泵电路62工作并且暂停升压电路63。电压监测电路64在输出电压等于或高于阈值电压期间暂停电荷泵电路62并且允许升压电路63工作。更为具体而言，电荷泵电路62和升压电路63根据基于由电压监测电路64所做的输出电压和阈值之间的比较结果输出的控制信号Scomp在工作状态和暂停状态进行转换。

此处，将描述升压电路63和电压监测电路64的细节。图18举例说明了根据第三实施方式的升压电路63的框图。如图18所示，升压电路63包括感应器80、NMOS晶体管81、PMOS晶体管82、振荡器83和电容器Co。输入电压VIN输入至感应器80的一端。感应器80的另一端与NMOS晶体管81的漏极和PMOS晶体管82的漏极连接。NMOS晶体管81的源极与接地端子连接。来自振荡器83的时钟信号CLK输入至NMOS晶体管81的栅极。PMOS晶体管82的源极与输出端子连接。来自振荡器83的时钟信号CLK输入至PMOS晶体管82的栅极。电容器Co与输出端子和接地端子连接。振荡器83使用输出电压VOUT作为工作电源电压进行工作并且输出时钟信号CLK。尽管图中未示出，由电压监测电路64输出的控制信号Scomp输入至振荡器83。

图19举例说明了根据第三实施方式的电压监测电路64的框图。如图19所示，根据第三实施方式的电压监测电路64包括参考电压产生电路84、比较器85以及电阻器R1和R2。而且，电压监测电路64使用输出电压VOUT作为电源电压进行工作。

参考电压产生电路84输出参考电压Vref。电阻器R1和R2串联连接在接地端子和被供给输出电压VOUT的输出配线之间，并配置为输出通过由电阻器R1和R2的阻抗值将输出电压VOUT分压获得的检测电压Vdet。比较器85比较检测电压Vdet和参考电压Vref并且输出比较结果作为控制信号Scomp。具体而言，比较器85具有非反相输入端子和反相输入端子，检测电压Vdet输入至非反相输入端子，参考电压Vref输入至反相输入端子。比较器85在检测电压Vdet等于或高于参考电压Vref时将控制信号Scomp的电平从低变为高。

接下来，将描述参考电压产生电路84的具体实例。例如，带隙参考电压源(BGR)可以用作参考电压产生电路84。图20举例说明了作为参考电压产生电路84的实例的带隙参考电压源的电路图。如图20所示，参考电压产生电路84包括PMOS晶体管MP11到MP13、NMOS晶体管MN11和MN12以及电阻器R3和R4。

NMOS晶体管MN11和MN12形成电流镜像电路。NMOS晶体管MN11采用二极管接法连接到该晶体管。电阻器R3连接在接地端子和NMOS晶体管MN12的源极之间。PMOS晶体管MP11具有与输出配线连接的源极和与NMOS晶体管MN11的漏极连接的漏极。PMOS晶体管MP12具有与输出配线连接的源极和与NMOS晶体管MN12的漏极连接的漏极。PMOS晶体管MP13具有与输出配线连接的源极和经由电阻器R4与接地端子连接的漏极。而且，PMOS晶体管MP12的栅极与PMOS晶体管MP12的漏极连接并且所述栅极和漏极一起连接至PMOS晶体管MP11和MP13的栅极。参考电压产生电路84从PMOS晶体管MP13和电阻器R4之间的节点输出参考电压Vref。

接下来，将描述比较器85的具体实例。图21举例说明了比较器85的实例的电路图。如图21所示，比较器85包括PMOS晶体管MP20到MP23和NMOS晶体管MN20到MN24。

PMOS晶体管MP20具有与输出配线连接的源极以及连接在一起的栅极和漏极。PMOS晶体管MP20的漏极与NMOS晶体管MN20的漏极连接。而且，NMOS晶体管MN20具有与接地端子连接的源极和连接在一起的栅极和漏极。NMOS晶体管MN21和MN22的栅极一起连接至NMOS晶体管MN20的栅极。NMOS晶体管MN21和MN22的源极连接至接地端子。PMOS晶体管MP20和NMOS晶体管MN20到MN22充当电流源。

NMOS晶体管MN23和MN24形成差分对。NMOS晶体管MN23和MN24的源极连接至NMOS晶体管MN21的漏极。NMOS晶体管MN23的栅极充当比较器85的非反相输入端子。NMOS晶体管MN24的栅极充当比较器85的反相输入端子。

PMOS晶体管MP21和MP22充当有源负载电路。PMOS晶体管MP21和MP22的源极连接至输出配线。PMOS晶体管MP21的栅极连接至PMOS晶体管MP21的漏极并且所述栅极和漏极一起连接至PMOS晶体管MP22的栅极。PMOS晶体管MP21的漏极与NMOS晶体管MN23的漏极连接。PMOS晶体管MP22的漏极连接至NMOS晶体管MN24的漏极。

PMOS晶体管MP23的源极与输出配线连接。PMOS晶体管MP23的栅极与连接PMOS晶体管MP22的漏极和NMOS晶体管MN24的漏极的配线连接。PMOS晶体管MP23的漏极连接至NMOS晶体管MN22的漏极。比较器85从PMOS晶体管MP23的漏极和NMOS晶体管MN22的漏极之间的节点输出控制信号Scomp。

接下来，将描述根据第三实施方式的半导体装置61的工作。图22举例说明了用于描绘根据第三实施方式的半导体装置61的工作的时序图。如图22所示，在根据第三实施方式的半导体装置61中，在来自电源60的电源供给开始的时刻t0，输出电压VOUT低于电压监测电路64的阈值电压(例如，检测电压Vdet达到参考电压Vref的电压)。因此，电荷泵电路62工作并且升压电路63暂停。因此，电荷泵电路62的升压操作在时刻t0开始。在输出电压VOUT由于电荷泵电路62的升压操作而上升达到阈值电压的时刻t1，电压监测电路64将控制信号Scomp从低变为高。因此，在时刻t1之后，电荷泵电路62暂停，并且升压电路63工作。

也就是说，在根据第三实施方式的半导体装置61中，输出电压VOUT在达到升压电路63能够有效工作的电压之前通过电荷泵电路62的升压操作而增加。当输出电压VOUT变成高于升压电路63能够有效工作的电压时，电荷泵电路62暂停并且升压电路63工作。

如上所述，在根据第三实施方式的半导体装置61中，电荷泵电路62在输出电压VOUT达到升压电路63能够有效工作的电压之前执行对输出电压VOUT的升压操作。由于这样，在根据第三实施方式的半导体装置61中，可以缩短输出电压VOUT的上升时间。

在根据第三实施方式的半导体装置61中，第一实施方式和第二实施方式中描述的电荷泵电路用作电荷泵电路62。由于这样，在根据第三实施方式的半导体装置61中，可以缩短将输出电压VOUT升压至升压电路63能够有效工作的电压所需的升压时间。也就是说，在根据第三实施方式的半导体装置61中，通过使用第一实施方式和第二实施方式中描述的电荷泵电路，可以进一步缩短输出电压VOUT的上升时间。

第一实施方式到第三实施方式可以由本领域普通技术人员进行理想的组合。

尽管已从数个实施方式的角度对本发明进行了描述，但本领域技术人员应认识到本发明可以在所附的权利要求的原理和范围内以各种不同的变形实践并且本发明不限于上面描述的实例。

进一步地，权利要求的范围不由上面描述的实施方式限定。

进一步地，应指出，申请人的意图是包括所有权利要求元素的等同体，即使审查期间进行了后续修改。

例如，在根据实施方式的半导体装置中，半导体衬底、半导体层、扩散层(扩散区域)等等的导电类型(p型或n型)可以颠倒。因此，当导电类型n型和p型中的一种导电类型为第一导电类型并且另一导电类型为第二导电类型时，第一导电类型可以为p型并且第二导电类型可以为n型，并且反之，第一导电类型可以是n型并且第二导电类型可以是p型。

Claims (10)

1.一种半导体装置，所述半导体装置包括：

多个升压单元，所述多个升压单元在输入端子和输出端子之间串联连接以便根据时钟信号对供给至所述输入端子的电压进行升压，

所述多个升压单元中的每个升压单元包括：

内部输入端子；

内部输出端子；

主晶体管，所述主晶体管采用二极管接法以使正向电流沿着从所述内部输入端子朝向所述内部输出端子的方向流动；

次晶体管，所述次晶体管连接在所述主晶体管的第一端子和所述主晶体管的背栅端子之间并且具有与所述主晶体管的第二端子连接的控制端；

电阻器，所述电阻器连接所述主晶体管的第二端子和所述主晶体管的背栅端子；

电容器，所述电容器连接在所述内部输出端子和时钟配线之间，其中时钟信号提供至所述时钟配线。

2.根据权利要求1所述的半导体装置，其中，所述电阻器的阻抗值大于所述次晶体管在导通状态下源极和漏极之间的阻抗值并且小于所述次晶体管在截止状态下所述源极和漏极之间的阻抗值。

3.根据权利要求1所述的半导体装置，进一步包括：振荡器，所述振荡器向所述多个升压单元中奇数编号的升压单元的电容器提供第一时钟信号并且向偶数编号的升压单元的电容器提供具有与所述第一时钟信号相反的相位的第二时钟信号。

4.根据权利要求1所述的半导体装置，其中，所述主晶体管和所述次晶体管由P型半导体形成并且所述第一端子是源极以及所述第二端子是漏极。

5.根据权利要求1所述的半导体装置，其中，所述主晶体管和所述次晶体管由N型半导体形成并且所述第一端子是源极以及所述第二端子是漏极。

6.根据权利要求1所述的半导体装置，其中，所述多个升压单元包括：

第一升压单元组，所述第一升压单元组设置于所述输入端子侧并且包括至少一个具有由P型半导体形成的主晶体管和次晶体管的升压单元；以及

第二升压单元组，所述第二升压单元组设置于所述输出端子侧并且包括至少一个具有由N型半导体形成的主晶体管和次晶体管的升压单元。

7.根据权利要求1所述的半导体装置，其中，供给至所述输入端子的电压是由弱电源输出，所述弱电源的最高输出电压低于与所述输出端子连接的负载电路的最低工作电源电压。

8.一种半导体装置，所述半导体装置包括：

电荷泵电路，所述电荷泵电路包括多个升压单元，所述多个升压单元在输入端子和输出端子之间串联连接以便根据时钟信号对供给至所述输入端子的电压升压，

所述多个升压单元中的每个升压单元包括：

内部输入端子；

内部输出端子；

主晶体管，所述主晶体管采用二极管接法以使正向电流沿着从所述内部输入端子朝向所述内部输出端子的方向流动；

次晶体管，所述次晶体管连接在所述主晶体管的第一端子和所述主晶体管的背栅端子之间并且具有与所述主晶体管的第二端子连接的控制端；

电阻器，所述电阻器连接所述主晶体管的第二端子和所述主晶体管的背栅端子；

电容器，所述电容器连接在所述内部输出端子和时钟配线之间，其中时钟信号提供至所述时钟配线。

9.根据权利要求8所述的半导体装置，进一步包括：

升压电路，所述升压电路与所述电荷泵电路并联连接；

电压监测电路，所述电压监测电路监测所述输出端子出现的输出电压，以在所述输出电压低于预定的阈值电压期间允许所述电荷泵电路工作并且暂停所述升压电路的工作，而在所述输出电压等于或高于所述阈值电压期间暂停所述电荷泵电路的工作并且允许所述升压电路工作。

10.根据权利要求9所述的半导体装置，其中，所述升压电路是开关调节器。