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CN110931514B - 阵列基板和显示面板 - Google Patents

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CN110931514B CN201911205662.1A CN201911205662A CN110931514B CN 110931514 B CN110931514 B CN 110931514B CN 201911205662 A CN201911205662 A CN 201911205662A CN 110931514 B CN110931514 B CN 110931514B
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Abstract

本发明实施例公开了一种阵列基板和显示面板。阵列基板包括：设置在基板上的第一薄膜晶体管，第一薄膜晶体管包括第一有源层、第一栅极绝缘层和第一栅极层；其中，第一有源层的第一沟道区靠近第一栅极层的表面面积大于第一沟道区在基板上的垂直投影的面积；第一栅极层靠近第一有源层的表面面积大于第一栅极层在基板上的垂直投影的面积；且沿垂直于基板的方向，第一栅极层靠近第一有源层的表面上的各点到第一沟道区靠近第一栅极层的表面的距离均相等。与现有技术相比，本发明实施例改善了开关薄膜晶体管的特性，提升了阵列基板的驱动特性和显示面板的显示效果。

Description

阵列基板和显示面板
技术领域
本发明实施例涉及显示技术领域，尤其涉及一种阵列基板和显示面板。
背景技术
随着显示技术的不断发展，显示面板得到了越来越广泛的应用，人们对显示面板的要求也越来越高。
现有的显示面板的显示由阵列基板上的驱动阵列提供驱动信号，驱动阵列包括数量众多的薄膜晶体管(Thin Film Transistor，TFT)，其中一种为开关薄膜晶体管(SwitchThin Film Transistor，STFT)。然而，在现有技术中，STFT的特性不佳，影响了阵列基板的驱动特性和显示面板的显示效果。
发明内容
本发明实施例提供一种阵列基板和显示面板，以改善开关薄膜晶体管的特性，提升阵列基板的驱动特性和显示面板的显示效果。
为实现上述技术目的，本发明实施例提供了如下技术方案：
一种阵列基板，包括：设置在基板上的第一薄膜晶体管，所述第一薄膜晶体管包括：
第一有源层，所述第一有源层包括第一沟道区；
第一栅极绝缘层，位于所述第一有源层的一侧；
第一栅极层，位于所述第一栅极绝缘层远离所述第一有源层的一侧；
其中，所述第一有源层的第一沟道区靠近所述第一栅极层的表面面积大于所述第一沟道区在所述基板上的垂直投影的面积；所述第一栅极层靠近所述第一有源层的表面面积大于所述第一栅极层在所述基板上的垂直投影的面积；且沿垂直于所述基板的方向，所述第一栅极层靠近所述第一有源层的表面上的各点到所述第一沟道区靠近所述第一栅极层的表面的距离均相等。
从上述技术方案可以看出，本发明实施例的第一沟道区的上表面的面积和第一栅极层的下表面的面积均增大，即第一电容的两极板面积均增大，第一电容的容值增大，有利于减小第一薄膜晶体管的亚阈值摆幅，从而使得第一薄膜晶体管的导通电流随电压变化较大，第一薄膜晶体管具有快速充放电的性能，因此，第一薄膜晶体管可用作开关薄膜晶体管。以及，由于第一有源层的第一沟道区和第一栅极层在基板上的垂直投影不变，因此第一薄膜晶体管的宽长比不变，即在减小亚阈值摆幅的情况下，不会改变第一薄膜晶体管的其他特性。综上，本发明实施例通过设置第一有源层的第一沟道区靠近第一栅极层的表面为非平面，以及第一栅极层远离第一有源层的表面为非平面，在确保第一薄膜晶体管所占用的阵列基板的空间不变，以及第一薄膜晶体管的宽长比不变的基础上，增大了第一电容的面积，从而减小了第一薄膜晶体管的亚阈值摆幅。因此，本发明实施例改善了开关薄膜晶体管的特性，提升了阵列基板的驱动特性和显示面板的显示效果。
进一步地，所述第一有源层的第一沟道区靠近所述第一栅极层的表面包括弧面、坡面、波浪面和锯齿面中的至少一种；
所述第一栅极层的靠近所述第一有源层的表面包括弧面、坡面、波浪面和锯齿面中的至少一种。
进一步地，所述第一有源层的第一沟道区远离所述第一栅极层的表面为平面；
所述第一栅极层远离所述第一有源层的表面为平面。
示例性地，第一沟道区的制作方法为，在沉积第一有源层后，通过调整修饰刻蚀的楔角，以使第一沟道区的上表面形成非平面。本发明实施方式直接对第一沟道区的上表面进行刻蚀，刻蚀的形状精度较好。
进一步地，所述第一有源层的第一沟道区远离所述第一栅极层的表面面积大于所述第一沟道区在所述基板上的垂直投影的面积；且沿垂直于所述基板的方向，所述第一沟道区各位置处的厚度均相等；
所述第一栅极层远离所述第一有源层的表面面积大于所述第一栅极层在所述基板上的垂直投影的面积；且沿垂直于所述基板的方向，所述第一栅极层各位置处的厚度均相等。
进一步地，阵列基板还包括缓冲层，所述缓冲层位于所述第一有源层远离所述第一栅极层的一侧，所述缓冲层对应所述第一沟道区的位置远离所述基板的表面形状与所述第一沟道区靠近所述基板的表面形状相同。
其中，在缓冲层上对应第一沟道区的位置设置非平面的形状，在后续沉积第一有源层时，会使得第一有源层的第一沟道区自然形成非平面的图形，无需对第一有源层的第一沟道区进行刻蚀工艺。因此，本实施方式这样设置，有利于避免对第一有源层的第一沟道区进行刻蚀工艺，从而减小了对第一有源层的第一沟道区的性能的影响。
进一步地，阵列基板还包括：位于所述基板上的第二薄膜晶体管；
所述第二薄膜晶体管包括叠置的第二有源层、第二栅极绝缘层和第二栅极层，所述第二有源层与所述第一有源层位于同一膜层，所述第二栅极绝缘层与所述第一栅极绝缘层位于同一膜层，所述第二栅极层与所述第一栅极层位于同一膜层；
其中，所述第二有源层的第二沟道区远离所述第二栅极层的表面和靠近所述第二栅极层的表面为平面，所述第二栅极层远离所述第二有源层的表面和靠近所述第二有源层的表面为平面。
与第一薄膜晶体管相比，第二薄膜晶体管的第二电容较小，因此，第二薄膜晶体管具有较高的亚阈值摆幅，其导通电流随电压变化较小，从而有利于灰阶的控制，因此，第二薄膜晶体管可用作驱动薄膜晶体管。由此可见，第一薄膜晶体管和第二薄膜晶体管采用相同的材料和相同的栅极绝缘层的厚度，可以具有不同的亚阈值摆幅，使得阵列基板中的薄膜晶体管可以根据需要设置为第一薄膜晶体管的形式，或者设置为第二薄膜晶体管的形式，具体地，可以设置开关薄膜晶体管为第一薄膜晶体管的形式，驱动薄膜晶体管为第二薄膜晶体管的形式，以提升阵列基板的驱动特性和显示面板的显示效果。
进一步地，所述第二栅极层包括贯穿孔。即第二栅极层为孔状电极，减小了第二栅极层的面积，从而减小了第二薄膜晶体管的第二电容的容值，进一步增大了第二薄膜晶体管亚阈值摆幅。因此，本发明实施方式不仅减小了第一薄膜晶体管的亚阈值摆幅，还增大了第二薄膜晶体管的亚阈值摆幅，有利于开关薄膜晶体管和驱动薄膜晶体管的性能均得到提升。
进一步地，沿垂直于所述基板的厚度方向，所述贯穿孔的截面形状为环形、圆形、椭圆形、三角形和多边形中的至少一种。
相应地，本发明还提供了一种显示面板，包括本发明任意实施例所述的阵列基板。
相应地，本发明还提供了一种阵列基板的制作方法，包括：
在基板上依次制作缓冲层和第一薄膜晶体管的第一有源层；其中，所述缓冲层对应所述第一有源层的位置远离所述基板的表面面积大于所述缓冲层对应所述第一有源层的位置在所述基板上的垂直投影的面积，或者所述第一有源层远离所述基板的表面面积大于所述第一有源层在所述基板上的垂直投影的面积；
在所述第一有源层上制作第一栅绝缘层；
在所述第一栅绝缘层上制作第一栅极层；其中，所述第一栅极层靠近所述第一有源层的表面面积大于所述第一栅极层在所述基板上的垂直投影的面积；
在第一栅极层上依次制作第一电容介质层、第一层间绝缘层、第一源极和第一漏极。
本发明实施例通过设置第一薄膜晶体管的第一有源层的第一沟道区靠近第一栅极层的表面为非平面，以及第一栅极层靠近第一有源层的表面为非平面，使得第一薄膜晶体管的第一沟道区的上表面的面积和第一栅极层的下表面的面积均增大，即第一电容的两极板面积均增大，第一电容的容值增大，有利于减小第一薄膜晶体管的亚阈值摆幅，从而使得第一薄膜晶体管的导通电流随电压变化较大，第一薄膜晶体管具有快速充放电的性能，因此，第一薄膜晶体管可用作开关薄膜晶体管。以及，由于第一有源层的第一沟道区和第一栅极层在基板上的垂直投影不变，因此第一薄膜晶体管的宽长比不变，即在减小亚阈值摆幅的情况下，不会改变第一薄膜晶体管的其他特性。综上，本发明实施例在确保第一薄膜晶体管所占用的阵列基板的空间不变，以及第一薄膜晶体管的宽长比不变的基础上，增大了第一电容的面积，从而减小了第一薄膜晶体管的亚阈值摆幅。因此，本发明实施例改善了开关薄膜晶体管的特性，提升了阵列基板的驱动特性和显示面板的显示效果。
附图说明
图1为本发明实施例提供的一种阵列基板的结构示意图；
图2为本发明实施例提供的另一种阵列基板的结构示意图；
图3为本发明实施例提供的又一种阵列基板的结构示意图；
图4为本发明实施例提供的又一种阵列基板的结构示意图；
图5为本发明实施例提供的又一种阵列基板的结构示意图；
图6为本发明实施例提供的又一种阵列基板的结构示意图；
图7为本发明实施例提供的又一种阵列基板的结构示意图；
图8为本发明实施例提供的又一种阵列基板的结构示意图；
图9为本发明实施例提供的一种阵列基板的第二栅极层的俯视结构示意图；
图10为本发明实施例提供的另一种阵列基板的第二栅极层的俯视结构示意图；
图11为本发明实施例提供的一种显示面板的结构示意图；
图12为本发明实施例提供的一种阵列基板的制作方法的各步骤的结构示意图；
图13为本发明实施例提供的另一种阵列基板的制作方法的各步骤的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
本发明实施例提供了一种阵列基板。图1为本发明实施例提供的一种阵列基板的结构示意图。参见图1，该阵列基板包括设置在基板110上的第一TFT130，第一TFT130包括第一有源层131、第一栅极绝缘层132和第一栅极层133，第一有源层131包括第一沟道区1312；第一栅极绝缘层132位于第一有源层131的一侧；第一栅极层133位于第一栅极绝缘层132远离第一有源层131的一侧。
其中，基板110的材料可以包括玻璃、陶瓷、金属或者透明塑料中的至少一种，其中，透明塑料例如是聚酰亚胺(PI)，采用聚酰亚胺作为基板110可用于制作柔性基板。
第一有源层131的材料可以为非晶硅(Amorphous Silicon，a-Si)、多晶硅或者氧化物半导体，多晶硅包括高温多晶硅和低温多晶硅(Low Temperature Poly-Silicon，LTPS)。使用非晶硅作为第一有源层131形成的第一TFT130为非晶硅TFT，使用低温多晶硅作为第一有源层131形成的第一TFT130为低温多晶硅TFT，使用氧化物半导体作为第一有源层131形成的第一TFT130为氧化物半导体TFT。第一有源层131包括第一沟道区1312，第一沟道区1312和第一栅极层133形成第一电容，该第一电容的容值大小对第一TFT130的性能起到了决定性的作用。示例性地，在图1中，第一有源层131的第一沟道区1312靠近第一栅极层133的表面为第一沟道区1312的上表面1312A，第一沟道区1312的上表面1312A的面积大于第一沟道区1312在所述基板110上的垂直投影的面积，即第一沟道区1312的上表面1312A为非平面。在第一沟道区1312占用阵列基板的空间相同的情况下，与第一沟道区1312的上表面1312A采用平面相比，采用非平面可以具有更大的表面积。
栅绝缘层140的材料可以包括氧化硅(SiOx)或氮化硅(SiNx)中的至少一种。优选地，栅绝缘层的材料为氧化硅(SiOx)，由于氧化硅(SiOx)的界面状态较好且缺陷较少，因此，采用氧化硅(SiOx)作为栅绝缘层140有利于第一TFT130的性能更加稳定。
第一栅极层133的材料可以包括铝(Al)、铝合金、银(Ag)、银合金、铜(Cu)、铜合金、钼(Mo)、钼合金、铬(Cr)、钽(Ta)、钕(Nd)或钛(Ti)中至少一种。示例性地，在图1中，第一栅极层133靠近第一有源层131的表面为第一栅极层133的下表面133B，第一栅极层133的下表面133B的面积大于第一栅极层133在基板110上的垂直投影的面积，即第一栅极层133的下表面133B为非平面。在第一栅极层133占用阵列基板的空间相同的情况下，与第一栅极层133的下表面133B采用平面相比，采用非平面可以具有更大的表面积。
且沿垂直于基板110的方向，第一栅极层133靠近第一有源层131的表面上的各点到第一沟道区1312靠近第一栅极层133的表面的距离d均相等。即第一有源层131的上表面1312A的形状，与第一栅极层133的下表面133B的形状相同。具体地，在基板110上的垂直投影相同的位置，若第一沟道区1312的上表面1312A为凸状，那么第一栅极层133的下表面133B为凸状；若第一沟道区1312的上表面1312A为凹状，那么第一栅极层133的下表面133B为凹状。这样设置，有利于减小第一沟道区1312和第一栅极层133的寄生电容，提升第一TFT130的可靠性。
由上述分析可知，第一沟道区1312的上表面1312A的面积和第一栅极层133的下表面133B的面积均增大，即第一电容的两极板面积均增大，第一电容的容值增大，有利于减小第一TFT130的亚阈值摆幅(sub-threshold swing，S.S)，从而使得第一TFT130的导通电流随电压变化较大，第一TFT130具有快速充放电的性能，因此，第一TFT130可用作开关TFT。以及，由于第一有源层131的第一沟道区1312和第一栅极层133在基板110上的垂直投影不变，因此第一TFT130的宽长比不变，即在减小亚阈值摆幅的情况下，不会改变第一TFT130的其他特性。综上，本发明实施例通过设置第一有源层131的第一沟道区1312靠近第一栅极层133的表面为非平面，以及第一栅极层133远离第一有源层131的表面为非平面，在够确保第一TFT130所占用的阵列基板的空间不变，以及第一TFT130的宽长比不变的基础上，增大了第一电容的面积，从而减小了第一TFT130的亚阈值摆幅。因此，本发明实施例改善了开关TFT的特性，提升了阵列基板的驱动特性和显示面板的显示效果。
在上述各实施方式中，限定了第一沟道区1312的上表面1312A和第一栅极层133的下表面133B的形状特点，下面就第一沟道区1312的下表面1312B和第一栅极层133的上表面133A的形状特点进行说明。
继续参见图1，在本发明的一种实施方式中，第一有源层131的第一沟道区1312远离第一栅极层133的表面为第一沟道区1312的下表面1312B，第一沟道区1312的下表面1312B为平面；第一栅极层133远离第一有源层131的表面为第一栅极层133的上表面133A，第一栅极层133的上表面133A为平面。示例性地，第一沟道区1312的制作方法为，在沉积第一有源层131后，通过调整修饰刻蚀的楔角(Taper Angle)，以使第一沟道区1312的上表面1312A形成非平面；对应地，第一栅极绝缘层132对应第一沟道区1312的上下表面为非平面，以使第一栅极层133的下表面133B形成非平面。本发明实施方式直接对第一沟道区1312的上表面1312A进行刻蚀，刻蚀的形状精度较好。
图2为本发明实施例提供的另一种阵列基板的结构示意图。参见图2，在本发明的一种实施方式中，第一有源层131的第一沟道区1312远离第一栅极层133的表面为第一沟道区1312的下表面1312B，第一沟道区1312的下表面1312B是面积大于第一沟道区1312在基板110上的垂直投影的面积，且沿垂直于基板110的方向，第一沟道区1312各位置处的厚度均相等；第一栅极层133远离第一有源层131的表面为第一栅极层133的上表面133A，第一栅极层133的上表面133A的面积大于第一栅极层133在基板110上的垂直投影的面积。也就是说，第一有源层131的第一沟道区1312整体呈非平面，以及第一栅极层133的整体呈非平面。
继续参见图2，在本发明的一种实施方式中，阵列基板还包括缓冲层120，缓冲层120位于第一有源层131远离第一栅极层133的一侧，在缓冲层120对应第一沟道区1312的位置1201处，远离基板110的表面形状与第一沟道区1312的下表面1312B形状相同。其中，形状相同是指两膜层结构相邻的表面能够相互嵌套。图2中示例性地示出了，第一沟道区1312的下表面1312B为凸状，在位置1201处缓冲层120远离基板110的表面形状为凸状。
其中，缓冲层120的材料可以包括氧化硅(SiOx)、氮化硅(SiNx)或氧化硅和氮化硅构成的层叠结构中的至少一种。可选地，阵列基板为柔性阵列基板，阵列基板还包括柔性衬底层和缓冲材料层，柔性衬底层的材料为柔性绝缘材料，例如聚酰亚胺(PI)，柔性衬底层和缓冲材料层交替设置。如图2所示，示例性地，阵列基板包括层叠设置的第一柔性衬底层121、第一缓冲材料层122、第二柔性衬底层123和第二缓冲材料层124。其中，第一缓冲材料层122用来缓冲第一柔性衬底层121，第二缓冲材料层124用来缓冲第二柔性衬底层123，以有利于第一有源层131的晶化，以及起到阻隔水汽的作用。可选地，第一缓冲材料层122由氧化硅(SiOx)和氮化硅(SiNx)混合而成，第二缓冲材料层124由氧化硅(SiOx)、氮化硅(SiNx)和非晶硅(a-Si)混合而成。可选地，缓冲层120还包括位于第一有源层131和第二缓冲材料层124之间的第三缓冲材料层和第四缓冲材料层(图2中未示出)。
在缓冲层120上对应第一沟道区1312的位置1201设置非平面形状，在后续沉积第一有源层131时，会使得第一有源层131的第一沟道区1312自然形成非平面的图形，无需对第一有源层131的第一沟道区1312进行刻蚀工艺。因此，本实施方式这样设置，有利于避免对第一有源层131的第一沟道区1312进行刻蚀工艺，从而减小了对第一有源层131的第一沟道区1312的性能的影响。
在上述各实施方式中，对缓冲层120的各膜层中对应第一沟道区1312的位置设置非平面的形状均能够在缓冲层120的顶部形成非平面的形状。参见图2，可选地，在第一缓冲材料层122对应第一沟道区1312的位置设置凸状的图形。那么，在阵列基板的做作方法中，沉积第一缓冲材料层122后，对第一缓冲材料层122进行刻蚀，形成凸状的形状；然后依次沉积第二柔性衬底层123、第二缓冲材料层124和第一有源层131，对应地，在第一有源层131的第一沟道区1312自然形凸状的图形。
需要说明的是，在图1和图2中，示例性地示出了第一沟道区1312的上表面1312A和第一栅极层133的下表面133B的形状为凸起的弧面，并非对本发明的限定，在其他实施方式中，如图3所示，还可以设置第一沟道区1312的上表面1312A和第一栅极层133的下表面的形状133B为凹陷的弧面；或者如图4所示，第一沟道区1312的上表面1312A和第一栅极层133的下表面133B的形状为中间高、两边低的坡面；或者如图5所示，第一沟道区1312的上表面1312A和第一栅极层133的下表面133B的形状为中间低、两边高的坡面；或者如图6所示，第一沟道区1312的上表面1312A和第一栅极层133的下表面133B的形状为相同的波浪面；或者如图7所示，第一沟道区1312的上表面1312A和第一栅极层133的下表面133B的形状为相同的波浪面。其中，波浪面具体为多个向上凸起的弧面和向下凹陷的弧面的组合；锯齿面具体为多个坡面的组合。
结合图1-图7，在上述各实施方式中，示例性地示出了第一TFT130的第一有源层131、第一栅极绝缘层132、第一栅极层133等结构的设置的具体设置方式，其仅为第一TFT130的部分结构，第一TFT130还包括其他结构。
在本发明的一种实施方式中，第一TFT130的第一有源层131还包括第一源区1311和第一漏区1313，第一TFT130还包括第一源极136和第一漏极137。第一源区1311和第一漏区1313可以分别通过第一过孔1361和第二过孔1362连接到第一源极136和第一漏极137。在实际应用中，第一源极136和第一漏极137的位置可以互换。第一源极136和第一漏极137的材料可以包括钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)以及他们的合金中的至少一种。
第一TFT130还包括第一电容介质层134和第一层间绝缘层135，第一源极136和第一漏极137位于第一层间绝缘层135远离基板110的一侧，第一电容介质层134和第一层间绝缘层135的材料为绝缘材料，例如可以包括有机绝缘材料或无机绝缘材料中的至少一种。优选地，第一电容介质层134的材料为氮化硅(SiNx)，氮化硅(SiNx)的介电常数较大，有利于增大电容的容值。第一层间绝缘层135由氧化硅(SiOx)和氮化硅(SiNx)混合而成。
结合图1-图7，在上述各实施方式中，示例性地示出了阵列基板中第一TFT130的设置方式，第一TFT130为开关薄膜晶体管，阵列基板中TFT还包括驱动薄膜晶体管(DriveThin Film Transistor，DTFT)，且显示面板对STFT和DTFT的性能要求不同。下面就阵列基板中的DTFT的设置方式进行说明。
结合图1-图7，在本发明的一种实施方式中，阵列基板还包括位于基板110上的第二TFT140，第二TFT140包括叠置的第二有源层141、第二栅极绝缘层142和第二栅极层143。可选地，第二有源层141与第一有源层131位于同一膜层，可以在同一工艺步骤中制作而成；第二栅极绝缘层142与第一栅极绝缘层132位于同一膜层，可以在同一工艺步骤中制作而成；第二栅极层143与第一栅极层133位于同一膜层，可以在同一工艺步骤中制作而成。
其中，与第一TFT130不同的是，第二TFT140的第二有源层141的第二沟道区1412和第二栅极层143为正常图形，具体地，第二有源层141的第二沟道区1412远离第二栅极层143的表面和靠近第二栅极层143的表面为平面，第二栅极层143远离第二有源层141的表面和靠近第二有源层141的表面为平面。第二TFT140的第二沟道区1412和第二栅极层143形成第二电容，该第二电容的容值大小对第二TFT140的性能起到了决定性的作用。与第一TFT130相比，第二TFT140的第二电容较小，因此，第二TFT140具有较高的亚阈值摆幅，其导通电流随电压变化较小，从而有利于灰阶的控制，因此，第二TFT140可用作驱动TFT。由此可见，第一TFT130和第二TFT140采用相同的材料和相同的栅极绝缘层的厚度，可以具有不同的亚阈值摆幅，使得阵列基板中的TFT可以根据需要设置为第一TFT130的形式，或者设置为第二TFT140的形式，具体地，可以设置开关TFT为第一TFT130的形式，驱动TFT为第二TFT140的形式，以提升阵列基板的驱动特性和显示面板的显示效果。
在本发明的一种实施方式中，与第一TFT130类似，第二TFT140的第二有源层141还包括第二源区1411和第二漏区1413，第二TFT140还包括第二源极146和第一漏极147，第二源区1411和第二漏区1413可以分别通过第三过孔1461和第四过孔1462连接到第二源极146和第二漏极147。第二TFT140还包括第二电容介质层144和第二层间绝缘层145。可选地，第一电容介质层134和第二电容介质层144位于同一膜层，第一层间绝缘层135和第二层间绝缘层145位于同一膜层。以上膜层结构与第一TFT130中的膜层结构类似，这里不再赘述。
图8为本发明实施例提供的又一种阵列基板的结构示意图。参见图8，在本发明的一种实施方式中，第二栅极层143包括贯穿孔1431和形成贯穿孔1431的栅极材料结构1432。即第二栅极层143为孔状电极，减小了第二栅极层143的面积，从而减小了第二TFT140的第二电容的容值，进一步增大了第二TFT140亚阈值摆幅。因此，本发明实施方式不仅减小了第一TFT130的亚阈值摆幅，还增大了第二TFT140的亚阈值摆幅，有利于开关TFT和驱动TFT的性能均得到提升。
在上述实施方式中，非贯穿孔1432的设置形式有多种，示例性地，沿垂直于基板110的厚度方向，贯穿孔1431的截面形状为环形、圆形、椭圆形、三角形和多边形中的至少一种。示例性地，图9示出了贯穿孔1431的截面形状为环形的结构，图10示出了贯穿孔1431的截面形状为圆形的结构。
需要说明的是，本发明实施例不仅适用于顶栅型TFT，还适用于底栅型TFT。具体地，结合图1～图8，以第一TFT130为例，对于顶栅型TFT，第一栅极层133位于第一有源层131和第一源极136(第一漏极137)之间，即第一TFT130的膜层结构为依次层叠设置的第一源极136(第一漏极137)、第一层间绝缘层135、第一电容介质层134、第一栅极层133、第一栅绝缘层132和第一有源层131。对于底栅型TFT，第一有源层131位于第一栅极层133和第一源极136(第一漏极137)之间，即第一TFT130的膜层结构为依次层叠设置的第一源极136(第一漏极137)、第一层间绝缘层135、第一电容介质层134、第一有源层131、第一栅绝缘层132和第一栅极层133。
本发明实施例还提供了一种显示面板，该显示面板可以是有机发光二极管(Organic Light-Emitting Diode，OLED)显示面板或者液晶显示面板。图11为本发明实施例提供的一种显示面板的结构示意图。参见图11，该显示面板包括如本发明任意实施例所提供的阵列基板10，其技术原理和产生的效果类似，这里不再赘述。
继续参见图11，在本发明的一种实施方式中，显示面板为OLED显示面板，第二TFT140为驱动TFT，该显示面板还包括阳极30、像素限定层40、发光层50和支撑柱60，其中，阳极30通过平坦化层20上的第五过孔与第二TFT140的第二漏极接触，由第二TFT140向OLED发光器件提供驱动电流，驱动OLED发光器件发光。像素限定层40位于阳极30远离基板110的一侧，像素限定层40包括开口，发光层50位于像素限定层40的开口内，支撑柱60位于像素限定层40远离基板110的一侧，用于支撑封装盖。
本发明实施例还提供了一种阵列基板的制作方法。图12为本发明实施例提供的一种阵列基板的制作方法的各步骤的结构示意图。参见图12，在本发明的一种实施方式中，阵列基板的制作方法包括以下步骤。
S110、在基板110上制作缓冲层120。
其中，缓冲层120的材料可以包括氧化硅(SiOx)、氮化硅(SiNx)或氧化硅和氮化硅构成的层叠结构中的至少一种。可选地，阵列基板为柔性阵列基板，阵列基板还包括柔性衬底层和缓冲材料层，柔性衬底层的材料为柔性绝缘材料，例如聚酰亚胺(PI)，柔性衬底层和缓冲材料层交替设置。如图12所示，示例性地，阵列基板包括层叠设置的第一柔性衬底层121、第一缓冲材料层122、第二柔性衬底层123和第二缓冲材料层124。其中，第一缓冲材料层122用来缓冲第一柔性衬底层121，第二缓冲材料层124用来缓冲第二柔性衬底层123，以有利于第一有源层131的晶化，以及起到阻隔水汽的作用。可选地，第一缓冲材料层122由氧化硅(SiOx)和氮化硅(SiNx)混合而成，第二缓冲材料层124由氧化硅(SiOx)、氮化硅(SiNx)和非晶硅(a-Si)混合而成。可以通过沉积工艺将第一柔性衬底层121、第一缓冲材料层122、第二柔性衬底层123和第二缓冲材料层124依次制作于基板110上。
S120、在缓冲层120上制作第一TFT130的第一有源层131和第二TFT140的第二有源层141。
其中，第一TFT130的第一有源层131和第二TFT140的第二有源层141的材料相同，可以在同一工艺步骤中刻蚀形成。第一TFT130的第一有源层131和第二TFT140的第二有源层141的材料也可以不同，此时，第一TFT130的第一有源层131和第二TFT140的第二有源层141需要在先后两道工艺步骤中形成。示例性地，第一TFT130的第一有源层131和第二TFT140的第二有源层141的材料均为低温多晶硅，通过沉积工艺在缓冲层120上制作非晶硅，然后采用退火工艺形成多晶硅有源层，然后采用光刻胶+蚀刻工艺图形化第一有源层131和第二有源层141。其中，通过调整修饰刻蚀的楔角(Taper Angle)，将第一有源层131的第一沟道区1312远离基板110的一侧1312A刻蚀为非平面。
S130、在第一有源层131和第二有源层141上制作第一栅绝缘层132(第二栅绝缘层142)。
其中，第一栅绝缘层132和第二栅绝缘层142同层设置，即第一栅绝缘层132和第二栅绝缘层142为同一膜层。第一栅绝缘层132(第二栅绝缘层142)的材料包括氧化硅(SiOx)和氮化硅(SiNx)中的至少一种。可以采用沉积工艺在第一有源层131和第二有源层141上制作第一栅绝缘层132(第二栅绝缘层142)。在对应第一有源层131的第一沟道区1312的位置，第一栅绝缘层132的上下表面也为非平面。
S140、在第一栅绝缘层132(第二栅绝缘层142)上制作第一栅极层133和第二栅极层143。
其中，第一栅极层133和第二栅极层143的材料可以包括铝(Al)、铝合金、银(Ag)、银合金、铜(Cu)、铜合金、钼(Mo)、钼合金、铬(Cr)、钽(Ta)、钕(Nd)或钛(Ti)中至少一种。可以采用沉积工艺将栅电极材料层制作在栅绝缘层上。由于第一栅绝缘层132的上表面为非平面，沉积形成的第一栅极层133的下表面也为非平面，可以通过光刻胶+蚀刻工艺图形化第一栅极层133的上表面133A，形成平面图形。然后，可以通过掺杂杂质在第一有源层131上形成第一源区1311和第一漏区1313，使得第一源区1311和第一漏区1313可以具有导电性。
S150、在第一栅极层133上依次制作第一电容介质层134(第二电容介质层144)和第一层间绝缘层135(第二层间绝缘层145)。
其中，第一电容介质层134和第二电容介质层144同层设置，即第一电容介质层134和第二电容介质层144为同一膜层；第一层间绝缘层135和第二层间绝缘层145同层设置，即第一层间绝缘层135和第二层间绝缘层145为同一膜层。第一电容介质层134(第二电容介质层144)和第一层间绝缘层135(第二层间绝缘层145)的材料为绝缘材料，例如可以由有机材料、无机材料、或有机层和无机层构成的层叠结构。可以采用沉积工艺在第一栅极层133和第二栅极层143上制作第一电容介质层134(第二电容介质层144)和第一层间绝缘层135(第二层间绝缘层145)。然后采用刻蚀工艺形成第一过孔1361、第二过孔1362、第三过孔1461和第四过孔1462，第一过孔1361暴露第一有源层131上的第一源区1311，第二过孔1362暴露第一有源层131上的第一漏区1313，第三过孔1461暴露第二有源层141上的第二源区1411，第四过孔1462暴露第二有源层141上的第二漏区1413。
S160、在第一层间绝缘层135(第二层间绝缘层145)上制作第一源极136、第一漏极137、第二源极146和第二漏极147。
其中，第一源极136、第一漏极137、第二源极146和第二漏极147可以包括钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)以及他们的合金中至少一种。可以采用沉积工艺在第一层间绝缘层135(第二层间绝缘层145)上形成第一源极136、第一漏极137、第二源极146和第二漏极147，第一源极136通过第一过孔1361与第一有源层131的第一源区1311连接，第一漏极137通过第二过孔1362与第一有源层131的第一漏区1313连接，第二源极146通过第三过孔1461与第二有源层141的第二源区1411连接，第二漏极147通过第四过孔1462与第二有源层141的第二漏区1413连接。由此可以形成第一TFT130和第二TFT140。
图13为本发明实施例提供的另一种阵列基板的制作方法的各步骤的结构示意图。参见图13，在本发明的一种实施方式中，阵列基板的制作方法包括以下步骤。
S210、在基板110上依次制作第一柔性衬底层121和第一缓冲材料层122。
其中，第一柔性衬底层121的材料为柔性绝缘材料，例如聚酰亚胺(PI)。第一缓冲材料层122的材料可以包括氧化硅(SiOx)、氮化硅(SiNx)或氧化硅和氮化硅构成的层叠结构中的至少一种。第一缓冲材料层122用来缓冲第一柔性衬底层121，以有利于有源层的晶化，以及起到阻隔水汽的作用。优选地，第一缓冲材料层122由氧化硅(SiOx)和氮化硅(SiNx)混合而成。可以通过沉积工艺将第一柔性衬底层121和第一缓冲材料层122依次制作于基板110上；然后，采用光刻胶+蚀刻工艺，通过调整修饰刻蚀的楔角(Taper Angle)，对第一缓冲材料层122进行图形化，对应第一TFT的第一有源层的第一沟道区形成非平面的图形。
S220、在第一缓冲材料层122上依次制作第二柔性衬底层123和第二缓冲材料层124。
其中，可以通过沉积工艺将第二柔性衬底层123和第二缓冲材料层124制作于第一缓冲材料层122上，由于第一TFT的第一有源层的第一沟道区形成非平面的图形，因此，在第二柔性衬底层123和第二缓冲材料层124上自然形成非平面的图形，由此形成对应第一TFT的第一有源层的第一沟道区具有非平面的缓冲层120。
S230、在缓冲层120上制作第一TFT130的第一有源层131和第二TFT140的第二有源层141。
其中，第一TFT130的第一有源层131和第二TFT140的第二有源层141的材料相同，可以在同一工艺步骤中刻蚀形成。第一TFT130的第一有源层131和第二TFT140的第二有源层141的材料也可以不同，此时，第一TFT130的第一有源层131和第二TFT140的第二有源层141需要在先后两道工艺步骤中形成。示例性地，第一TFT130的第一有源层131和第二TFT140的第二有源层141的材料均为低温多晶硅，通过沉积工艺在缓冲层120上制作非晶硅，然后采用退火工艺形成多晶硅有源层，然后采用光刻胶+蚀刻工艺图形化第一有源层131和第二有源层141。其中，由于缓冲层120对应第一TFT的第一有源层的第一沟道区具有非平面，因此，第一有源层131的第一沟道区1312为非平面。
S240、在第一有源层131和第二有源层141上制作第一栅绝缘层132(第二栅绝缘层142)。
其中，第一栅绝缘层132和第二栅绝缘层142同层设置，即第一栅绝缘层132和第二栅绝缘层142为同一膜层。第一栅绝缘层132(第二栅绝缘层142)的材料包括氧化硅(SiOx)和氮化硅(SiNx)中的至少一种。可以采用沉积工艺在第一有源层131和第二有源层141上制作第一栅绝缘层132(第二栅绝缘层142)。由于第一有源层131的第一沟道区1312为非平面，因此，第一栅绝缘层132对应第一沟道区1312的位置为非平面。
S250、在第一栅绝缘层132(第二栅绝缘层142)上制作第一栅极层133和第二栅极层143。
其中，第一栅极层133和第二栅极层143的材料可以包括铝(Al)、铝合金、银(Ag)、银合金、铜(Cu)、铜合金、钼(Mo)、钼合金、铬(Cr)、钽(Ta)、钕(Nd)或钛(Ti)中至少一种。可以采用沉积工艺将栅电极材料层制作在栅绝缘层上，采用光刻胶+蚀刻工艺，对栅电极材料层进行图形化，形成第一栅极层133和第二栅极层143。其中，由于第一栅绝缘层132对应第一沟道区1312的位置为非平面，因此，第一栅极层133为非平面。然后，可以通过掺杂杂质在第一有源层131上形成第一源区1311和第一漏区1313，使得第一源区1311和第一漏区1313可以具有导电性。
S260、在第一栅极层133上依次制作第一电容介质层134(第二电容介质层144)和第一层间绝缘层135(第二层间绝缘层145)。
其中，第一电容介质层134和第二电容介质层144同层设置，即第一电容介质层134和第二电容介质层144为同一膜层；第一层间绝缘层135和第二层间绝缘层145同层设置，即第一层间绝缘层135和第二层间绝缘层145为同一膜层。第一电容介质层134(第二电容介质层144)和第一层间绝缘层135(第二层间绝缘层145)的材料为绝缘材料，例如可以由有机材料、无机材料、或有机层和无机层构成的层叠结构。可以采用沉积工艺在第一栅极层133和第二栅极层143上制作第一电容介质层134(第二电容介质层144)和第一层间绝缘层135(第二层间绝缘层145)。然后采用刻蚀工艺形成第一过孔1361、第二过孔1362、第三过孔1461和第四过孔1462，第一过孔1361暴露第一有源层131上的第一源区1311，第二过孔1362暴露第一有源层131上的第一漏区1313，第三过孔1461暴露第二有源层141上的第二源区1411，第四过孔1462暴露第二有源层141上的第二漏区1413。
S270、在第一层间绝缘层135(第二层间绝缘层145)上制作第一源极136、第一漏极137、第二源极146和第二漏极147。
其中，第一源极136、第一漏极137、第二源极146和第二漏极147可以包括钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)以及他们的合金中至少一种。可以采用沉积工艺在第一层间绝缘层135(第二层间绝缘层145)上形成第一源极136、第一漏极137、第二源极146和第二漏极147，第一源极136通过第一过孔1361与第一有源层131的第一源区1311连接，第一漏极137通过第二过孔1362与第一有源层131的第一漏区1313连接，第二源极146通过第三过孔1461与第二有源层141的第二源区1411连接，第二漏极147通过第四过孔1462与第二有源层141的第二漏区1413连接。由此可以形成第一TFT130和第二TFT140。
本发明实施例提供的阵列基板的制作方法形成的阵列基板，其第一TFT130的第一有源层131的第一沟道区1312靠近第一栅极层133的表面为非平面，以及第一栅极层133靠近第一有源层131的表面为非平面。因此，第一TFT130的第一沟道区1312的上表面1312A的面积和第一栅极层133的下表面133B的面积均增大，即第一电容的两极板面积均增大，第一电容的容值增大，有利于减小第一TFT130的亚阈值摆幅，从而使得第一TFT130的导通电流随电压变化较大，第一TFT130具有快速充放电的性能，因此，第一TFT130可用作开关TFT。以及，由于第一有源层131的第一沟道区1312和第一栅极层133在基板110上的垂直投影不变，因此第一TFT130的宽长比不变，即在减小亚阈值摆幅的情况下，不会改变第一TFT130的其他特性。综上，本发明实施例在确保第一TFT130所占用的阵列基板的空间不变，以及第一TFT130的宽长比不变的基础上，增大了第一电容的面积，从而减小第一TFT130的亚阈值摆幅。因此，本发明实施例改善了开关TFT的特性，提升了阵列基板的驱动特性和显示面板的显示效果。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (9)

1.一种阵列基板，其特征在于，包括设置在基板上的第一薄膜晶体管，所述第一薄膜晶体管包括：
第一有源层，所述第一有源层包括第一沟道区；
第一栅极绝缘层，位于所述第一有源层的一侧；
第一栅极层，位于所述第一栅极绝缘层远离所述第一有源层的一侧；
其中，所述第一有源层的第一沟道区靠近所述第一栅极层的表面面积大于所述第一沟道区在所述基板上的垂直投影的面积；所述第一栅极层靠近所述第一有源层的表面面积大于所述第一栅极层在所述基板上的垂直投影的面积；且沿垂直于所述基板的方向，所述第一栅极层靠近所述第一有源层的表面上的各点到所述第一沟道区靠近所述第一栅极层的表面的距离均相等；
所述第一有源层的第一沟道区远离所述第一栅极层的表面面积大于所述第一沟道区在所述基板上的垂直投影的面积；且沿垂直于所述基板的方向，所述第一沟道区各位置处的厚度均相等；
所述第一栅极层远离所述第一有源层的表面面积大于所述第一栅极层在所述基板上的垂直投影的面积；且沿垂直于所述基板的方向，所述第一栅极层各位置处的厚度均相等。
2.根据权利要求1所述的阵列基板，其特征在于，所述第一有源层的第一沟道区靠近所述第一栅极层的表面包括弧面、坡面、波浪面和锯齿面中的至少一种；
所述第一栅极层的靠近所述第一有源层的表面包括弧面、坡面、波浪面和锯齿面中的至少一种。
3.根据权利要求1所述的阵列基板，其特征在于，所述第一有源层的第一沟道区远离所述第一栅极层的表面为平面；
所述第一栅极层远离所述第一有源层的表面为平面。
4.根据权利要求1所述的阵列基板，其特征在于，还包括缓冲层，所述缓冲层位于所述第一有源层远离所述第一栅极层的一侧，所述缓冲层对应所述第一沟道区的位置远离所述基板的表面形状与所述第一沟道区靠近所述基板的表面形状相同。
5.根据权利要求1所述的阵列基板，其特征在于，还包括：位于所述基板上的第二薄膜晶体管；
所述第二薄膜晶体管包括叠置的第二有源层、第二栅极绝缘层和第二栅极层，所述第二有源层与所述第一有源层位于同一膜层，所述第二栅极绝缘层与所述第一栅极绝缘层位于同一膜层，所述第二栅极层与所述第一栅极层位于同一膜层；
其中，所述第二有源层的第二沟道区远离所述第二栅极层的表面和靠近所述第二栅极层的表面为平面，所述第二栅极层远离所述第二有源层的表面和靠近所述第二有源层的表面为平面。
6.根据权利要求5所述的阵列基板，其特征在于，所述第二栅极层包括垂直于所述基板的贯穿孔。
7.根据权利要求6所述的阵列基板，其特征在于，沿垂直于所述基板的厚度方向，所述贯穿孔的截面形状为环形、圆形、椭圆形、三角形和多边形中的至少一种。
8.一种显示面板，其特征在于，包括：如权利要求1-7任一项所述的阵列基板。
9.一种阵列基板的制作方法，其特征在于，包括：
在基板上依次制作缓冲层和第一薄膜晶体管的第一有源层；其中，所述缓冲层对应所述第一有源层的位置远离所述基板的表面面积大于所述缓冲层对应所述第一有源层的位置在所述基板上的垂直投影的面积，或者所述第一有源层远离所述基板的表面面积大于所述第一有源层在所述基板上的垂直投影的面积；
在所述第一有源层上制作第一栅绝缘层；
在所述第一栅绝缘层上制作第一栅极层；其中，所述第一栅极层靠近所述第一有源层的表面面积大于所述第一栅极层在所述基板上的垂直投影的面积；
在第一栅极层上依次制作第一电容介质层、第一层间绝缘层、第一源极和第一漏极。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111599751B (zh) * 2020-06-24 2022-08-05 武汉华星光电技术有限公司 Ltps tft基板的制造方法及ltps tft基板
CN113871400B (zh) * 2021-09-22 2024-07-23 Tcl华星光电技术有限公司 一种显示面板及电子显示设备
CN114639331B (zh) * 2022-03-11 2024-05-07 厦门天马微电子有限公司 驱动电路及其驱动方法、显示装置

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570200B1 (en) * 2001-12-12 2003-05-27 Samsung Electronics Co., Ltd. Transistor structure using epitaxial layers and manufacturing method thereof
CN1622175A (zh) * 2003-11-26 2005-06-01 罗姆股份有限公司 D/a转换器电路、有机el驱动电路及有机el显示设备
CN101150147A (zh) * 2006-08-24 2008-03-26 寇比欧股份有限公司 印刷非易失性存储器
KR20080036449A (ko) * 2006-10-23 2008-04-28 삼성전자주식회사 반도체 소자의 제조방법
CN102648523A (zh) * 2009-12-01 2012-08-22 拉姆伯斯公司 具有纹理化沟道和栅极的平面型mosfet
CN102655156A (zh) * 2012-03-19 2012-09-05 京东方科技集团股份有限公司 一种阵列基板及其制造方法
WO2013169243A1 (en) * 2012-05-09 2013-11-14 Fabio Alessio Marino High performance transistor
CN104022157A (zh) * 2014-05-26 2014-09-03 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及显示装置
CN104054181A (zh) * 2011-12-30 2014-09-17 英特尔公司 全包围栅晶体管的可变栅极宽度
CN104576761A (zh) * 2015-02-06 2015-04-29 合肥京东方光电科技有限公司 薄膜晶体管及其制造方法、显示基板和显示装置
CN104810382A (zh) * 2015-05-07 2015-07-29 深圳市华星光电技术有限公司 Amoled背板的制作方法及其结构
CN205452295U (zh) * 2016-02-02 2016-08-10 昆山龙腾光电有限公司 薄膜晶体管、阵列基板及显示装置
CN106024909A (zh) * 2016-07-27 2016-10-12 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
CN106898614A (zh) * 2017-02-27 2017-06-27 京东方科技集团股份有限公司 一种柔性阵列基板、显示面板及制作方法
CN107342327A (zh) * 2017-08-10 2017-11-10 睿力集成电路有限公司 一种半导体存储器的晶体管结构及制作方法
CN108257972A (zh) * 2016-12-28 2018-07-06 乐金显示有限公司 显示装置

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570200B1 (en) * 2001-12-12 2003-05-27 Samsung Electronics Co., Ltd. Transistor structure using epitaxial layers and manufacturing method thereof
CN1622175A (zh) * 2003-11-26 2005-06-01 罗姆股份有限公司 D/a转换器电路、有机el驱动电路及有机el显示设备
CN101150147A (zh) * 2006-08-24 2008-03-26 寇比欧股份有限公司 印刷非易失性存储器
KR20080036449A (ko) * 2006-10-23 2008-04-28 삼성전자주식회사 반도체 소자의 제조방법
CN102648523A (zh) * 2009-12-01 2012-08-22 拉姆伯斯公司 具有纹理化沟道和栅极的平面型mosfet
CN104054181A (zh) * 2011-12-30 2014-09-17 英特尔公司 全包围栅晶体管的可变栅极宽度
CN102655156A (zh) * 2012-03-19 2012-09-05 京东方科技集团股份有限公司 一种阵列基板及其制造方法
WO2013169243A1 (en) * 2012-05-09 2013-11-14 Fabio Alessio Marino High performance transistor
CN104022157A (zh) * 2014-05-26 2014-09-03 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及显示装置
CN104576761A (zh) * 2015-02-06 2015-04-29 合肥京东方光电科技有限公司 薄膜晶体管及其制造方法、显示基板和显示装置
CN104810382A (zh) * 2015-05-07 2015-07-29 深圳市华星光电技术有限公司 Amoled背板的制作方法及其结构
CN205452295U (zh) * 2016-02-02 2016-08-10 昆山龙腾光电有限公司 薄膜晶体管、阵列基板及显示装置
CN106024909A (zh) * 2016-07-27 2016-10-12 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
CN108257972A (zh) * 2016-12-28 2018-07-06 乐金显示有限公司 显示装置
CN106898614A (zh) * 2017-02-27 2017-06-27 京东方科技集团股份有限公司 一种柔性阵列基板、显示面板及制作方法
CN107342327A (zh) * 2017-08-10 2017-11-10 睿力集成电路有限公司 一种半导体存储器的晶体管结构及制作方法

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