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CN110875381B - 一种半导体器件及其制造方法 - Google Patents

一种半导体器件及其制造方法 Download PDF

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CN110875381B
CN110875381B CN201810996433.5A CN201810996433A CN110875381B CN 110875381 B CN110875381 B CN 110875381B CN 201810996433 A CN201810996433 A CN 201810996433A CN 110875381 B CN110875381 B CN 110875381B
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Abstract

本发明实施例公开了一种半导体器件及其制造方法，该半导体器件包括：衬底、形成在衬底上的外延多层结构、以及形成在外延多层结构上的栅极结构，栅极结构嵌置于外延多层结构内，外延多层结构包括氮化镓沟道层，栅极结构包括栅极沟道层和栅极势垒层，栅极沟道层的面向衬底的第一表面至少延伸至氮化镓沟道层内。本发明实现了对半导体器件的阈值电压的精确控制，降低导通电阻，提高了阈值电压均匀性和电子迁移率。

Description

一种半导体器件及其制造方法
技术领域
本发明实施例涉及微电子技术，尤其涉及一种半导体器件及其制造方法。
背景技术
氮化镓(GaN)基半导体材料具有禁带宽度大，耐高压、耐高温、耐腐蚀、抗辐射等特点。而且GaN可以通过异质结构形成高电子迁移率晶体管(HEMT)，具有高击穿电压、低导通电阻、高开关频率、低损耗等优势，是制作功率器件的理想材料。GaN HEMT根据其导电方式的不同，分为增强型和耗尽型两种。
AlGaN/GaN异质结构中存在较强的二维电子气且具有高电子迁移率，通常采用AlGaN/GaN异质结形成的器件为耗尽型器件。而在许多地方耗尽型氮化镓器件的应用具有一定的局限性，比如在电路系统中，需要设计负电压的栅极驱动电路以实现对器件的控制，增大了电路复杂性。此外，耗尽型器件在失效时存在安全性的不足，不适宜应用在功率开关器件中。因此增强型氮化镓器件的研究具有十分重要的意义。
基于p型栅技术制备增强型HEMT是一种可行的方案，通过p型氮化物来提拉AlGaN/GaN异质结处的费米能级，形成耗尽区，从而实现增强型氮化镓器件。在现有技术中，通常采用在栅极区采用部分刻蚀栅极势垒层，并生长p型氮化物层形成半导体器件。然而，对栅极势垒层的刻蚀精确度控制难度较大，会对增强型氮化镓器件的阈值电压均匀性和工艺重复性产生极大影响，非常容易造成阈值电压均匀性差，并且刻蚀产生的表面损伤较难控制，可能会导致栅极沟道中二维电子气的迁移率下降、漏电增加，导通电阻增加等问题，影响增强型氮化镓器件的可靠性。
发明内容
本发明实施例提供一种半导体器件及其制造方法，解决现有半导体器件的阈值电压均匀性差、电子迁移率低、导通电阻高的问题。
本发明实施例提供了一种半导体器件，包括：
衬底、形成在所述衬底上的外延多层结构、以及形成在所述外延多层结构上的栅极结构，所述栅极结构嵌置于所述外延多层结构内，所述外延多层结构包括沟道层，所述栅极结构包括栅极沟道层和栅极势垒层，所述栅极沟道层的面向所述衬底的第一表面至少延伸至所述沟道层内。
进一步地，所述栅极沟道层的背离所述衬底的第二表面与所述沟道层的背离所述衬底的一侧表面之间的间距小于或等于第一预设距离。
进一步地，所述第一预设距离为5nm。
进一步地，所述外延多层结构还包括势垒层，所述势垒层与沟道层接触面处形成第一二维电子气，所述栅极沟道层和栅极势垒层接触面处形成第二二维电子气。
进一步地，所述外延多层结构还包括形成在所述氮化镓沟道层的面向所述衬底一侧表面的缓冲层，所述栅极沟道层的第一表面延伸至所述缓冲层内。
进一步地，所述栅极势垒层的厚度小于或等于30nm。
进一步地，所述栅极势垒层的组成材料为铝镓氮材料、氮化铝材料或铝铟镓氮材料。
进一步地，所述栅极结构还包括在所述栅极势垒层背离衬底一侧的p型氮化物层或/和在栅极沟道层面向衬底一侧的栅极背势垒层。
进一步地，所述p型氮化物层的空穴浓度应大于或等于1*1017cm-3。
进一步地，所述栅极结构还包括栅极金属层和栅极介质层。
本发明实施例还提供了一种半导体器件的制造方法，包括：
提供一衬底；
在所述衬底上形成外延多层结构，所述外延多层结构包括沟道层和势垒层；
在所述外延多层结构上形成栅极结构，所述栅极结构嵌置于所述外延多层结构内，所述栅极结构包括采用二次生长工艺依次层叠形成的栅极沟道层和栅极势垒层，所述栅极沟道层的面向所述衬底的第一表面至少延伸至所述沟道层内。
进一步地，所述形成栅极结构还包括依次层叠形成在栅极调制层上的p型氮化物层和栅极金属层。
本发明实施例中，通过对栅极沟道层表面和沟道层之间的距离设定，从而达到准确控制阈值电压和降低导通电阻的效果，且当栅极沟道层和势垒层由二次生长工艺形成，避免了刻蚀栅极势垒层对阈值电压均匀性的影响；在栅极沟道层的与栅极势垒层接触的位置形成有二维电子气层，则该二维电子气层远离刻蚀损伤，如此可避免刻蚀损伤导致的二维电子气的电子迁移率下降、漏电流大等问题。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1～图7是本发明实施例提供的多种半导体器件的示意图；
图8是本发明实施例提供的一种半导体器件的制造方法的流程图；
图9是本发明实施例提供的一种半导体器件的制造流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例中的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参考图1所示，为本发明实施例提供的一种半导体器件的示意图。该半导体器件包括：衬底10、形成在衬底10上的外延多层结构20、以及形成在外延多层结构20上的栅极结构30，栅极结构30嵌置于外延多层结构20内，外延多层结构20包括沟道层21，栅极结构30包括栅极沟道层31和栅极势垒层32，栅极沟道层31的面向衬底10的第一表面至少延伸至沟道层21内。
本实施例中，可选衬底10的材料为蓝宝石、碳化硅、硅、铌酸锂、绝缘衬底硅、氮化镓和氮化铝中的任意一种。本领域技术人员可以理解，半导体器件的衬底包括但不限于以上示例，任意一种可作为半导体器件的衬底的材料均落入本发明的保护范围。
本实施例中，衬底10上形成有外延多层结构20。外延多层结构20包括沟道层21，外延多层结构20还包括形成在沟道层21上的势垒层24，可选沟道层21的材料为氮化镓即沟道层21可以是氮化镓沟道层，势垒层24的材料为铝镓氮层或铝铟镓氮层，其中势垒层24中铝的含量可从0到1范围内变化，可选势垒层24的厚度大于或等于10nm。沟道层21还和位于其上方的势垒层24一起形成异质结结构，则沟道层21提供了二维电子气运动的沟道，具体的沟道层21与势垒层24的接触面处形成有第一二维电子气层21a。本领域技术人员可以理解，势垒层的材料和厚度包括但不限于以上示例，相关从业人员可根据产品所需合理选取势垒层的材料和厚度。
本实施例中，外延多层结构20上形成有栅极结构30，栅极结构30嵌置于外延多层结构20内，具体的，形成外延多层结构20后，对外延多层结构20进行选择区域刻蚀以形成栅极区域，再在栅极区域中沉积栅极多膜层以在外延多层结构20内嵌置栅极结构30。
本实施例中，栅极结构30栅极沟道层31和栅极势垒层32。例如采用二次生长工艺形成栅极沟道层31和栅极势垒层32，则栅极沟道层31和栅极势垒层32只会生长在外延多层结构20中刻蚀出的栅极区域，实现了栅极结构30的选择性二次生长。可选该二次生长工艺为金属有机化合物气相沉积工艺MOCVD或分子束外延工艺MBE。采用二次生长工艺形成栅极沟道层31和栅极势垒层32，生长出的栅极沟道层31和栅极势垒层32的厚度均匀性高，能够准确控制栅极沟道层31和栅极势垒层32的厚度并提高栅极沟道层31和栅极势垒层32的厚度均匀性，从而达到准确控制阈值电压和提高阈值电压均匀性的效果。
可选栅极势垒层32的厚度小于或等于30nm。可选栅极势垒层32的组成材料为铝镓氮材料AlGaN、氮化铝材料AlN或铝铟镓氮AlInGaN材料。
现有技术中，通常在栅极区域采用部分刻蚀栅极势垒层并生长p型氮化物层的方式形成半导体器件，而刻蚀产生的表面损伤较难控制，可能会导致栅极沟道中二维电子气的迁移率下降、导通电阻升高、漏电增加等问题。本实施例中，在栅极沟道层31的与栅极势垒层32接触面的位置形成有第二二维电子气层31a即该第二二维电子气层31a形成在栅极沟道层31的上表面处，设置第二二维电子气层31a与周围外延多层结构20的二维电子气相接近，以降低半导体器件的导通电阻。进一步地，基于采用二次生长工艺生长形成栅极沟道层31和栅极势垒层32，因此栅极沟道层31和栅极势垒层32均没有刻蚀损伤，则第二二维电子气层31a远离刻蚀损伤，可同时避免二维电子气的电子迁移率下降、漏电流大等问题。
可选的，栅极沟道层31的面向衬底10的第一表面至少延伸沟道层21内，栅极沟道层31的背离衬底10的第二表面与氮化镓沟道层21的背离衬底10的一侧表面之间的间距小于或等于第一预设距离，则栅极沟道层31表面的第二二维电子气层31a与氮化镓沟道层21表面的第一二维电子气层21a能够相接近即栅极结构30的二维电子气与周围外延多层结构20的二维电子气距离较近或能够连接，如此可防止栅极沟道层31表面的第二二维电子气层31a与氮化镓沟道层21表面的第一二维电子气层21a之间的势垒造成导通电阻增大的问题。
可选栅极沟道层31的第一表面位于沟道层21表面的第一二维电子气层21a的靠近衬底10一侧的下方。在保证栅极结构30的第二二维电子气层31a与外延多层结构20的第一二维电子气层21a相接近的基础上，如图2所示可选栅极沟道层31的第二表面与氮化镓沟道层21的上表面平齐，则栅极结构30内形成的第二二维电子气层31a与氮化镓沟道层21表面的第一二维电子气层21a几乎能够保持在同一平面，则外延多层结构20和栅极结构30之间的势垒降低，从而降低导通电阻。
在其他实施例中，如图3所示可选栅极沟道层31的第一表面与沟道层21的下表面平齐，则栅极结构30内形成的第二二维电子气层31a与沟道层21表面的第一二维电子气层21a相接近；或者，如图4所示可选栅极沟道层31的第二表面与沟道层21的上表面平齐，栅极沟道层31的第一表面与沟道层21的下表面平齐，则栅极结构30内形成的第二二维电子气层31a与沟道层21表面的第一二维电子气层21a保持在同一平面即接触；或者，可选栅极结构30内形成的第二二维电子气层31a与沟道层21表面的第一二维电子气层21a的间距相差小于等于5nm，为了提高半导体器件性能，减小导通电阻，优选的控制间距在小于等于2nm。
需要说明的是，在保证降低栅极沟道层31表面的第二二维电子气层31a与沟道层21表面的第一二维电子气层21a之间导通电阻的基础上，通过设定第一预设距离，能够更精确的使栅极沟道层31表面的第二二维电子气层31a与沟道层21表面的第一二维电子气层21a相接近以达到降低导通电阻的效果，从而提高半导体器件性能。本实施例中可选第一预设距离为5nm，本领域技术人员可以理解，在保证导通电阻的基础上，第一预设距离不限于上述数据示例。
实际中，如图3所示，可选外延多层结构20还包括成核层22。外延多层结构20的成核层22主要起到匹配衬底10和外延多层结构20中其他半导体材料层的作用，以此提高其他半导体材料层的成膜质量，同时还能够保护衬底10不被外延多层结构20中其他半导体材料层的离子(如镓金属离子)侵入，提高了半导体器件的性能。成核层22的质量还能够影响其上方其他半导体材料层的晶体质量、表面形貌以及电学性质等参数，而成核层22的质量与成核层22的生长工艺条件相关，具体的成核层22的生长温度和厚度随着不同的衬底10的材料而变化，因此选取不同的衬底10材料时，为了形成质量优异的成核层22，相关从业人员可合理选取成核层22的生长工艺条件，不同衬底材料下成核层的生长工艺条件也发生相应变化，在此不具体限定和说明。可选成核层22的材料为氮化铝，本领域技术人员可以理解，成核层的材料包括但不限于以上示例，任意一种可作为半导体器件的成核层的材料均落入本发明的保护范围。
实际中，如图4所示，可选外延多层结构20还包括介质层25。外延多层结构20的介质层25主要起到钝化层的作用，同时该介质层25在进行栅极区域刻蚀过程中以及后续生长栅极结构30过程中还起到掩膜的作用，使得栅极结构30的选择性生长得以实现。具体的，在二次生长中，栅极结构30中栅极沟道层31和栅极势垒层32在介质层25上的生长速率远低于在氮化镓沟道层21上的生长速率，因此通过利用介质层25覆盖，二次生长的栅极沟道层31材料和栅极势垒层32材料只存在于外延多层结构20中刻蚀出的栅极区域，实现了栅极结构30的选择性生长。可选介质层25的材料为SiN、SiO2、SiON、Al2O3、HfO2和HfAlOx中的任意一种或多种组合。该介质层25可以在金属有机化合物化学气相沉积(MOCVD)腔内进行原位生长，也可以通过低压力化学气相沉积工艺LPCVD、原子层沉积工艺ALD或者等离子体增强化学气相沉积工艺PECVD进行生长。
实际中，如图5所示，可选外延多层结构20还包括缓冲层23。外延多层结构20的缓冲层23主要起到释放应力、提高晶体质量、降低漏电、提高击穿电压的作用。可选缓冲层23的材料为铝镓氮材料AlxGayN，其中x+y＝1，以及缓冲层23的铝组分沿生长方向不断减小。在其他实施例中，还可选缓冲层23的材料为AlN/GaN超晶结构或含有AlN材料的GaN结构。
本实施例中，采用二次生长工艺形成栅极势垒层，能够准确控制栅极势垒层的厚度并提高栅极势垒层的厚度均匀性，从而达到准确控制阈值电压和提高均匀性的效果，通过二次生长工艺形成栅极势垒层，避免了刻蚀栅极势垒层对阈值电压均匀性的影响。本实施例中，采用二次生长工艺生长形成栅极沟道层和栅极势垒层，在栅极沟道层的与栅极势垒层接触的位置形成有二维电子气层，则二维电子气层远离刻蚀损伤，如此可避免刻蚀损伤导致的二维电子气的电子迁移率下降、漏电流大等问题。本实施例中，可选栅极沟道层的第一表面至少延伸至氮化镓沟道层内，栅极沟道层的第二表面与氮化镓沟道层的背离衬底的一侧表面之间的间距小于或等于第一预设距离，则栅极结构与外延多层结构的二维电子气层连接，从而降低半导体器件的导通电阻。
参考图5所示，为本发明实施例提供的一种半导体器件的示意图。本实施例所示半导体器件与图1～图4所示半导体器件的区别仅在于，外延多层结构20还包括形成在沟道层21的面向衬底10一侧表面的缓冲层23，栅极沟道层31的第一表面延伸至缓冲层23内。
本实施例中，栅极沟道层31的第一表面延伸至缓冲层23内，栅极沟道层31的背离衬底10的第二表面与氮化镓沟道层21的背离衬底10的一侧表面之间的间距小于或等于第一预设距离，则栅极沟道层31表面的第二二维电子气层31a与氮化镓沟道层21表面的第一二维电子气层21a能够相接近，即栅极结构30与周围外延多层结构20的二维电子气相接近，如此可降低栅极沟道层31表面的第二二维电子气层31a与氮化镓沟道层21表面的第一二维电子气层21a之间的势垒，从而降低半导体器件的导通电阻。同时，栅极结构30中采用二次生长工艺依次层叠形成栅极沟道层31和栅极势垒层32，能够准确控制栅极势垒层32的厚度并提高栅极势垒层32的厚度均匀性，从而达到准确控制阈值电压和提高阈值电压均匀性的效果。以及，栅极结构30中第二二维电子气层31a形成在栅极沟道层31的上表面处，而采用二次生长工艺形成的栅极沟道层31和栅极势垒层32均没有刻蚀损伤，则第二二维电子气层31a远离刻蚀损伤，如此可避免刻蚀损伤导致的二维电子气的电子迁移率下降、漏电流大等问题。
示例性的，在上述任意实施例的基础上，如图1～图5所示可选栅极结构30还包括依次层叠形成在栅极势垒层32上的p型氮化物层33和栅极金属层34。p型氮化物层33主要用于起到耗尽栅极结构30中第二二维电子气层31a、形成耗尽区的作用，以此形成半导体器件。可选p型氮化物层33的厚度大于或等于50nm；可选p型氮化物层33的组成材料为铝镓氮AlGaN材料、铝铟氮AlInN材料、铝氮AlN材料、铝铟镓氮AlInGaN材料、铟镓氮InGaN材料或氮化镓GaN材料；可选p型氮化物层33的空穴浓度应大于或等于1*1017cm-3。p型氮化物层33用于耗尽栅极结构30中第二二维电子气层31a，其厚度和空穴浓度与耗尽效果相关，因此相关从业人员可根据产品所需合理设定p型氮化物层的厚度和空穴浓度，以保证耗尽栅极结构中的二维电子气，使器件的阈值电压大于0V，形成半导体器件。栅极金属层34可以是Ni、W、Ti、Pd、Au、Al中的一种或是其组合，栅极金属层34可以是方形或T型。
参考图6所示，为本发明实施例提供的一种半导体器件的示意图。本实施例提供的半导体器件与上述任意实施例的区别仅在于，可选栅极结构30还包括形成在p型氮化物层33和栅极金属层34之间的栅极介质层35。可选栅极介质层35可以为氮化硅SiN材料、二氧化硅SiO2材料、氮氧化硅SiON材料、氧化铝Al2O3材料和氧化铪HfO2材料材料中的任意一种或多种组合。栅极介质层35具有电容功能，在p型氮化物层33和栅极金属层34之间形成栅极介质层35，则只有给栅极金属层34施加更高的电压才能使器件导通，如此可进一步提高半导体器件的阈值电压，降低栅极漏电，增大栅压摆幅。
可选栅极介质层35的厚度大于或等于5nm且小于或等于50nm。半导体器件的阈值电压与栅极介质层35的厚度成线性关系，因此相关从业人员可根据产品所需，根据半导体器件的阈值电压所需调整栅极介质层35的厚度，通常为5-50nm。
可选栅极介质层35的生长工艺为金属有机化合物化学气相沉积工艺、低压力化学气相沉积工艺、原子层沉积工艺或者等离子体增强化学气相沉积工艺，即栅极介质层35可以在MOCVD腔内进行原位生长，也可以通过LPCVD、ALD或者PECVD等工艺生长。生长栅极介质层35之前，可选在MOCVD腔内已经采用二次生长工艺生长出栅极结构30的栅极沟道层31、栅极势垒层32和p型氮化物33，在MOCVD腔内栅极沟道层31、栅极势垒层32和p型氮化物33的界面处不会受到氧化影响，晶体质量更好，因此栅极介质层35的生长工艺不会影响栅极沟道层31和栅极势垒层32的生长质量和性能。
参考图7所示，为本发明实施例提供的一种半导体器件的示意图。本实施例提供的半导体器件与上述任意实施例的区别仅在于，可选栅极结构30还包括形成在栅极沟道层31的面向衬底10一侧表面的栅极背势垒层36。该栅极背势垒层36能够起到耗尽栅极沟道层31中二维电子气，进一步提高阈值电压的作用。在现有技术中，背势垒层通常存在于整个器件中即外延多层结构和栅极结构中，导致器件整体的二维电子气浓度降低。而在本实施例中，该背势垒只存在于栅极结构30中即栅极背势垒层36，不会降低周围的二维电子气浓度。该栅极背势垒层36可以是AlN、AlGaN、AlInN、p型GaN中的一种或是其组合。
参考图8所示，为本发明实施例提供的半导体器件的制造方法的流程图，结合图1～7和图9所示，该制造方法包括：
步骤110、提供一衬底10。
步骤120、在衬底10上形成外延多层结构20，外延多层结构20包括氮化镓沟道层21。
步骤130、在外延多层结构20上形成栅极结构30，栅极结构30嵌置于外延多层结构20内，栅极结构30包括采用二次生长工艺依次层叠形成的栅极沟道层31和栅极势垒层32，栅极沟道层31的面向衬底10的第一表面至少延伸至氮化镓沟道层21内。可选的栅极沟道层31的背离衬底10的第二表面与氮化镓沟道层31的背离衬底10的一侧表面之间的间距小于或等于第一预设距离。
对外延多层结构20进行局部刻蚀，并至少深入其中的氮化镓沟道层21，依次形成栅极区域；在栅极区域中，以外延多层结构20作为掩模，通过选择性二次生长工艺(如MOCVD)，形成栅极沟道层31和栅极势垒层32。其中，栅极结构30和外延多层结构20的二维电子气层相接近。可选栅极沟道层21的厚度与氮化镓沟道层21的刻蚀深度相同。可选栅极沟道层31的上表面与氮化镓沟道层21的上表面平齐。
可选在衬底10上依次形成成核层22、缓冲层23、氮化镓沟道层21、势垒层24和介质层25，以构成外延多层结构20。可选外延多层结构20还包括设置在势垒层24和氮化镓沟道层21之间的氮化铝层(未示出)。具体的，可选以介质层25为掩膜采用MOCVD工艺形成栅极结构30。
可选栅极势垒层32的组成材料为具有极化效应的III/V族材料，其厚度优选小于等于30nm。可选材料例如铝镓氮层、氮化铝层、铝铟镓氮层、铝铟氮层中的任意一种或是其组合。
可选栅极结构30还包括p型氮化物层33和栅极金属层34，以及还包括栅极介质层25，栅极金属层24的制造工艺有多种如MOCVD、PECVD等，栅极金属层24为半导体器件的栅电极。
本发明实施例中，采用二次生长工艺形成栅极沟道层和栅极势垒层，能够准确控制栅极沟道层和栅极势垒层的厚度并提高栅极沟道层和栅极势垒层的厚度均匀性，从而达到准确控制阈值电压和提高阈值电压均匀性的效果。与现有的技术相比，本发明通过二次生长工艺形成栅极沟道层和栅极势垒层，避免了刻蚀栅极势垒层对阈值电压均匀性的影响；在栅极沟道层的与栅极势垒层接触的位置形成有二维电子气层，则二维电子气层远离刻蚀损伤，如此可避免刻蚀损伤导致的二维电子气的电子迁移率下降、漏电流大等问题；可选的栅极沟道层的第一表面至少延伸至氮化镓沟道层内，栅极沟道层的第二表面与氮化镓沟道层的背离衬底的一侧表面之间的间距小于或等于第一预设距离，则栅极结构与外延多层结构的二维电子气层相接近，从而降低半导体器件的导通电阻。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (9)

1.一种半导体器件，其特征在于，包括：
衬底、形成在所述衬底上的外延多层结构、以及形成在所述外延多层结构上的栅极结构，所述栅极结构嵌置于所述外延多层结构内，所述外延多层结构包括沟道层，所述栅极结构包括栅极沟道层和栅极势垒层，所述栅极沟道层的面向所述衬底的第一表面至少延伸至所述沟道层内；
所述外延多层结构还包括势垒层，所述势垒层与沟道层接触面处形成第一二维电子气，所述栅极沟道层和栅极势垒层接触面处形成第二二维电子气；
所述栅极势垒层与所述势垒层或所述沟道层直接接触；
所述栅极沟道层的背离所述衬底的第二表面与所述沟道层的背离所述衬底的一侧表面之间的间距小于或等于第一预设距离；
所述第一预设距离为5nm。
2.根据权利要求1所述的半导体器件，其特征在于，所述外延多层结构还包括形成在所述沟道层的面向所述衬底一侧表面的缓冲层，所述栅极沟道层的第一表面延伸至所述缓冲层内。
3.根据权利要求1所述的半导体器件，其特征在于，所述栅极势垒层的厚度小于或等于30nm。
4.根据权利要求1所述的半导体器件，其特征在于，所述栅极势垒层的组成材料为铝镓氮材料、氮化铝材料或铝铟镓氮材料。
5.根据权利要求1所述的半导体器件，其特征在于，所述栅极结构还包括在所述栅极势垒层背离衬底一侧的p型氮化物层或/和在栅极沟道层面向衬底一侧的栅极背势垒层。
6.根据权利要求5所述的半导体器件，其特征在于，所述p型氮化物层的空穴浓度大于或等于1*1017cm-3。
7.根据权利要求5所述的半导体器件，其特征在于，所述栅极结构还包括栅极金属层和栅极介质层。
8.一种半导体器件的制造方法，其特征在于，包括：
提供一衬底；
在所述衬底上形成外延多层结构，所述外延多层结构包括沟道层和势垒层；
在所述外延多层结构上形成栅极结构，所述栅极结构嵌置于所述外延多层结构内，所述栅极结构包括采用二次生长工艺依次层叠形成的栅极沟道层和栅极势垒层，所述栅极沟道层的面向所述衬底的第一表面至少延伸至所述沟道层内；
所述外延多层结构还包括势垒层，所述势垒层与沟道层接触面处形成第一二维电子气，所述栅极沟道层和栅极势垒层接触面处形成第二二维电子气；
所述栅极势垒层与所述势垒层或所述沟道层直接接触；
所述栅极沟道层的背离所述衬底的第二表面与所述沟道层的背离所述衬底的一侧表面之间的间距小于或等于第一预设距离；
所述第一预设距离为5nm。
9.根据权利要求8所述的半导体器件制造方法，其特征在于，所述形成栅极结构还包括依次层叠形成在栅极调制层上的p型氮化物层和栅极金属层。
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