[go: up one dir, main page]

CN110809826B - 氧化物半导体装置以及氧化物半导体装置的制造方法 - Google Patents

氧化物半导体装置以及氧化物半导体装置的制造方法 Download PDF

Info

Publication number
CN110809826B
CN110809826B CN201880040851.5A CN201880040851A CN110809826B CN 110809826 B CN110809826 B CN 110809826B CN 201880040851 A CN201880040851 A CN 201880040851A CN 110809826 B CN110809826 B CN 110809826B
Authority
CN
China
Prior art keywords
oxide semiconductor
gallium oxide
layer
type
epitaxial layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880040851.5A
Other languages
English (en)
Other versions
CN110809826A (zh
Inventor
汤田洋平
绵引达郎
古川彰彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN110809826A publication Critical patent/CN110809826A/zh
Application granted granted Critical
Publication of CN110809826B publication Critical patent/CN110809826B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/18, H10D48/04 and H10D48/07, with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/441—Deposition of conductive or insulating materials for electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/637—Lateral IGFETs having no inversion channels, e.g. buried channel lateral IGFETs, normally-on lateral IGFETs or depletion-mode lateral IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/60—Impurity distributions or concentrations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/871—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group I-VI materials, e.g. Cu2O; being Group I-VII materials, e.g. CuI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/115—Resistive field plates, e.g. semi-insulating field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02414—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

提供一种氧化物半导体装置以及氧化物半导体装置的制造方法，在抑制异种材料向肖特基界面扩散的同时，提高被施加反向电压时的耐压。氧化物半导体装置具备：n型的氧化镓外延层(2)；p型的氧化物半导体层(5)，是与氧化镓外延层的材料不同的材料的氧化物；电介体层(7)，以覆盖氧化物半导体层的侧面的至少一部分的方式形成；阳极电极(4)；以及阴极电极(3)，在氧化物半导体层的下表面与氧化镓基板(1)之间或者氧化物半导体层(5a)的下表面与氧化镓外延层(2)之间形成异质pn结。

Description

氧化物半导体装置以及氧化物半导体装置的制造方法
技术领域
本申请说明书公开的技术涉及氧化物半导体装置以及氧化物半导体装置的制造方法。
背景技术
电力电子(power electronics，简称PE)是迅速并且高效地进行电的直流、交流或者频率等的变换等的技术，是表示除了以往以来的电力工程(power engineering)以外还融合以近年来的半导体为基础的电子工程(electronic engineering)和控制工程(control engineering)的技术的用词。
PE是当前在动力用、工业用、输送用以及家庭用等用电的场景中可以说一定会应用到的技术。
近年来，电能在全部能源消耗中所占的比例、即电力化率不仅在日本而且在世界上来看也持续着上升倾向。作为其背景，可以列举近年来在电力的利用面中开发便利性以及节能性优良的设备，提高电的利用率。肩负这些基础的技术是PE技术。
另外，PE技术还可以说是如下技术：成为变换对象的电的状态(例如频率、电流或者电压的大小等)不管是怎样的状态，都要变换为适合于利用的设备的电的状态。PE技术中的基本要素是整流部以及逆变器。并且，形成这些基础的是半导体，而且是应用半导体的二极管或者晶体管等半导体元件。
在当前的PE领域中，作为半导体整流元件的二极管被利用于以电气设备为代表的各种用途。并且，二极管被应用于广泛的范围的频带。
近年来，在高耐压并且大容量的用途中，开发低损失并且可高频地动作的开关元件并得到实用化。另外，所使用的材料也转变为宽带隙材料，实现元件的高耐压化。
作为代表例子，有肖特基势垒二极管(Schottky barrier diode、即SBD)或者pn二极管(PND)等，这些二极管被广泛使用于各种用途。
例如，开发出如专利文献1例示那样的同时设置有肖特基结和pn结的merged P-i-n/schottky diode(MPS，混合P-i-n肖特基二极管)构造的半导体装置。
在MPS构造中，通过PND的双极动作，相比于SBD单体的情况，能够以小的电压降而使超过额定的大的浪涌电流流过。因此，在MPS构造中，正向浪涌耐量被改善。由此，开发出抑制正向电压降的增大并且正向浪涌耐量高的具有整流功能的半导体装置。
另外，如专利文献2例示那样，能够通过从封端构造和漂移层的界面的pn结部产生的耗尽层，缓和沟槽的底部中的电场集中。由此，开发出能够降低半导体装置的正向电压以及反向泄漏电流、能够简单地进行整流动作的半导体装置。
现有技术文献
专利文献1：日本特开2012-227429号公报
专利文献2：日本特开2014-127573号公报
发明内容
在专利文献1例示的半导体装置中，在构成MPS构造的pn材料之间，形成有从该pn材料之间的界面到达至下方的槽部。通过设为这样的结构，正向的电压降的增大被抑制，另一方面，存在被施加反向电压时的耐压降低这样的问题。
另外，在专利文献2例示的使用SiC的半导体装置中，设想利用同一材料形成pn结，在半导体层中使用的材料未设想氧化物。在使用氧化物材料的情况下，需要防止金属原子等向肖特基界面扩散。另外，p型氧化物半导体存在针对由于氧化而失去p型导电性的对策不充分这样的问题。
本申请说明书公开的技术是为了解决如以上记载的问题而完成的，其目的在于提供一种在由氧化物半导体材料形成的氧化物半导体装置中在抑制异种材料向肖特基界面扩散的同时提高被施加反向电压时的耐压的技术。
本申请说明书公开的技术的第1方案具备：n型的氧化镓外延层，形成于n型的氧化镓基板的上表面；p型的氧化物半导体层，从所述氧化镓外延层的上表面至少形成至内部，并且是与所述氧化镓外延层的材料不同的材料的氧化物；电介体层，以覆盖所述氧化物半导体层的侧面的至少一部分的方式形成，并且由介电常数比构成所述氧化物半导体层的所述材料小的材料构成；阳极电极，形成于所述氧化镓外延层的上表面，并且与所述氧化镓外延层形成肖特基结；以及阴极电极，形成于所述氧化镓基板的下表面，并且与所述氧化镓基板形成欧姆接合，在所述氧化物半导体层的下表面与所述氧化镓基板之间或者所述氧化物半导体层的下表面与所述氧化镓外延层之间，形成异质pn结。
另外，在本申请说明书公开的技术的第2方案中，在n型的氧化镓基板的下表面，形成与所述氧化镓基板进行欧姆接合的阴极电极，在所述氧化镓基板的上表面，使n型的氧化镓外延层外延生长，形成从所述氧化镓外延层的上表面至少到达内部的槽部，在所述槽部的侧面的至少一部分形成电介体层，在侧面形成有所述电介体层的状态的所述槽部内，形成p型的氧化物半导体层，该p型的氧化物半导体层是与所述氧化镓外延层的材料不同的材料的氧化物，并且由介电常数比所述电介体层高的材料构成，在所述氧化镓外延层的上表面，形成与所述氧化镓外延层进行肖特基接合的阳极电极，在所述氧化物半导体层的下表面与所述氧化镓基板之间或者所述氧化物半导体层的下表面与所述氧化镓外延层之间，形成异质pn结。
另外，在本申请说明书公开的技术的第3方案中，在n型的氧化镓基板的下表面，形成与所述氧化镓基板进行欧姆接合的阴极电极，在所述氧化镓基板的上表面，使n型的第1氧化镓外延层外延生长，在所述第1氧化镓外延层的上表面，部分地形成作为与所述第1氧化镓外延层的材料不同的材料的氧化物的p型的氧化物半导体层，在所述氧化物半导体层的侧面的至少一部分，形成由介电常数比构成所述氧化物半导体层的所述材料小的材料构成的电介体层，覆盖所述第1氧化镓外延层、所述氧化物半导体层及所述电介体层地使n型的第2氧化镓外延层外延生长，在所述第2氧化镓外延层的上表面，形成与所述第2氧化镓外延层进行肖特基接合的阳极电极，在所述氧化物半导体层的下表面与所述第1氧化镓外延层的上表面之间，形成异质pn结。
另外，本申请说明书公开的技术的第4方案具备：n型的氧化镓外延层，形成于n型的氧化镓基板的上表面；p型的氧化物半导体层，从所述氧化镓外延层的上表面至少形成至内部，并且是与所述氧化镓外延层的材料不同的材料的氧化物；电介体层，以覆盖所述氧化物半导体层的侧面的至少一部分的方式形成，并且由介电常数比构成所述氧化物半导体层的所述材料小的材料构成；源电极，形成于所述氧化镓外延层的上表面，并且与所述氧化镓外延层及所述氧化物半导体层直接形成接合；栅电极，与所述氧化镓外延层及所述氧化物半导体层经由所述电介体层接触；以及漏电极，形成于所述氧化镓基板的下表面，并且与所述氧化镓基板直接接合，在所述氧化镓外延层的下表面与所述氧化镓基板之间，形成异质pn结。
本申请说明书公开的技术的第1方案具备：n型的氧化镓外延层，形成于n型的氧化镓基板的上表面；p型的氧化物半导体层，从所述氧化镓外延层的上表面至少形成至内部，并且是与所述氧化镓外延层的材料不同的材料的氧化物；电介体层，以覆盖所述氧化物半导体层的侧面的至少一部分的方式形成，并且由介电常数比构成所述氧化物半导体层的所述材料小的材料构成；阳极电极，形成于所述氧化镓外延层的上表面，并且与所述氧化镓外延层形成肖特基结；以及阴极电极，形成于所述氧化镓基板的下表面，并且与所述氧化镓基板形成欧姆接合，在所述氧化物半导体层的下表面与所述氧化镓基板之间或者所述氧化物半导体层的下表面与所述氧化镓外延层之间，形成异质pn结。根据这样的结构，在由异种氧化物半导体材料形成异质pn结的氧化物半导体装置中，能够在抑制异种材料向肖特基界面扩散的同时，提高被施加反向电压时的耐压。
另外，在本申请说明书公开的技术的第2方案中，在n型的氧化镓基板的下表面，形成与所述氧化镓基板进行欧姆接合的阴极电极，在所述氧化镓基板的上表面，使n型的氧化镓外延层外延生长，形成从所述氧化镓外延层的上表面至少到达内部的槽部，在所述槽部的侧面的至少一部分形成电介体层，在侧面形成有所述电介体层的状态的所述槽部内，形成p型的氧化物半导体层，该p型的氧化物半导体层是与所述氧化镓外延层的材料不同的材料的氧化物，并且由介电常数比所述电介体层高的材料构成，在所述氧化镓外延层的上表面，形成与所述氧化镓外延层进行肖特基接合的阳极电极，在所述氧化物半导体层的下表面与所述氧化镓基板之间或者所述氧化物半导体层的下表面与所述氧化镓外延层之间，形成异质pn结。根据这样的结构，在由异种氧化物半导体材料形成异质pn结的氧化物半导体装置的制造时，无需通过添加p型杂质进行p型载流子浓度控制，而能够形成p型的半导体层。具体而言，通过在n型的氧化镓外延层中形成槽部，并在该槽部内形成电介体层以及p型的氧化物半导体层，从而能够实现上述构造。
另外，在本申请说明书公开的技术的第3方案中，在n型的氧化镓基板的下表面，形成与所述氧化镓基板进行欧姆接合的阴极电极，在所述氧化镓基板的上表面，使n型的第1氧化镓外延层外延生长，在所述第1氧化镓外延层的上表面，部分地形成作为与所述第1氧化镓外延层的材料不同的材料的氧化物的p型的氧化物半导体层，在所述氧化物半导体层的侧面的至少一部分，形成由介电常数比构成所述氧化物半导体层的所述材料小的材料构成的电介体层，覆盖所述第1氧化镓外延层、所述氧化物半导体层及所述电介体层地使n型的第2氧化镓外延层外延生长，在所述第2氧化镓外延层的上表面，形成与所述第2氧化镓外延层进行肖特基接合的阳极电极，在所述氧化物半导体层的下表面与所述第1氧化镓外延层的上表面之间，形成异质pn结。根据这样的结构，在由异种氧化物半导体材料形成异质pn结的氧化物半导体装置的制造时，无需通过添加p型杂质进行p型载流子浓度控制，而能够形成p型的半导体层。具体而言，通过在n型的氧化镓外延层的上表面部分地形成p型的氧化物半导体层以及电介体层，以掩埋该氧化物半导体层之间的间隙的方式使n型的氧化镓外延层再次外延生长，从而能够实现上述构造。
另外，本申请说明书公开的技术的第4方案具备：n型的氧化镓外延层，形成于n型的氧化镓基板的上表面；p型的氧化物半导体层，从所述氧化镓外延层的上表面至少形成至内部，并且是与所述氧化镓外延层的材料不同的材料的氧化物；电介体层，以覆盖所述氧化物半导体层的侧面的至少一部分的方式形成，并且由介电常数比构成所述氧化物半导体层的所述材料小的材料构成；源电极，形成于所述氧化镓外延层的上表面，并且与所述氧化镓外延层及所述氧化物半导体层直接形成接合；栅电极，与所述氧化镓外延层及所述氧化物半导体层经由所述电介体层接触；以及漏电极，形成于所述氧化镓基板的下表面，并且与所述氧化镓基板直接接合，在所述氧化镓外延层的下表面与所述氧化镓基板之间，形成异质pn结。根据这样的结构，在由异种氧化物半导体材料形成异质pn结的氧化物半导体装置中，能够在抑制异种材料向肖特基界面扩散的同时，提高被施加反向电压时的耐压。
与本申请说明书公开的技术有关的目的、特征、方案以及优点通过以下示出的详细的说明和附图会变得更加清楚。
附图说明
图1是概略地例示与实施方式有关的用于实现半导体装置的结构的俯视图。
图2是概略地例示图1的切面I-I’处的半导体装置的结构的剖面图。
图3是概略地例示与实施方式有关的半导体装置的结构的剖面图。
图4是概略地例示与实施方式有关的半导体装置的结构的剖面图。
图5是例示与实施方式有关的半导体装置的制造工序的剖面图。
图6是例示与实施方式有关的半导体装置的制造工序的剖面图。
图7是例示与实施方式有关的半导体装置的制造工序的剖面图。
图8是例示与实施方式有关的半导体装置的制造工序的剖面图。
图9是例示与实施方式有关的半导体装置的制造工序的剖面图。
图10是例示与实施方式有关的半导体装置的制造工序的剖面图。
图11是例示与实施方式有关的半导体装置的制造工序的剖面图。
图12是例示与实施方式有关的半导体装置的制造工序的剖面图。
图13是例示与实施方式有关的半导体装置的制造工序的剖面图。
图14是例示与实施方式有关的半导体装置的制造工序的剖面图。
图15是例示与实施方式有关的半导体装置的制造工序的剖面图。
图16是例示与实施方式有关的半导体装置的制造工序的剖面图。
图17是例示与实施方式有关的半导体装置的制造工序的剖面图。
图18是例示与实施方式有关的半导体装置的制造工序的剖面图。
图19是例示与实施方式有关的半导体装置的制造工序的剖面图。
图20是例示与实施方式有关的半导体装置的制造工序的剖面图。
图21是概略地例示与实施方式有关的半导体装置的结构的剖面图。
图22是概略地例示与实施方式有关的半导体装置的结构的剖面图。
(符号说明)
1：n型氧化镓基板；2、2a、2b、2c：n型氧化镓外延层；3：阴极电极；4：阳极电极；5、5a、5c：p型氧化物半导体层；6：场板(field plate)用电介体层；7、7a、7b、7c：电介体层；10：槽部；11：源电极；12：栅电极；13：漏电极。
具体实施方式
以下，一边参照所附的附图，一边说明实施方式。
此外，附图是概略地示出的图，为便于说明，适当进行结构的省略或者结构的简化。另外，在不同的附图中分别示出的结构等的大小以及位置的相互关系未必被正确地记载，而可适当地变更。
另外，在以下示出的说明中，对同样的构成要素附加相同的符号来图示，设为它们的名称和功能也是同样的。因此，为了避免重复，有时省略关于它们的详细的说明。
另外，在以下记载的说明中，存在使用“上”、“下”、“左”、“右”、“侧”、“底”、“表”或者“背”等意味着特定的位置和方向的用词的情况，但这些用词是为了易于理解实施方式的内容而便于说明所使用的用词，与实际上实施时的方向无关。
另外，在以下记载的说明中，存在使用“第1”或者“第2”等序数的情况，但这些用词是为了易于理解实施方式的内容而便于说明所使用的用词，并不限定于能够根据这些序数生成的顺序等。
<第1实施方式>
以下，说明与本实施方式有关的氧化物半导体装置以及氧化物半导体装置的制造方法。
<关于氧化物半导体装置的结构>
首先，说明与本实施方式有关的半导体装置的结构。
图1是概略地例示与本实施方式有关的用于实现半导体装置的结构的俯视图。另外，图2是概略地例示图1的切面I-I’处的半导体装置的结构的剖面图。
如图1以及图2例示那样，与本实施方式有关的半导体装置是同时设置肖特基势垒二极管(SBD)和pn结二极管(PND)的MPS。
另外，在本实施方式中，作为半导体装置，说明第1电极是阳极电极且第2电极是阴极电极的肖特基势垒二极管，但半导体装置不限定于肖特基势垒二极管，也可以是构成其它开关元件的半导体装置。
如图2例示那样，作为n型氧化物半导体的单晶的n型氧化镓基板1具有第1主面(即上表面)和设置于第1主面的背侧的第2主面(即下表面)。半导体装置在n型氧化镓基板1的第1主面上具备n型氧化镓外延层2。而且，半导体装置在n型氧化镓基板1的第2主面上具备与n型氧化镓基板1进行了欧姆接合的阴极电极3，在n型氧化镓外延层2的上表面具备与n型氧化镓外延层2进行了肖特基接合的阳极电极4。
另外，半导体装置具备多个p型氧化物半导体层5，该多个p型氧化物半导体层5从n型氧化镓外延层2的上表面形成至n型氧化镓外延层2的下表面。p型氧化物半导体层5和阳极电极4形成欧姆接合。
而且，半导体装置在n型氧化镓外延层2与阳极电极4之间具备场板用电介体层6。将场板用电介体层6和阳极电极4进行层叠而成的部分构成场板构造，提高半导体装置的被施加反向电压时的耐压。
另外，半导体装置具备电介体层7，该电介体层7形成于n型氧化镓外延层2和p型氧化物半导体层5的接触面的整个面。通过设置电介体层7，在n型氧化镓外延层2与p型氧化物半导体层5之间防止原子的扩散。其结果，能够抑制由于原子向在n型氧化镓外延层2与阳极电极4之间形成的肖特基界面扩散而引起的影响，能够维持正常的肖特基界面。
n型氧化镓基板1为由Ga2O3的单晶构成的n型的氧化物半导体，更优选为由β-Ga2O3的单晶构成的n型的氧化物半导体。n型氧化镓基板1由于结晶中的氧缺乏而呈现n型的传导性，所以也可以不包含n型杂质，但也可以包含硅(Si)或者锡(Sn)等n型杂质。
即，n型氧化镓基板1可以是仅由于氧缺乏而呈现n型的传导性的基板、仅由于n型杂质而呈现n型的传导性的基板以及由于氧缺乏和n型杂质这两方而呈现n型的传导性的基板中的任意基板。
n型氧化镓基板1的n型载流子浓度是氧缺乏和n型杂质的合计的浓度，例如可以是1×1017cm-3以上并且1×1018cm-3以下。另外，为了降低n型氧化镓基板1和阳极电极4的接触电阻，杂质浓度也可以是更高的浓度。
n型氧化镓外延层2形成于n型氧化镓基板1的上表面。n型氧化镓外延层2为由Ga2O3的单晶构成的n型的氧化物半导体，更优选为由β-Ga2O3的单晶构成的n型的氧化物半导体。n型氧化镓外延层2的n型载流子浓度优选为是比n型氧化镓基板1低的浓度，例如也可以是1×1015cm-3以上并且1×1017cm-3以下。
阴极电极3形成于n型氧化镓基板1的下表面。阴极电极3为了与n型氧化镓基板1进行欧姆接合，优选为由功函数比n型氧化镓基板1的功函数小的金属材料构成。另外，优选为用由于在n型氧化镓基板1的第2主面上形成阴极电极3后的热处理而n型氧化镓基板1和阴极电极3的接触电阻变小的金属材料来构成。
作为这样的金属材料，例如可以是钛(Ti)。另外，阴极电极3也可以层叠多个金属材料来构成，例如在与n型氧化镓基板1的第2主面接触的金属材料是易于氧化的金属材料的情况下，也可以在该金属材料的下表面形成不易氧化的金属材料来构成层叠构造的阴极电极3。例如，也可以将与n型氧化镓基板1接触的第1层设为Ti，在作为第1层的Ti的下表面形成由金(Au)或者银(Ag)构成的第2层而作为阴极电极3。另外，阴极电极3既可以形成于n型氧化镓基板1的第2主面的整体，也可以形成于n型氧化镓基板1的第2主面的一部分。
阳极电极4形成于n型氧化镓外延层2的上表面。阳极电极4为了与n型氧化镓外延层2进行肖特基接合，由功函数比n型氧化镓外延层2的功函数大的金属材料构成。而且，阳极电极4为了与p型氧化物半导体层5进行欧姆接合，更优选为由功函数比构成p型氧化物半导体层5的p型氧化物半导体材料的功函数小的金属材料构成。
作为这样的金属材料，例如可以是铂(Pt)、镍(Ni)、金(Au)或者钯(Pd)。阳极电极4与阴极电极3同样地可以是层叠构造，例如也可以与n型氧化镓外延层2接触地形成适合于与n型氧化镓外延层2的肖特基接合的金属材料作为第1层，在第1层的上表面，形成成为第2层的金属材料作为阳极电极4。
p型氧化物半导体层5从n型氧化镓外延层2的上表面形成至下表面。p型氧化物半导体层5与n型氧化镓基板1直接接合。并且，在p型氧化物半导体层5的下表面与n型氧化镓基板1之间，形成异质pn结。另外，p型氧化物半导体层5由氧化铜(Cu2O)、氧化银(Ag2O)、氧化镍(NiO)或者氧化锡(SnO)等即使不添加p型杂质也呈现p型的传导性的p型氧化物半导体构成。例如，在作为金属氧化物的Cu2O中，Cu的3d轨道形成肩负空穴传导的价电子带上端，由于Cu缺乏而出现空穴，所以呈现p型的传导性。并且，Cu2O由于氧化而变化为CuO，所以Cu的3d轨道不会形成价电子带上端。因此，使p型的传导性消失。p型氧化物半导体层5以由具有这样的性质的金属氧化物形成的p型氧化物半导体来构成，一般而言，p型氧化物半导体即使不添加p型杂质也呈现p型的传导性。
另外，p型氧化物半导体层5也可以是在Cu2O、Ag2O、NiO或者SnO中含有氧化铟(In2O3)、氧化镓(Ga2O3)或者氧化锌(ZoN)的p型氧化物半导体。此外，p型氧化物半导体层5由如上所述即使不添加p型杂质也呈现p型的传导性的p型氧化物半导体构成，但也可以添加p型杂质。
例如，在Cu2O中，能够将氮(N)用作p型杂质。在添加p型杂质的情况下，p型氧化物半导体的金属原子缺乏和p型杂质的合计成为p型载流子浓度。因此，在p型氧化物半导体层5中含有p型杂质，即使p型氧化物半导体的金属氧化物被氧化而使p型的传导性消失，也存在作为p型氧化物半导体整体而呈现p型的传导性的情况，但在金属氧化物被氧化而使p型的传导性消失时，p型氧化物半导体整体的p型的传导性降低，所以重要的是不使p型氧化物半导体的金属氧化物氧化。
场板用电介体层6例如由二氧化硅(SiO2)或者氧化铝(Al2O3)等材料构成，这些材料是绝缘破坏电场强度比构成n型氧化镓外延层2的Ga2O3大的材料。场板用电介体层6的层厚可以是几百nm程度，例如可以是100nm以上并且200nm以下。
电介体层7例如由二氧化硅(SiO2)、氮化硅(SiN)、氮化镓(GaN)或者氧化铝(Al2O3)等材料构成。电介体层7覆盖p型氧化物半导体层5的侧面整体、即沿着作为将阳极电极4和阴极电极3连接的方向的电流方向的面整体而形成。构成电介体层7的材料的介电常数小于构成p型氧化物半导体层5的材料的介电常数。电介体层7是为了防止金属原子从p型氧化物半导体层5朝向肖特基界面扩散而设置的。因此，只要能够防止从p型氧化物半导体层5朝向肖特基界面引起的金属原子的扩散，则电介体层7就不限定于绝缘层。
另外，电介体层7的膜厚特别是在包括包含于p型氧化物半导体层5的金属氧化物和形成混晶材料的金属氧化物的情况下，优选为3nm以上，例如也可以是3nm以上并且300nm以下。
<关于氧化物半导体装置的制造方法>
接下来，说明与本实施方式有关的半导体装置的制造方法。
首先，在n型氧化镓基板1的第2主面上形成阴极电极3。n型氧化镓基板1能够使用从利用熔体生长法(melt growth method)来制作的β-Ga2O3的单晶块按照基板状切出的基板。
接下来，在n型氧化镓基板1的第1主面上，通过外延生长而堆积n型氧化镓外延层2。能够在n型氧化镓基板1的第1主面上，通过有机金属化学气相沉积(metal organicchemical vapor deposition，即MOCVD)法、分子线外延(molecular beam epitaxy，即MBE)法或者卤化物气相外延(halide vapor phase epitaxy，即HVPE)法等方法来形成n型氧化镓外延层2。
接下来，在n型氧化镓基板1的第2主面上，通过蒸镀法或者溅射法来堆积成为阴极电极3的金属材料。例如，利用电子束蒸镀(EB蒸镀)在n型氧化镓基板1的第2主面上以100nm的厚度来堆积Ti，之后利用电子束蒸镀在该Ti上以300nm的厚度来堆积Ag，形成2层构造的阴极电极3。
之后，例如在氮环境或者氧环境中进行550℃并且5分钟的热处理。其结果，与n型氧化镓基板1欧姆接合的阴极电极3形成于n型氧化镓基板1的第2主面上。
此外，作为使n型氧化镓基板1与阴极电极3之间的接触电阻降低的方法，还有如下方法：在形成阴极电极3之前，在n型氧化镓基板1的第2主面上进行使用三氯化硼(BCl3)等的气体的RIE处理。
在此，作为形成p型氧化物半导体层5以及电介体层7的方法，有2个方法。第1个方法是如下方法：在n型氧化镓外延层2中形成槽部，向该槽部埋入p型氧化物半导体层5以及电介体层7。第2个方法是如下方法：在n型氧化镓基板1的第1主面上形成p型氧化物半导体层5以及电介体层7之后，以埋入它们的方式形成n型氧化镓外延层2。
例如，在第2个方法中，在由Cu2O形成p型氧化物半导体层5的情况下，在氩(Ar)气体和氮(N2)气体的混合气体中，通过将Cu2O利用于靶(target)的溅射法，在n型氧化镓基板1的第1主面上堆积Cu2O，从而能够形成p型氧化物半导体层5。
通过提高混合气体的N2的分压，从而能够提高p型氧化物半导体层5的载流子浓度来提高p型的传导性。另外，通过降低混合气体的N2的分压，从而能够降低p型氧化物半导体层5的载流子浓度来降低p型的传导性。
另外，在第1个方法中，作为在n型氧化镓外延层2中形成槽部的方法，有效的是使用BCl3等的气体的干蚀刻方法。
形成电介体层7的方法并未被特别限定，能够使用溅射法或者CVD法等既存的方法。作为电介体层7的设备的水平方向的厚度，优选为能够防止金属原子从p型氧化物半导体层5扩散的厚度、并且尽可能不抑制耗尽层的扩展的膜厚。
<第2实施方式>
说明与本实施方式有关的氧化物半导体装置以及氧化物半导体装置的制造方法。在以下的说明中，对与在以上记载的实施方式中说明的结构同样的结构附加相同的符号来图示，适当省略其详细的说明。
<关于氧化物半导体装置的结构>
图3是概略地例示与本实施方式有关的半导体装置的结构的剖面图。图3例示的半导体装置与第1实施方式例示的方案相比，与电流方向即图3中的上下方向平行地延伸的电介体层7a的长度不同。
如图3例示那样，电介体层7a的电流方向的长度比邻接的p型氧化物半导体层5的电流方向的长度短。即，电介体层7a的下表面位于比p型氧化物半导体层5的下表面浅的位置。在与第1实施方式例示的构造比较时成为如下构造：n型氧化镓外延层2和p型氧化物半导体层5直接接合的部分存在于n型氧化镓基板1附近，耗尽层易于在与设备的电流方向垂直的方向上扩展。因此，半导体装置的被施加反向电压时的耐压提高。
<第3实施方式>
说明与本实施方式有关的氧化物半导体装置以及氧化物半导体装置的制造方法。在以下的说明中，对与在以上记载的实施方式中说明的结构同样的结构附加相同的符号来图示，适当省略其详细的说明。
<关于氧化物半导体装置的结构>
图4是概略地例示与本实施方式有关的半导体装置的结构的剖面图。图4例示的半导体装置与第1实施方式例示的方案相比，与电流方向即图4中的上下方向平行地延伸的p型氧化物半导体层5a的长度以及电介体层7a的长度不同。具体而言，p型氧化物半导体层5a从n型氧化镓外延层2的上表面形成至内部。另外，电介体层7a覆盖p型氧化物半导体层5a的侧面整体而形成。其中，p型氧化物半导体层5a和电介体层7a的与设备的电流方向平行的方向上的长度相同。
如图4例示那样，电介体层7a的电流方向的长度与邻接的p型氧化物半导体层5a的电流方向的长度相等，但在与第1实施方式例示的构造比较时，不同的点在于电介体层7a以及p型氧化物半导体层5a分别未与n型氧化镓基板1直接接触。p型氧化物半导体层5a与n型氧化镓外延层2直接接合。并且，在p型氧化物半导体层5a的下表面与n型氧化镓外延层2之间形成异质pn结。通过与p型氧化物半导体层5a的设备的电流方向垂直的面、即p型氧化物半导体层5a的下表面和n型氧化镓外延层2直接接触，成为耗尽层易于扩展的构造。因此，半导体装置的被施加反向电压时的耐压提高。
<关于氧化物半导体装置的制造方法>
接下来，参照图5至图20，说明与本实施方式有关的半导体装置的制造方法。此外，图5至图20是例示与本实施方式有关的半导体装置的制造工序的剖面图。
如上所述，作为形成p型氧化物半导体层5a以及电介体层7a的方法而有2个方法，因此对各个方法进行说明。
首先，关于第1个方法，如图5例示那样，准备n型氧化镓基板1。然后，如图6例示那样，在n型氧化镓基板1的第2主面上，通过蒸镀法或者溅射法来堆积成为阴极电极3的金属材料。
接下来，如图7例示那样，在n型氧化镓基板1的第1主面上，通过外延生长来堆积n型氧化镓外延层2。
接下来，如图8例示那样，在n型氧化镓外延层2的表层，形成槽部10。槽部10为未到达n型氧化镓基板1的深度，但也可以是到达n型氧化镓基板1的深度。作为形成槽部10的方法，有效的是使用BCl3等的气体的干蚀刻方法。
接下来，如图9例示那样，在除了槽部10的底面以外的n型氧化镓外延层2，形成电介体层7a。例如，通过利用照相制版进行的剥离，形成电介体层7a。具体而言，在槽部10的侧面形成具有开口的抗蚀剂，在对电介体层7a的材料进行成膜之后进行剥离。此外，在形成如图3以及图21例示那样的电介体层7a的下表面位于比p型氧化物半导体层5的下表面浅的位置的构造的情况下，形成将槽部10的侧面中的与槽部10的底面接近的部分进行覆盖的抗蚀剂，在对电介体层7a的材料进行成膜之后进行剥离即可。接下来，如图10例示那样，在槽部10内形成p型氧化物半导体层5a。
接下来，如图11例示那样，在包含埋入有p型氧化物半导体层5a的槽部10的n型氧化镓外延层2的上表面，部分地形成场板用电介体层6。
接下来，如图12例示那样，横跨场板用电介体层6的一部分以及未被场板用电介体层6覆盖的n型氧化镓外延层2的上表面，而形成阳极电极4。
根据上述制造方法，不会受到在形成n型氧化镓外延层2时所需的温度的影响而能够形成p型氧化物半导体层5a，所以能够以比较低温例如200℃以下来形成p型氧化物半导体层5a。因此，抑制p型氧化物半导体层5a的结晶化，能够实现设备的被施加反向电压时的耐压的提高以及泄漏电流的降低。
此外，在上述制造方法中，也可以在图6例示的阴极电极3的形成之前进行图7例示的n型氧化镓外延层2的形成。
接下来，说明第2个方法。首先，如图13例示那样，准备n型氧化镓基板1。然后，如图14例示那样，在n型氧化镓基板1的第2主面上，通过蒸镀法或者溅射法来堆积成为阴极电极3的金属材料。
接下来，如图15例示那样，在n型氧化镓基板1的第1主面上，通过外延生长而比较薄地堆积n型氧化镓外延层2a。
接下来，如图16例示那样，在n型氧化镓外延层2a的上表面，通过溅射法而部分地堆积p型氧化物半导体层5a。
接下来，如图17例示那样，在p型氧化物半导体层5a的侧面，形成电介体层7a。例如，通过利用照相制版进行的剥离，形成电介体层7a。具体而言，在p型氧化物半导体层5a的侧面形成具有开口的抗蚀剂，在对电介体层7a的材料进行成膜之后进行剥离。此外，在形成如图3以及图21例示那样的电介体层7a的下表面位于比p型氧化物半导体层5的下表面浅的位置的构造的情况下，形成将p型氧化物半导体层5a的侧面中的与n型氧化镓外延层2a的上表面接近的部分进行覆盖的抗蚀剂，在对电介体层7a的材料进行成膜之后进行剥离即可。接下来，如图18例示那样，通过使未形成有p型氧化物半导体层5a的区域再次外延生长，形成n型氧化镓外延层2b。在此，使n型氧化镓外延层2a和n型氧化镓外延层2b加在一起而形成n型氧化镓外延层2。
接下来，如图19例示那样，在p型氧化物半导体层5a的上表面以及n型氧化镓外延层2的上表面，部分地形成场板用电介体层6。
接下来，如图20例示那样，横跨场板用电介体层6的一部分以及未被场板用电介体层6覆盖的n型氧化镓外延层2的上表面，而形成阳极电极4。
通过上述制造方法，也能够得到与在图12中得到的构造同样的构造的半导体装置。
此外，在图5至图20例示的半导体装置的制造方法中，例如有时使用照相制版。
<第4实施方式>
说明与本实施方式有关的氧化物半导体装置以及氧化物半导体装置的制造方法。在以下的说明中，对与在以上记载的实施方式中说明的结构同样的结构附加相同的符号来图示，适当省略其详细的说明。
<关于氧化物半导体装置的结构>
图21是概略地例示与本实施方式有关的半导体装置的结构的剖面图。图21例示的半导体装置相比于第3实施方式例示的方案，与电流方向即图21中的上下方向平行地延伸的电介体层7b的长度不同。
如图21例示那样，电介体层7b的电流方向的长度比邻接的p型氧化物半导体层5a的电流方向的长度短。在与第3实施方式例示的构造进行比较时成为如下构造：n型氧化镓外延层2和p型氧化物半导体层5a直接接合的部分存在于p型氧化物半导体层5a的与n型氧化镓基板1接近的位置，耗尽层易于在与设备的电流方向垂直的方向上扩展。因此，半导体装置的被施加反向电压时的耐压提高。
<关于氧化物半导体装置的动作>
接下来，说明与本实施方式有关的半导体装置的动作。
从设置于半导体装置外部的电路，向半导体装置的阳极电极4与阴极电极3之间施加电压。将被施加相对阴极电极3的电位而使阳极电极4的电位高的电压的情况称为正偏置，将被施加相对阴极电极3的电位而使阳极电极4的电位低的电压的情况称为反偏置。
在与本实施方式有关的半导体装置中，在被施加正偏置的情况下，从阳极电极4向阴极电极3流过正向电流，在被施加反偏置的情况下，在阳极电极4与阴极电极3之间流动的电流被切断。
p型氧化物半导体层5a与阳极电极4进行欧姆接合，n型氧化镓外延层2经由n型氧化镓基板1而与阴极电极3进行欧姆接合，所以在对半导体装置施加反偏置时，p型氧化物半导体层5a的电位比n型氧化镓外延层2的电位低。
其结果，向n型氧化镓外延层2扩展的耗尽层的厚度变厚，成为夹断(pinch-off)状态。并且，耗尽层覆盖n型氧化镓外延层2与阳极电极4之间的肖特基结部的整体。
耗尽层是绝缘体，所以向阳极电极4与阴极电极3之间施加的反偏置的电压的大部分被施加到耗尽层，向n型氧化镓外延层2与阳极电极4之间的肖特基结部施加的电压与没有耗尽层的情况相比大幅降低。其结果，能够提高半导体装置的被施加反向电压时的耐压。
关于氧化镓半导体，能够通过添加Si或者Sn等n型杂质而容易地控制n型载流子浓度，但另一方面，通过p型杂质的添加来控制p型载流子浓度这是极其困难的，此前未出现过通过p型杂质的添加而观测到明确的空穴传导这样的报告。
因此，难以通过如在由Si或者SiC形成的半导体装置中进行的、向n型氧化镓外延层2内的p型杂质的添加来形成p型半导体从而提高肖特基结部的被施加反向电压时的耐压。
与本实施方式有关的半导体装置实现如下结构：通过在n型氧化镓外延层2的内部形成与氧化镓不同的材料的p型氧化物半导体层5a，从而利用异质pn结而在n型氧化镓外延层2内形成耗尽层。
并且，在与本实施方式有关的半导体装置中，在与n型氧化镓外延层2和p型氧化物半导体层5a之间的设备的电流方向平行的面的一部分，设置有电介体层7b，所以能够抑制从p型氧化物半导体层5a扩散的金属原子对肖特基界面造成的影响。
<第5实施方式>
说明与本实施方式有关的氧化物半导体装置以及氧化物半导体装置的制造方法。在以下的说明中，对与在以上记载的实施方式中说明的结构同样的结构附加相同的符号来图示，适当省略其详细的说明。
<关于氧化物半导体装置的结构>
图22是概略地例示与本实施方式有关的半导体装置的结构的剖面图。图22例示的半导体装置是将图22中的上下方向作为电流方向的场效应晶体管。
如图22所示，在n型氧化镓基板1的上表面，形成n型氧化镓外延层2c。然后，在n型氧化镓外延层2c的表层，形成p型氧化物半导体层5c。
另外，在p型氧化物半导体层5c的表层，形成栅电极12。然后，以在俯视时夹持栅电极12的方式，形成电介体层7c。此外，除了栅电极12的侧面以外，还与栅电极12的下表面的一部分接触地形成电介体层7c。然后，电介体层7c和p型氧化物半导体层5c直接接合。
另外，在n型氧化镓外延层2c的上表面，形成源电极11。然后，源电极11与n型氧化镓外延层2c直接接合。另外，在n型氧化镓基板1的下表面，形成漏电极13。
另外，p型氧化物半导体层5c在图22的纵深方向的某处与源电极11直接接合。在该情况下，p型氧化物半导体层5c延伸至源电极11的正下方而形成，或者源电极11延伸至p型氧化物半导体层5c的正上方而形成。
在图22中，示出将与p型氧化物半导体层5c接触的源电极11抽出的情形。向p型氧化物半导体层5c的上部与n型氧化镓外延层2c的界面，插入有电介体层7c。因此，本构造与上述实施方式所示的构造同样地，通过在p型氧化物半导体层5c的侧面形成电介体层7c，能够抑制p型的氧化物半导体层与n型氧化镓外延层2c之间的原子的扩散。因此，具有对电极和半导体层的界面中的阈值偏移进行抑制的效果。
本构造是通过对栅电极12施加电压从而对在源电极11与漏电极13之间流过的电流量进行控制的场效应晶体管。
与本实施方式有关的半导体装置实现如下结构：通过在n型氧化镓外延层2c的内部形成与氧化镓不同的材料的p型氧化物半导体层5c，从而利用异质pn结而在n型氧化镓外延层2c内形成耗尽层。
即，在对源电极11和漏电极13施加反向电压时，在栅电极12的正下方配置的p型氧化物半导体层5c起到电场缓和效果，具有提高耐压的效果。
并且，在与本实施方式有关的半导体装置中，在与n型氧化镓外延层2c和p型氧化物半导体层5c之间的设备的电流方向平行的面的一部分中设置有电介体层7c，所以从p型氧化物半导体层5c扩散的金属原子能够抑制源电极11和n型氧化镓外延层2c的界面中的阈值偏移。
根据这样的结构，在由异种氧化物半导体材料形成异质pn结的氧化物半导体装置中，能够在抑制异种材料向电极和半导体界面扩散的同时，提高被施加反向电压时的耐压。
<关于通过以上记载的实施方式产生的效果>
接下来，例示通过以上记载的实施方式产生的效果。此外，在以下的说明中，根据以上记载的实施方式所例示的具体的结构来记载该效果，但也可以在产生同样的效果的范围中与本申请说明书所例示的其它具体的结构进行置换。
另外，也可以横跨多个实施方式来进行该置换。即，也可以是组合在不同的实施方式中例示的各个结构而产生同样的效果的情况。
根据以上记载的实施方式，氧化物半导体装置具备n型的氧化镓外延层、p型的氧化物半导体层、电介体层7、阳极电极4以及阴极电极3。在此，氧化镓外延层例如与n型氧化镓外延层2对应。另外，氧化物半导体层例如与p型氧化物半导体层5以及p型氧化物半导体层5a中的至少1个对应。n型氧化镓外延层2形成于n型氧化镓基板1的上表面。氧化物半导体层从n型氧化镓外延层2的上表面至少形成至内部。另外，氧化物半导体层是与n型氧化镓外延层2的材料不同的材料的氧化物。电介体层7覆盖氧化物半导体层的侧面的至少一部分而形成。另外，电介体层7由介电常数比构成氧化物半导体层的材料小的材料构成。阳极电极4形成于n型氧化镓外延层2的上表面。另外，阳极电极4与n型氧化镓外延层2形成肖特基结。阴极电极3形成于n型氧化镓基板1的下表面。另外，阴极电极3与n型氧化镓基板1形成欧姆接合。并且，在p型氧化物半导体层5的下表面与n型氧化镓基板1之间、或者p型氧化物半导体层5a的下表面与n型氧化镓外延层2之间，形成异质pn结。
根据这样的结构，在由异种氧化物半导体材料形成异质pn结的氧化物半导体装置中，能够在抑制异种材料向肖特基界面扩散的同时，提高被施加反向电压时的耐压。具体而言，通过在p型的氧化物半导体层的侧面形成电介体层7，能够抑制p型的氧化物半导体层与n型氧化镓外延层2之间的原子的扩散。
此外，可适当省略除了这些结构以外的本申请说明书所例示的其它结构。即，只要至少具备这些结构，就能够产生以上记载的效果。
然而，即使在对以上记载的结构适当追加本申请说明书所例示的其它结构中的至少1个结构的情况、即对以上记载的结构追加未作为以上记载的结构而记载的本申请说明书所例示的其它结构的情况下，也能够同样地产生以上记载的效果。
另外，根据以上记载的实施方式，p型氧化物半导体层5的侧面是沿着作为将阳极电极4和阴极电极3进行连接的方向的电流方向、即例如图2中的上下方向的面。根据这样的结构，形成于p型氧化物半导体层5的侧面的电介体层7不会抑制耗尽层的扩展，而能够抑制原子向肖特基界面扩散。
另外，根据以上记载的实施方式，电介体层7a的下表面位于比p型氧化物半导体层5的下表面浅的位置。根据这样的结构，p型氧化物半导体层5在与电介体层7a相比更接近阴极电极3的方向上延伸而形成，所以能够提供在抑制原子向肖特基界面扩散的同时，反向泄漏电流低并且被施加反向电压时的耐压高的半导体装置。
另外，根据以上记载的实施方式，电介体层7覆盖p型氧化物半导体层5的侧面整体而形成。根据这样的结构，能够抑制原子向肖特基界面扩散。
另外，根据以上记载的实施方式，p型氧化物半导体层5a从n型氧化镓外延层2的上表面形成至内部。并且，在p型氧化物半导体层5a的下表面与n型氧化镓外延层2之间，形成异质pn结。根据这样的结构，p型氧化物半导体层5a的下表面与n型氧化镓外延层2直接接合，并且p型氧化物半导体层5a的侧面整体被电介体层7a覆盖，从而能够在提高被施加反向电压时的耐压的同时，降低泄漏电流。
另外，根据以上记载的实施方式，p型氧化物半导体层5从n型氧化镓外延层2的上表面形成至下表面。并且，在p型氧化物半导体层5的下表面与n型氧化镓基板1之间，形成异质pn结。根据这样的结构，p型氧化物半导体层5的下表面与n型氧化镓基板1直接接合，并且p型氧化物半导体层5的侧面整体被电介体层7覆盖，从而能够在提高被施加反向电压时的耐压的同时，降低泄漏电流。
另外，根据以上记载的实施方式，n型氧化镓外延层2的杂质浓度低于n型氧化镓基板1的杂质浓度。根据这样的结构，降低漂移层的浓度，从而能够在提高被施加反向电压时的耐压的同时，降低泄漏电流。
另外，根据以上记载的实施方式，p型氧化物半导体层5是包含Cu或者Ni的金属氧化物。根据这样的结构，通过将Cu2O或者NiO用作p型氧化物半导体层5，能够在提高被施加反向电压时的耐压的同时，降低泄漏电流。
根据以上记载的实施方式，在氧化物半导体装置的制造方法中，在n型氧化镓基板1的下表面形成与n型氧化镓基板1进行欧姆接合的阴极电极3。然后，在n型氧化镓基板1的上表面，使n型氧化镓外延层2外延生长。然后，形成从n型氧化镓外延层2的上表面至少到达内部的槽部10。然后，在槽部10的侧面的至少一部分形成电介体层7。然后，在侧面形成有电介体层7的状态的槽部10内，形成p型的氧化物半导体层，该p型的氧化物半导体层是与n型氧化镓外延层2的材料不同的材料的氧化物，并且由介电常数比电介体层7高的材料构成。然后，在n型氧化镓外延层2的上表面，形成与n型氧化镓外延层2进行肖特基接合的阳极电极4。在此，在p型氧化物半导体层5的下表面与n型氧化镓基板1之间、或者p型氧化物半导体层5a的下表面与n型氧化镓外延层2之间，形成异质pn结。
根据这样的结构，在制造由异种氧化物半导体材料形成异质pn结的氧化物半导体装置时，无需通过添加p型杂质来进行p型载流子浓度控制，而能够形成p型的半导体层。具体而言，在n型氧化镓外延层2中形成槽部，并在该槽部内形成电介体层7以及p型的氧化物半导体层，从而能够实现上述构造。
此外，可适当省略除了这些结构以外的本申请说明书所例示的其它结构。即，只要至少具备这些结构，就能够产生以上记载的效果。
然而，即使在对以上记载的结构适当追加本申请说明书所例示的其它结构中的至少1个结构的情况、即对以上记载的结构追加未作为以上记载的结构而记载的本申请说明书所例示的其它结构的情况下，也能够同样地产生以上记载的效果。
另外，在没有特别的限制的情况下，能够变更执行各个处理的顺序。
另外，根据以上记载的实施方式，在200℃以下的形成温度下形成p型氧化物半导体层5a。根据这样的结构，通过在200℃以下的形成温度下形成p型氧化物半导体层5a，能够抑制p型氧化物半导体层5a的结晶化。因此，能够在提高设备的被施加反向电压时的耐压的同时，降低泄漏电流。
另外，根据以上记载的实施方式，形成从n型氧化镓外延层2的上表面到达内部的槽部10。然后，在p型氧化物半导体层5a的下表面与n型氧化镓外延层2之间，形成异质pn结。根据这样的结构，p型氧化物半导体层5a的下表面与n型氧化镓外延层2直接接合，从而能够在提高被施加反向电压时的耐压的同时，降低泄漏电流。
另外，根据以上记载的实施方式，形成从n型氧化镓外延层2的上表面到达下表面的槽部10。然后，在p型氧化物半导体层5的下表面与n型氧化镓基板1之间，形成异质pn结。根据这样的结构，p型氧化物半导体层5的下表面与n型氧化镓基板1直接接合，从而能够在提高被施加反向电压时的耐压的同时，降低泄漏电流。
另外，根据以上记载的实施方式，在n型氧化镓基板1的下表面，形成与n型氧化镓基板1进行欧姆接合的阴极电极3。然后，在n型氧化镓基板1的上表面，使n型的第1氧化镓外延层外延生长。在此，第1氧化镓外延层例如与n型氧化镓外延层2a对应。然后，在n型氧化镓外延层2a的上表面，部分地形成p型氧化物半导体层5a，该p型氧化物半导体层5a是与n型氧化镓外延层2a的材料不同的材料的氧化物。然后，在p型氧化物半导体层5a的侧面的至少一部分，形成由介电常数比构成p型氧化物半导体层5a的材料小的材料构成的电介体层7。然后，覆盖n型氧化镓外延层2a、p型氧化物半导体层5a以及电介体层7地使n型的第2氧化镓外延层外延生长。在此，第2氧化镓外延层例如与n型氧化镓外延层2b对应。然后，在n型氧化镓外延层2b的上表面，形成与n型氧化镓外延层2b进行肖特基接合的阳极电极4。在此，在p型氧化物半导体层5a的下表面与n型氧化镓外延层2a的上表面之间，形成异质pn结。
根据这样的结构，在制造由异种氧化物半导体材料形成异质pn结的氧化物半导体装置时，无需通过添加p型杂质来进行p型载流子浓度控制，而能够形成p型的半导体层。具体而言，在n型氧化镓外延层2a的上表面，部分地形成p型的氧化物半导体层以及电介体层7，并以掩埋该氧化物半导体层之间的间隙的方式使n型的氧化镓外延层再次外延生长，从而能够实现上述构造。
此外，可适当省略除了这些结构以外的本申请说明书所例示的其它结构。即，只要至少具备这些结构，就能够产生以上记载的效果。
然而，即使在对以上记载的结构适当追加本申请说明书所例示的其它结构中的至少1个结构的情况、即对以上记载的结构追加未作为以上记载的结构而记载的本申请说明书所例示的其它结构的情况下，也能够同样地产生以上记载的效果。
另外，在没有特别的限制的情况下，能够变更执行各个处理的顺序。
<关于以上记载的实施方式中的变形例>
在以上记载的实施方式中，有时还记载各个构成要素的材质、材料、尺寸、形状、相对配置关系或者实施的条件等，但这些在所有方面只是例示，并不限定于本申请说明书记载的例子。
因此，在本申请说明书所公开的技术的范围内设想未例示的无数的变形例以及均等物。例如，包括使至少1个构成要素变形的情况、追加的情况或者省略的情况、以及抽出至少1个实施方式中的至少1个构成要素并与其它实施方式的构成要素组合的情况。
另外，只要不产生矛盾，在以上记载的实施方式中记载为具备“1个”的构成要素也可以具备“1个以上”。
而且，以上记载的实施方式中的各个构成要素是概念性的单位，在本申请说明书所公开的技术的范围内，包括1个构成要素由多个构造物件构成的情况、1个构成要素与某个构造物件的一部分对应的情况、以及多个构成要素设置于1个构造物件的情况。
另外，在以上记载的实施方式中的各个构成要素中，只要发挥同一功能，可以包括具有其它构造或者形状的构造物件。
另外，本申请说明书中的说明是为与本技术有关的所有目的而被参照的说明，都不应认定为是现有技术。
另外，在以上记载的实施方式中，在未特别指定而记载材料名等的情况下，只要不产生矛盾，就包括在该材料中包含其它添加物的例如合金等。

Claims (14)

1.一种氧化物半导体装置，具备：
n型的氧化镓外延层，形成于n型的氧化镓基板的上表面；
p型的氧化物半导体层，从所述氧化镓外延层的上表面至少形成至内部，并且是与所述氧化镓外延层的材料不同的材料的氧化物；
电介体层，以覆盖所述氧化物半导体层的侧面的至少一部分的方式形成，并且由介电常数比构成所述氧化物半导体层的所述材料小的材料构成；
阳极电极，形成于所述氧化镓外延层的上表面，并且与所述氧化镓外延层形成肖特基结；以及
阴极电极，形成于所述氧化镓基板的下表面，并且与所述氧化镓基板形成欧姆接合，
在所述氧化物半导体层的下表面与所述氧化镓基板之间或者所述氧化物半导体层的下表面与所述氧化镓外延层之间，形成异质pn结。
2.根据权利要求1所述的氧化物半导体装置，其中，
所述氧化物半导体层的侧面是沿着作为将所述阳极电极和所述阴极电极进行连接的方向的电流方向的面。
3.根据权利要求1所述的氧化物半导体装置，其中，
所述电介体层的下表面位于比所述氧化物半导体层的下表面浅的位置。
4.根据权利要求1所述的氧化物半导体装置，其中，
所述电介体层以覆盖所述氧化物半导体层的侧面整体的方式形成。
5.根据权利要求1至4中的任意一项所述的氧化物半导体装置，其中，
所述氧化物半导体层从所述氧化镓外延层的上表面形成至内部，
在所述氧化物半导体层的下表面与所述氧化镓外延层之间，形成异质pn结。
6.根据权利要求1至4中的任意一项所述的氧化物半导体装置，其中，
所述氧化物半导体层从所述氧化镓外延层的上表面形成至下表面，
在所述氧化物半导体层的下表面与所述氧化镓基板之间，形成异质pn结。
7.根据权利要求1至4中的任意一项所述的氧化物半导体装置，其中，
所述氧化镓外延层的杂质浓度低于所述氧化镓基板的杂质浓度。
8.根据权利要求1至4中的任意一项所述的氧化物半导体装置，其中，
所述氧化物半导体层是包含Cu或者Ni的金属氧化物。
9.一种氧化物半导体装置的制造方法，其中，
在n型的氧化镓基板的下表面，形成与所述氧化镓基板进行欧姆接合的阴极电极，
在所述氧化镓基板的上表面，使n型的氧化镓外延层外延生长，
形成从所述氧化镓外延层的上表面至少到达内部的槽部，
在所述槽部的侧面的至少一部分形成电介体层，
在侧面形成有所述电介体层的状态的所述槽部内，形成p型的氧化物半导体层，该p型的氧化物半导体层是与所述氧化镓外延层的材料不同的材料的氧化物，并且由介电常数比所述电介体层高的材料构成，
在所述氧化镓外延层的上表面，形成与所述氧化镓外延层进行肖特基接合的阳极电极，
在所述氧化物半导体层的下表面与所述氧化镓基板之间或者所述氧化物半导体层的下表面与所述氧化镓外延层之间，形成异质pn结。
10.根据权利要求9所述的氧化物半导体装置的制造方法，其中，
在200℃以下的形成温度下，形成所述氧化物半导体层。
11.根据权利要求9或者10所述的氧化物半导体装置的制造方法，其中，
形成从所述氧化镓外延层的上表面到达内部的槽部，
在所述氧化物半导体层的下表面与所述氧化镓外延层之间，形成异质pn结。
12.根据权利要求9或者10所述的氧化物半导体装置的制造方法，其中，
形成从所述氧化镓外延层的上表面到达下表面的槽部，
在所述氧化物半导体层的下表面与所述氧化镓基板之间，形成异质pn结。
13.一种氧化物半导体装置的制造方法，其中，
在n型的氧化镓基板的下表面，形成与所述氧化镓基板进行欧姆接合的阴极电极，
在所述氧化镓基板的上表面，使n型的第1氧化镓外延层外延生长，
在所述第1氧化镓外延层的上表面，部分地形成作为与所述第1氧化镓外延层的材料不同的材料的氧化物的p型的氧化物半导体层，
在所述氧化物半导体层的侧面的至少一部分，形成由介电常数比构成所述氧化物半导体层的所述材料小的材料构成的电介体层，
覆盖所述第1氧化镓外延层、所述氧化物半导体层及所述电介体层地使n型的第2氧化镓外延层外延生长，
在所述第2氧化镓外延层的上表面，形成与所述第2氧化镓外延层进行肖特基接合的阳极电极，
在所述氧化物半导体层的下表面与所述第1氧化镓外延层的上表面之间，形成异质pn结。
14.一种氧化物半导体装置，具备：
n型的氧化镓外延层，形成于n型的氧化镓基板的上表面；
p型的氧化物半导体层，从所述氧化镓外延层的上表面至少形成至内部，并且是与所述氧化镓外延层的材料不同的材料的氧化物；
电介体层，以覆盖所述氧化物半导体层的侧面的至少一部分的方式形成，并且由介电常数比构成所述氧化物半导体层的所述材料小的材料构成；
源电极，形成于所述氧化镓外延层的上表面，并且与所述氧化镓外延层及所述氧化物半导体层直接形成接合；
栅电极，与所述氧化镓外延层及所述氧化物半导体层经由所述电介体层接触；以及
漏电极，形成于所述氧化镓基板的下表面，并且与所述氧化镓基板直接接合，
在所述氧化物半导体层与所述氧化镓外延层之间，形成异质pn结。
CN201880040851.5A 2017-06-29 2018-06-08 氧化物半导体装置以及氧化物半导体装置的制造方法 Active CN110809826B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017-126931 2017-06-29
JP2017126931 2017-06-29
PCT/JP2018/022020 WO2019003861A1 (ja) 2017-06-29 2018-06-08 酸化物半導体装置、および、酸化物半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN110809826A CN110809826A (zh) 2020-02-18
CN110809826B true CN110809826B (zh) 2022-10-28

Family

ID=64741480

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880040851.5A Active CN110809826B (zh) 2017-06-29 2018-06-08 氧化物半导体装置以及氧化物半导体装置的制造方法

Country Status (5)

Country Link
US (1) US10971634B2 (zh)
JP (1) JP6685476B2 (zh)
CN (1) CN110809826B (zh)
DE (1) DE112018003362B4 (zh)
WO (1) WO2019003861A1 (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7037142B2 (ja) * 2017-08-10 2022-03-16 株式会社タムラ製作所 ダイオード
CN111656532B (zh) 2018-02-09 2023-05-09 三菱电机株式会社 电力用半导体装置
JP7165322B2 (ja) * 2018-03-30 2022-11-04 Tdk株式会社 ショットキーバリアダイオード
CN109904239A (zh) * 2019-03-19 2019-06-18 南方科技大学 一种pin二极管及其制备方法
KR102275146B1 (ko) * 2019-05-20 2021-07-08 파워큐브세미 (주) 쇼트키 다이오드 및 그의 제조방법
CN111613662B (zh) * 2020-05-27 2021-06-11 东北大学 偏压诱导共线反铁磁材料产生自旋极化电流的调控方法
CN112186032A (zh) * 2020-10-20 2021-01-05 西安电子科技大学 一种带场板结构的氧化镓结势垒肖特基二极管
CN113066870B (zh) * 2021-03-25 2022-05-24 电子科技大学 一种具有终端结构的氧化镓基结势垒肖特基二极管
CN117043955A (zh) * 2021-04-15 2023-11-10 苏州晶湛半导体有限公司 半导体结构及其制备方法
CN113594264B (zh) * 2021-07-26 2022-07-22 弘大芯源(深圳)半导体有限公司 一种带凹槽结构的肖特基二极管
CN113871488A (zh) * 2021-09-28 2021-12-31 西安电子科技大学 一种复合结构的垂直氧化镓异质结二极管及其制作方法
WO2023113547A1 (ko) * 2021-12-16 2023-06-22 파워큐브세미 (주) 산화니켈-산화갈륨 pn 이종접합 형성 방법 및 그 방법으로 제조된 쇼트키 다이오드
WO2023113536A1 (ko) * 2021-12-16 2023-06-22 파워큐브세미 (주) 산화니켈의 캐리어 농도 조절 방법 및 그 방법으로 제조된 쇼트키 다이오드
KR102745528B1 (ko) * 2021-12-16 2024-12-24 파워큐브세미 (주) 산화니켈-산화갈륨 이종접합 다이오드 제조 방법
KR102719258B1 (ko) * 2021-12-16 2024-10-18 파워큐브세미 (주) 산화니켈-산화갈륨 pn 이종접합 형성 방법 및 그 방법으로 제조된 쇼트키 다이오드
JP2023141101A (ja) * 2022-03-23 2023-10-05 Tdk株式会社 ジャンクションバリアショットキーダイオード
JP2023141100A (ja) * 2022-03-23 2023-10-05 Tdk株式会社 ジャンクションバリアショットキーダイオード
CN116230743B (zh) * 2022-04-09 2024-02-23 重庆理工大学 一种氧化镓pn异质结二极管
CN114864704B (zh) * 2022-07-11 2022-09-27 成都功成半导体有限公司 具有终端保护装置的碳化硅jbs及其制备方法
JPWO2024029001A1 (zh) * 2022-08-03 2024-02-08
CN117995911A (zh) * 2024-02-19 2024-05-07 芯众享(成都)微电子有限公司 一种氧化镓二极管器件及其制作工艺

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105474397A (zh) * 2013-08-19 2016-04-06 出光兴产株式会社 氧化物半导体基板及肖特基势垒二极管
JP2017055102A (ja) * 2015-09-10 2017-03-16 株式会社豊田自動織機 トレンチゲート型半導体装置及びその製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4637924B2 (ja) * 2008-03-06 2011-02-23 株式会社豊田中央研究所 ダイオード
JP2012227429A (ja) 2011-04-21 2012-11-15 Sanken Electric Co Ltd 半導体装置
CN103765593B (zh) * 2011-09-08 2017-06-09 株式会社田村制作所 Ga2O3系半导体元件
JP2013102081A (ja) * 2011-11-09 2013-05-23 Tamura Seisakusho Co Ltd ショットキーバリアダイオード
JP6206862B2 (ja) 2012-05-31 2017-10-04 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2014049802A1 (ja) * 2012-09-28 2014-04-03 株式会社日立製作所 ショットキーバリアダイオードおよびその製造方法
JP2014127573A (ja) 2012-12-26 2014-07-07 Rohm Co Ltd 半導体装置
JP6194779B2 (ja) 2013-12-09 2017-09-13 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2015171873A1 (en) * 2014-05-07 2015-11-12 Cambridge Electronics, Inc. Transistor structure having buried island regions
CN110828553A (zh) * 2014-07-22 2020-02-21 株式会社Flosfia 结晶性半导体膜和板状体以及半导体装置
JP2016031953A (ja) * 2014-07-25 2016-03-07 株式会社タムラ製作所 半導体素子及びその製造方法、半導体基板、並びに結晶積層構造体
JP6916426B2 (ja) * 2014-09-02 2021-08-11 株式会社Flosfia 積層構造体およびその製造方法、半導体装置ならびに結晶膜
JP6647621B2 (ja) * 2015-02-25 2020-02-14 国立大学法人九州大学 不純物導入装置、不純物導入方法及び半導体素子の製造方法
JP2017112126A (ja) 2015-12-14 2017-06-22 出光興産株式会社 積層体、ショットキーバリヤーダイオード及び電気機器
TWI726964B (zh) * 2015-12-25 2021-05-11 日商出光興產股份有限公司 積層體
JP2016178336A (ja) 2016-06-10 2016-10-06 住友電気工業株式会社 半導体装置の製造方法
JP6812758B2 (ja) * 2016-11-09 2021-01-13 Tdk株式会社 ショットキーバリアダイオード及びこれを備える電子回路
CN106601789B (zh) * 2016-12-05 2018-03-30 苏州捷芯威半导体有限公司 一种氮化镓基肖特基势垒整流器
CN106887470B (zh) * 2017-01-23 2019-07-16 西安电子科技大学 Ga2O3肖特基二极管器件结构及其制作方法
CN106876484B (zh) * 2017-01-23 2019-10-11 西安电子科技大学 高击穿电压氧化镓肖特基二极管及其制作方法
JP6967238B2 (ja) * 2017-02-28 2021-11-17 株式会社タムラ製作所 ショットキーバリアダイオード
JP6809334B2 (ja) * 2017-03-29 2021-01-06 Tdk株式会社 半導体装置及びその製造方法
US10777644B2 (en) * 2017-04-27 2020-09-15 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Heterojunction devices and methods for fabricating the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105474397A (zh) * 2013-08-19 2016-04-06 出光兴产株式会社 氧化物半导体基板及肖特基势垒二极管
JP2017055102A (ja) * 2015-09-10 2017-03-16 株式会社豊田自動織機 トレンチゲート型半導体装置及びその製造方法

Also Published As

Publication number Publication date
DE112018003362T5 (de) 2020-03-05
JP6685476B2 (ja) 2020-04-22
US20200185541A1 (en) 2020-06-11
JPWO2019003861A1 (ja) 2019-11-07
WO2019003861A1 (ja) 2019-01-03
DE112018003362B4 (de) 2023-08-10
US10971634B2 (en) 2021-04-06
CN110809826A (zh) 2020-02-18

Similar Documents

Publication Publication Date Title
CN110809826B (zh) 氧化物半导体装置以及氧化物半导体装置的制造方法
TWI724160B (zh) 溝槽式金氧半型肖特基二極體
CN111279490B (zh) 肖特基势垒二极管
US11239323B2 (en) Oxide semiconductor device and method for manufacturing same
JP4929882B2 (ja) 半導体装置
JPWO2018150451A1 (ja) 電力用半導体装置
CN108807527A (zh) 具有栅极堆叠中的隧道二极管的iiia族氮化物hemt
WO2011024367A1 (ja) 窒化物半導体装置
JP2009009993A (ja) 半導体装置
CN112913034B (zh) 肖特基势垒二极管
US9236434B2 (en) Semiconductor device and manufacturing method thereof
WO2014108945A1 (ja) 窒化物半導体デバイス
JPWO2015056318A1 (ja) 炭化珪素半導体装置
CN111095570B (zh) 肖特基势垒二极管
US11728393B2 (en) Semiconductor device
JP2014110311A (ja) 半導体装置
TWI827222B (zh) 肖特基能障二極體
WO2016151704A1 (ja) 窒化物半導体素子及び電力変換装置
JP4327114B2 (ja) 窒化物半導体装置
JP2012094889A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant