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CN117043955A - 半导体结构及其制备方法 - Google Patents

半导体结构及其制备方法 Download PDF

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CN117043955A
CN117043955A CN202180094703.3A CN202180094703A CN117043955A CN 117043955 A CN117043955 A CN 117043955A CN 202180094703 A CN202180094703 A CN 202180094703A CN 117043955 A CN117043955 A CN 117043955A
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CN
China
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epitaxial layer
layer
semiconductor structure
electrode
hole
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CN202180094703.3A
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程凯
张丽旸
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Enkris Semiconductor Inc
Original Assignee
Enkris Semiconductor Inc
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Publication date
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Abstract

一种半导体结构及半导体结构的制备方法。半导体结构包括：第一外延层(1)；键合层(2)，设于第一外延层(1)上，且设有暴露第一外延层(1)的第一通孔(201)；硅衬底(3)，设于键合层(2)远离第一外延层(1)的一侧，第一外延层(1)与硅衬底(3)通过键合层(2)键合；硅衬底(3)设有穿硅通孔(301)，穿硅通孔(301)与第一通孔(201)连通；第二外延层(5)，设于第一通孔(201)暴露的第一外延层(1)上；第一电极(4)，设于第一外延层(1)远离键合层(2)的一侧，并电连接于第一外延层(1)；第二电极(8)，设于第二外延层(5)远离第一外延层(1)的一侧，并电连接于第二外延层(5)。本公开能够提高半导体器件的耐压性能。

Description

半导体结构及其制备方法 技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构及半导体结构的制备方法。
背景技术
随着科技的发展，半导体器件引起了人们越来越多的关注。
肖特基势垒二极管(Schottky Barrier Diode，SBD)是一种重要的半导体器件，其结构是由金属与半导体外延层接触形成的金属－半导体结，由于其相对简单的结构使SBD在功率市场上易于推广应用，得到了产业界的重视。然而，现有的SBD的耐压性能较低。
发明内容
本公开的目的在于提供一种半导体结构及半导体结构的制备方法，能够提高半导体器件的耐压性能。
根据本公开的一个方面，提供一种半导体结构，包括：
第一外延层；
键合层，设于所述第一外延层上，且设有暴露所述第一外延层的第一通孔；
硅衬底，设于所述键合层远离所述第一外延层的一侧，所述第一外延层与所述硅衬底通过所述键合层键合；所述硅衬底设有穿硅通孔，所述穿硅通孔与所述第一通孔连通；
第二外延层，设于所述第一通孔暴露的所述第一外延层上；
第一电极，设于所述第一外延层远离所述键合层的一侧，并电连接于所述第一外延层；
第二电极，设于所述第二外延层远离所述第一外延层的一侧，并电连接于所述第二外延层。
进一步地，所述第二外延层为轻掺杂的外延层，所述第二外延层的掺杂浓度小于所述第一外延层的掺杂浓度。
进一步地，所述第二外延层包括：
重掺杂层，设于所述第一通孔暴露的所述第一外延层上，所述重掺杂层的掺杂浓度小于等于所述第一外延层的掺杂浓度；
轻掺杂层，设于所述重掺杂层远离所述第一外延层的一侧，所述轻掺杂层的掺杂浓度小于所述重掺杂层的掺杂浓度。
进一步地，所述第一电极为欧姆接触电极，所述第二电极为肖特基接触电极。
进一步地，所述穿硅通孔的深宽比大于1。
进一步地，所述硅衬底为(100)型单晶硅。
进一步地，所述第一外延层与所述第二外延层的材料相同，且包括GaN、AlN、AlGaN、InGaN与AlInGaN中的至少一种。
进一步地，所述半导体结构还包括：
第一介质层，设于所述硅衬底远离所述键合层的一侧，且设有与所述穿硅通孔连通的第二通孔，所述第二电极的部分区域覆盖所述第一介质层，且所述第二电极穿过所述第二通孔以与所述第二外延层接触。
进一步地，所述第二外延层填满所述第一通孔和所述穿硅通孔，且所述第二外延层远离所述第一外延层的表面与所述硅衬底远离所述键合层的表 面平齐。
进一步地，所述穿硅通孔的侧壁具有第二介质层。
根据本公开的一个方面，提供一种半导体结构的制备方法，包括：
提供硅衬底和设于支撑衬底上的第一外延层；
通过键合层键合所述第一外延层和所述硅衬底；
在所述硅衬底上形成穿硅通孔，在所述键合层上形成暴露所述第一外延层的第一通孔，所述第一通孔与所述穿硅通孔连通；
在所述第一通孔暴露的所述第一外延层上形成第二外延层；
去除所述支撑衬底，在所述第一外延层远离所述键合层的一侧形成第一电极，所述第一电极电连接于所述第一外延层；
在所述第二外延层远离所述第一外延层的一侧形成第二电极，所述第二电极电连接于所述第二外延层。
进一步地，所述第二外延层为轻掺杂的外延层，所述第二外延层的掺杂浓度小于所述第一外延层的掺杂浓度。
进一步地，形成第二外延层包括：
在所述第一通孔暴露的所述第一外延层上形成重掺杂层，所述重掺杂层的掺杂浓度小于等于所述第一外延层的掺杂浓度；
在所述重掺杂层远离所述第一外延层的一侧形成轻掺杂层，所述轻掺杂层的掺杂浓度小于所述重掺杂层的掺杂浓度。
进一步地，所述穿硅通孔的深宽比大于1。
进一步地，在形成第二电极之前，所述半导体结构的制备方法还包括：
在所述硅衬底远离所述键合层的一侧形成第一介质层，所述第一介质层设有与所述穿硅通孔连通的第二通孔，所述第二电极的部分区域覆盖所述 第一介质层，且所述第二电极穿过所述第二通孔以与所述第二外延层接触。
本公开的半导体结构及半导体结构的制备方法，将硅衬底键合在第一外延层上，一方面利用硅衬底的厚度较厚，在硅衬底内形成的穿硅通孔的深宽比一般较大，对第一外延层外延生长形成第二外延层时，使第二外延层内的位错弯曲，并使位错湮灭在穿硅通孔的侧壁或内部，从而形成位错密度小的第二外延层，提高了第二外延层的质量，进而提高了半导体器件的耐压性能。
附图说明
图1是本公开实施例一的半导体结构的制备方法的流程图；
图2是本公开实施例一的半导体结构的制备方法中步骤110完成后的示意图；
图3是本公开实施例一的半导体结构的制备方法中步骤120完成后的示意图；
图4是本公开实施例一的半导体结构的制备方法中步骤130完成后的示意图；
图5是本公开实施例一的半导体结构的制备方法中步骤140完成后的示意图；
图6是本公开实施例一的半导体结构的制备方法中步骤150完成后的示意图；
图7是本公开实施例二的半导体结构的示意图；
图8是本公开实施例三的半导体结构的示意图。
附图标记说明：1、第一外延层；2、键合层；201、第一通孔；3、硅衬底；301、穿硅通孔；4、第一电极；5、第二外延层；501、重掺杂层；502、轻掺杂层；6、支撑衬底；7、第一介质层；701、第二通孔；8、第二电极；9、 第二介质层。
具体实施方式
这里将详细地对示例性实施方式进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施方式中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置的例子。
实施例一
本公开实施例一提供一种半导体结构及半导体结构的制备方法。如图1所示，实施例一的半导体结构的制备方法可以包括步骤S100至步骤S150，其中：
步骤S100、提供硅衬底和设于支撑衬底上的第一外延层。
步骤S110、通过键合层键合第一外延层和硅衬底。
步骤S120、在硅衬底上形成穿硅通孔，在键合层上形成暴露第一外延层的第一通孔，第一通孔与穿硅通孔连通。
步骤S130、在第一通孔暴露的第一外延层上形成第二外延层。
步骤S140、去除支撑衬底，在第一外延层远离键合层的一侧形成第一电极，第一电极电连接于第一外延层。
步骤S150、在第二外延层远离第一外延层的一侧形成第二电极，第二电极电连接于第二外延层。
本实施例的半导体结构的制备方法，如图3和图6所示，将硅衬底3键合在第一外延层1上，一方面利用硅衬底3的厚度较厚，在硅衬底3内形成的穿硅通孔301的深宽比一般较大，对第一外延层1外延生长形成第二外延层5时，使第二外延层5内的位错弯曲，并使位错湮灭在穿硅通孔301的 侧壁或内部，从而形成位错密度小的第二外延层5，提高了第二外延层5的质量，从而提高了半导体器件的耐压性能，也避免了漏电流现象的发生。
下面对本实施例的各步骤进行详细说明：
在步骤S100中，提供硅衬底和设于支撑衬底上的第一外延层。
如图2所示，该第一外延层1的材料可以包括GaN、AlN、AlGaN、InGaN与AlInGaN中的至少一种。该硅衬底3为可以为(100)型单晶硅，但本公开实施方式对此不做特殊限定。该支撑衬底6可以为碳化硅衬底、蓝宝石衬底，但不限于此，还可以为氮化镓衬底，当然，该支撑衬底6的材料也可以为硅。
在步骤S110中，通过键合层键合第一外延层和硅衬底。
如图2所示，该键合层2的材料可以为二氧化硅，当然，也可以为氮化硅，但本公开不限于此，还可以为金属等。在键合层2较厚的情况下，可以增加穿硅通孔301(见图3)的深宽比，进一步提高位错湮灭的几率。在本公开一实施方式中，步骤S110可以包括：在第一外延层1或硅衬底3上形成键合层2，以键合层2为接触层使第一外延层1和硅衬底3键合在一起。其中，该键合层2仅形成于第一外延层1和硅衬底3这两个部件的一个部件，也就是说，第一外延层1和硅衬底3两个部件中的一个部件上形成键合层2，另一部件上没有形成键合层2。
在本公开另一实施方式中，步骤S110可以包括：在第一外延层1的表面形成第一键合层；在硅衬底3的表面形成第二键合层；以第一键合层和第二键合层为接触层使第一外延层1和硅衬底3键合在一起。其中，该第一键合层和第二键合层均可以通过沉积工艺制备而成，但本公开实施例不限于此。该第一键合层和第二键合层相互接触，构成了上述的键合层2。
在本公开再一实施方式中，该键合层2还可以单独提供，即键合层2不形成于第一外延层1和硅衬底3中的任意一个上。
在步骤S120中，在硅衬底上形成穿硅通孔，在键合层上形成暴露第一 外延层的第一通孔，第一通孔与穿硅通孔连通。
如图3所示，该穿硅通孔301可以通过构图工艺形成，例如光刻工艺等。该穿硅通孔301在硅衬底3的厚度方向上贯穿硅衬底3。该穿硅通孔301可以为圆形孔，当然，也可以为正多边形孔、异形孔等。该穿硅通孔301的数量可以为一个、两个、三个或更多个。该穿硅通孔301的深宽比可以大于1。
如图3所示，该第一通孔201可以通过构图工艺形成，例如光刻工艺等。该第一通孔201在键合层2的厚度方向上贯穿键合层2。该第一通孔201可以为圆形孔，当然，也可以为正多边形孔、异形孔等。该第一通孔201的数量可以为一个、两个、三个或更多个。
如图3所示，该穿硅通孔301与第一通孔201连通。以穿硅通孔301和第一通孔201的数量均为多个为例，多个穿硅通孔301一一对应地与多个第一通孔201连通。各穿硅通孔301可以与对应地第一通孔201的形状相同。各穿硅通孔301可以与对应地第一通孔201的大小相同。各穿硅通孔301可以在第一外延层1上的正投影与对应地第一通孔201在第一外延层1上的正投影完全重合。其中，各穿硅通孔301可以与对应地第一通孔201通过一次构图工艺形成，但本公开实施方式对此不做特殊限定。
在步骤S130中，在第一通孔暴露的第一外延层上形成第二外延层。
如图4所示，该第二外延层5的材料可以包括GaN、AlN、AlGaN、InGaN与AlInGaN中的至少一种。该第二外延层5的材料可以与第一外延层1的材料相同，当然，也可以不同。此外，该第二外延层5内也可以掺杂Si离子、Ge离子、Sn离子、Se离子、Te离子、Mg离子、Zn离子、Ca离子、Sr离子或Ba离子。该第二外延层5可以为轻掺杂的外延层。该第二外延层5的掺杂浓度可以小于第一外延层1的掺杂浓度。该第二外延层5可以填满上述的第一通孔201以及穿硅通孔301，该第二外延层5远离第一外延层1的表面与硅衬底3远离键合层2的表面平齐。其中，由于穿硅通孔301的深宽比大于1， 可以使生长于穿硅通孔301的第二外延层5内的位错在穿硅通孔301的内部或侧壁处截止，进而提高了第二外延层5的质量。
在步骤S140中，去除支撑衬底，在第一外延层远离键合层的一侧形成第一电极，第一电极电连接于第一外延层。
如图5所示，该第一电极4可以为欧姆接触电极。该欧姆接触电极的材料可以为Ti/Pt/Au，但本公开实施方式不限于此。
在步骤S150中，在第二外延层远离第一外延层的一侧形成第二电极，第二电极电连接于第二外延层。
如图5所示，在形成第二电极8(见图6)之前，本公开实施例一的半导体结构的制备方法还可以包括：在硅衬底3远离键合层2的一侧形成第一介质层7。该第一介质层7的材料可以为二氧化硅，当然，也可以为氮化硅等。该第一介质层7可以设有与穿硅通孔301连通的第二通孔701。该第二通孔701可以通过构图工艺形成，例如光刻工艺等。该第二通孔701在第一介质层7的厚度方向上贯穿第一介质层7。该第二通孔701可以为圆形孔，当然，也可以为矩形孔等。该第二通孔701的数量可以为一个、两个、三个或更多个。该第一介质层7可以在去除支撑衬底6之前形成，该第一介质层7也可以在去除支撑衬底6之后形成。如图6所示，该第二电极8可以为肖特基接触电极。该第二电极8的部分区域覆盖第一介质层7，且第二电极8穿过第二通孔701以与第二外延层5接触。该第二电极8的材料可以为Pt/Au，但本公开实施方式不限于此。
本公开实施例一的半导体结构可以由上述半导体结构的制备方法制备而成。如图2至图4所示，该半导体结构可以包括第一外延层1、键合层2、硅衬底3、第二外延层5、第一电极4以及第二电极8，其中：
该键合层2设于第一外延层1上，且设有暴露第一外延层1的第一通孔201。该硅衬底3设于键合层2远离第一外延层1的一侧，第一外延层1与 硅衬底3通过键合层2键合。该硅衬底3设有穿硅通孔301，穿硅通孔301与第一通孔201连通。该第二外延层5设于第一通孔201暴露的第一外延层1上。该第一电极4设于第一外延层1远离键合层2的一侧，并电连接于第一外延层1。该第二电极8设于第二外延层5远离第一外延层1的一侧，并电连接于第二外延层5。
本公开实施例一提供的半导体结构的制备方法与半导体结构属于同一发明构思，相关细节及有益效果的描述可互相参见，不再进行赘述。
实施例二
本公开实施例二的半导体结构及半导体结构的制备方法与本公开实施例一的半导体结构及半导体结构的制备方法大致相同，区别仅在于：如图3和图7所示，本公开实施例二的第二外延层5包括重掺杂层501和轻掺杂层502。该重掺杂层501可以设于第一通孔201暴露的第一外延层1上，该重掺杂层501的掺杂浓度小于等于第一外延层1的掺杂浓度。该轻掺杂层502可以设于重掺杂层501远离第一外延层1的一侧，该轻掺杂层502的掺杂浓度小于重掺杂层501的掺杂浓度。
实施例三
本公开实施例三的半导体结构及半导体结构的制备方法与本公开实施例一或实施例二的半导体结构及半导体结构的制备方法大致相同，区别仅在于：如图3和图8所示，该穿硅通孔301的侧壁具有第二介质层9。该第二介质层9的材料可以为二氧化硅或氮化硅。该第二介质层9的形成步骤在穿硅通孔301形成之后进行。本公开实施例可以通过热氧化工艺形成第二介质层9，当然，也可以通过其它工艺形成第二介质层9，例如沉积工艺等。举例而言，该第二介质层9的形成步骤可以包括：在形成穿硅通孔301之后，在穿硅通孔301暴露的第一外延层1上形成光阻层；形成覆盖穿硅通孔301的侧壁以及光阻层的介质材料层；去除光阻层以及光阻层上方的介质层材料，该介质 材料层覆盖于穿硅通孔301侧壁的部分形成上述的第二介质层9。其中，若通过热氧化工艺形成第二介质层9，上述的第一通孔201的形成步骤需要在第二介质层9形成之后进行。本公开实施例三的穿硅通孔301的侧壁具有第二介质层9，可以避免硅衬底3发生二次回熔。
以上所述仅是本公开的较佳实施方式而已，并非对本公开做任何形式上的限制，虽然本公开已以较佳实施方式揭露如上，然而并非用以限定本公开，任何熟悉本专业的技术人员，在不脱离本公开技术方案的范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施方式，但凡是未脱离本公开技术方案的内容，依据本公开的技术实质对以上实施方式所作的任何简单修改、等同变化与修饰，均仍属于本公开技术方案的范围内。

Claims (15)

  1. 一种半导体结构，其特征在于，包括：
    第一外延层(1)；
    键合层(2)，设于所述第一外延层(1)上，且设有暴露所述第一外延层(1)的第一通孔(201)；
    硅衬底(3)，设于所述键合层(2)远离所述第一外延层(1)的一侧，所述第一外延层(1)与所述硅衬底(3)通过所述键合层(2)键合；所述硅衬底(3)设有穿硅通孔(301)，所述穿硅通孔(301)与所述第一通孔(201)连通；
    第二外延层(5)，设于所述第一通孔(201)暴露的所述第一外延层(1)上；
    第一电极(4)，设于所述第一外延层(1)远离所述键合层(2)的一侧，并电连接于所述第一外延层(1)；
    第二电极(8)，设于所述第二外延层(5)远离所述第一外延层(1)的一侧，并电连接于所述第二外延层(5)。
  2. 根据权利要求1所述的半导体结构，其特征在于，所述第二外延层(5)为轻掺杂的外延层，所述第二外延层(5)的掺杂浓度小于所述第一外延层(1)的掺杂浓度。
  3. 根据权利要求1所述的半导体结构，其特征在于，所述第二外延层(5)包括：
    重掺杂层(501)，设于所述第一通孔(201)暴露的所述第一外延层(1)上，所述重掺杂层(501)的掺杂浓度小于等于所述第一外延层(1)的掺杂浓度；
    轻掺杂层(502)，设于所述重掺杂层(501)远离所述第一外延层(1)的一侧，所述轻掺杂层(502)的掺杂浓度小于所述重掺杂层(501)的掺杂浓度。
  4. 根据权利要求2或3所述的半导体结构，其特征在于，所述第一电极(4)为欧姆接触电极，所述第二电极(8)为肖特基接触电极。
  5. 根据权利要求1所述的半导体结构，其特征在于，所述穿硅通孔(301)的深宽比大于1。
  6. 根据权利要求1所述的半导体结构，其特征在于，所述硅衬底(3)为(100)型单晶硅。
  7. 根据权利要求1所述的半导体结构，其特征在于，所述第一外延层(1)与所述第二外延层(5)的材料相同，且包括GaN、AlN、AlGaN、InGaN与AlInGaN中的至少一种。
  8. 根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
    第一介质层(7)，设于所述硅衬底(3)远离所述键合层(2)的一侧，且设有与所述穿硅通孔(301)连通的第二通孔(701)，所述第二电极(8)的部分区域覆盖所述第一介质层(7)，且所述第二电极(8)穿过所述第二通孔(701)以与所述第二外延层(5)接触。
  9. 根据权利要求1或8所述的半导体结构，其特征在于，所述第二外延层(5)填满所述第一通孔(201)和所述穿硅通孔(301)，且所述第二外延层(5)远离所述第一外延层(1)的表面与所述硅衬底(3)远离所述键合层(2)的表面平齐。
  10. 根据权利要求1所述的半导体结构，其特征在于，所述穿硅通孔(301)的侧壁具有第二介质层(9)。
  11. 一种半导体结构的制备方法，其特征在于，包括：
    提供硅衬底(3)和设于支撑衬底(6)上的第一外延层(1)；
    通过键合层(2)键合所述第一外延层(1)和所述硅衬底(3)；
    在所述硅衬底(3)上形成穿硅通孔(301)，在所述键合层(2)上形成暴露所述第一外延层(1)的第一通孔(201)，所述第一通孔(201)与所述穿硅通孔(301)连通；
    在所述第一通孔(201)暴露的所述第一外延层(1)上形成第二外延层(5)；
    去除所述支撑衬底(6)，在所述第一外延层(1)远离所述键合层(2)的一侧形成第一电极(4)，所述第一电极(4)电连接于所述第一外延层(1)；
    在所述第二外延层(5)远离所述第一外延层(1)的一侧形成第二电极(8)，所述第二电极(8)电连接于所述第二外延层(5)。
  12. 根据权利要求11所述的半导体结构的制备方法，其特征在于，所述第二外延层(5)为轻掺杂的外延层，所述第二外延层(5)的掺杂浓度小于所述第一外延层(1)的掺杂浓度。
  13. 根据权利要求11所述的半导体结构的制备方法，其特征在于，形成第二外延层(5)包括：
    在所述第一通孔(201)暴露的所述第一外延层(1)上形成重掺杂层(501)，所述重掺杂层(501)的掺杂浓度小于等于所述第一外延层(1)的掺杂浓度；
    在所述重掺杂层(501)远离所述第一外延层(1)的一侧形成轻掺杂层(502)，所述轻掺杂层(502)的掺杂浓度小于所述重掺杂层(501)的掺杂浓度。
  14. 根据权利要求11所述的半导体结构的制备方法，其特征在于，所述穿硅通孔(301)的深宽比大于1。
  15. 根据权利要求11所述的半导体结构的制备方法，其特征在于，在形成第二电极(8)之前，所述半导体结构的制备方法还包括：
    在所述硅衬底(3)远离所述键合层(2)的一侧形成第一介质层(7)，所述第一介质层(7)设有与所述穿硅通孔(301)连通的第二通孔(701)，所述第二电极(8)的部分区域覆盖所述第一介质层(7)，且所述第二电极(8)穿过所述第二通孔(701)以与所述第二外延层(5)接触。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4567426B2 (ja) * 2004-11-25 2010-10-20 パナソニック株式会社 ショットキーバリアダイオード及びダイオードアレイ
JP5074742B2 (ja) * 2006-11-10 2012-11-14 古河電気工業株式会社 ショットキーバリアダイオード
CN101924137B (zh) * 2009-06-12 2012-07-04 万国半导体股份有限公司 纳米管半导体器件及其制备方法
CA2757786A1 (en) * 2009-11-13 2011-05-19 Sumitomo Electric Industries, Ltd. Method for manufacturing semiconductor substrate
FR2953328B1 (fr) * 2009-12-01 2012-03-30 S O I Tec Silicon On Insulator Tech Heterostructure pour composants electroniques de puissance, composants optoelectroniques ou photovoltaiques
US8871600B2 (en) * 2011-11-11 2014-10-28 International Business Machines Corporation Schottky barrier diodes with a guard ring formed by selective epitaxy
US20130143392A1 (en) * 2011-12-06 2013-06-06 Epowersoft, Inc. In-situ sin growth to enable schottky contact for gan devices
US9269789B2 (en) * 2013-03-15 2016-02-23 Semiconductor Components Industries, Llc Method of forming a high electron mobility semiconductor device and structure therefor
CN103441155B (zh) * 2013-09-05 2016-08-10 天津三安光电有限公司 集成旁路二极管的太阳电池及其制备方法
CN105140122B (zh) * 2015-08-10 2018-07-20 中国电子科技集团公司第五十五研究所 一种改善GaN HEMT器件散热性能的方法
JP6652802B2 (ja) * 2015-09-15 2020-02-26 ローム株式会社 半導体装置、および当該半導体装置を備えるインバータ装置
JP6812758B2 (ja) * 2016-11-09 2021-01-13 Tdk株式会社 ショットキーバリアダイオード及びこれを備える電子回路
DE112018001442T5 (de) * 2017-01-25 2020-01-09 Rohm Co., Ltd. Halbleitervorrichtung
CN107359207A (zh) * 2017-03-21 2017-11-17 杭州立昂微电子股份有限公司 一种肖特基势垒二极管及其制造方法
WO2019003861A1 (ja) * 2017-06-29 2019-01-03 三菱電機株式会社 酸化物半導体装置、および、酸化物半導体装置の製造方法
JP6448865B1 (ja) * 2018-02-01 2019-01-09 三菱電機株式会社 半導体装置およびその製造方法

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