CN1104053C - 半导体集成电路 - Google Patents

Abstract

一种包括不随脉冲串长而变化、向内部电路供给稳定的输出电压的内部电源电路并以脉冲串方式工作的半导体集成电路，包括根据规定的基准电压对来自外部的电源电压进行降压、生成内部电源电压并输出的内部电源降压部和根据外部输入的地址数据判断脉冲串长的脉冲串长判定部，脉冲串长判定部判定的脉冲串长越长，相对于内部电源的降低来说，上述内部电源降压部的输出电流的增加速度就越快。

Description

半导体集成电路

技术领域

本发明涉及半导体集成电路，特别涉及具有将外部供给的电源电压变换成规定的电压并供给内部电路的内部电源电路、以脉冲串方式工作的半导体集成电路。

背景技术

图15是表示以脉冲串方式工作的64M位×8同步DRAM的先有例的概略框图。

图15中，同步DRAM(下称SDRAM)200包括具有内部电源降压电路201、基板电压发生电路202、升压电压发生电路203及基准电压发生电路204的内部电源电路205。另外，SRAM200包括具有地址缓冲电路206、控制信号缓冲电路207、时钟缓冲电路208、四个存储器阵列组209、210、211、212、进行数据的输入输出的输入输出缓冲电路213以及方式寄存器电路214，还包括控制各存储器阵列组209～212及输入输出缓冲电路213的控制电路215。

上述内部电源降压电路201将从电源端子Vcc供给的外部电源电压降压生成内部电源电压int.Vcc，供给SDRAM200的各内部电路，利用从基准电压发生电路204输入的基准电压Vref来确定内部电源电压int.Vcc的电压值。即，内部电源降压电路201控制内部电源电压int.Vcc的电压值并进行输出，使之成为从基准电压发生电路204输入的基准电压Vref。基板电压发生电路202生成半导体基板的偏压并输出，向半导体基片上施加负的基板电压Vbb。升压电压发生电路203将从电源端子Vcc供给的外部电源电压进行升压生成升压电压Vpp，供给各存储器阵列组209～212。

上述地址缓冲电路206与从外部输入地址信号的地址信号输入端相连，例如与输入组选择信号的BA0、BA1端子、输入地址信号的A0-A11端子相连。另外，控制信号缓冲电路207分别与从外部输入控制信号的各个控制信号输入端子相连，例如与输入芯片选择信号的/CS端子、输入行地址选通脉冲信号的/RAS端子、输入列地址选通脉冲信号的/CAS端子、输入写允许信号的/WE端子及输入输入输出屏蔽信号的DQM端子相连。

上述时钟缓冲电路208，从外部输入的时钟信号生成内部时钟信号并输出，与地址缓冲电路206、控制信号缓冲电路207、输入输出缓冲电路213及控制电路215相连。时钟缓冲电路208还与输入从外部来的时钟信号的CLK端子以及输入时钟允许信号的CKE端子相连。

上述控制电路215分别与各存储器阵列组209～212相连，并与地址缓冲电路206、控制信号缓冲电路207及输入输出缓冲电路213相连。另外，在从地址信号输入端子输入的地址信号判断脉冲串长时，根据控制电路使用上述方式寄存器电路214。

在上述结构中，设SDRM200能够将脉冲串长改变为1、2、4、8。控制电路215例如在/C8端子、/RAS端子、/CAS端子及/WE端子都为“L”电平时向方式寄存器电路214输出设定信号，接受该设定信号的方式寄存器电路214分别检查地址缓冲电路206输入的地址信号中表示脉冲串长的规定的多个信号。控制电路215参照方式寄存器电路214中锁存的信号电平，控制进行脉冲串传递动作时的脉冲串长。

然而，在上述内部电源降压电路201及升压电压发生电路203中，由于脉冲串长度长时变得比脉冲长度短时消耗的电流还大，所以存在着输出电压的内部电源电压int.Vcc及升压电压Vpp降低变大的问题。另外，在基板电压发生电路202中，存在着脉冲串长度长时的输出电压的负电压基板电压Vbb比脉冲串长度短时更容易上升的问题。

发明内容

本发明系为解决上述问题而做，其目的在于得到一种包括向内部电路供给不随脉冲串长变化、稳定的输出电压的内部电源电路、以脉冲串方式工作的半导体集成电路。

与本发明的第一方面有关的半导体集成电路，在以脉冲串方式工作的半导体集成电路中，包括根据规定的基准电压对来自外部的电源电压进行降压、生成内部电源电压并输出的内部电源降压部和从外部输入的地址数据判断脉冲串长的脉冲串长判定部，脉冲串长判定部判定的脉冲串长越长，相对于内部电源电压的降低来说，上述内部电源降压部的输出电流的增加速度就越快。

与本发明的第二方面有关的半导体集成电路，在与本发明有关的第一方面中，上述内部电源降压部包括输入输出的内部电源电压和规定的基准电压的差动放大电路部、控制流到该差动放大电路部的电流并控制差动放大电路部的增益的增益控制部、根据上述差动放大电路部的输出电压改变电流供给能力的输出电路部，脉冲串长越长，上述增益控制部就使流到差动放大电路中的电流增加，使差动放大电路部的增益就变大。

与本发明的第三方面有关的半导体集成电路，在与本发明有关的第二方面中，上述增益控制部由向差动放大电路部提供电流的栅极尺寸不同的多个MOS晶体管形式，脉冲串长越长，就使漏极电流大的MOS晶体管动作，使流到差动放大电路部的电流增加。

与本发明的第四方面有关的半导体集成电路，在与本发明的第二方面中，上述增益控制电路由向差动放大电路部提供电流的多个MOS晶体管形成，脉冲串长越长，就使动作的MOS晶体管数增加，使流到差动放大电路部的电流增加。

与本发明的第五方面有关的半导体集成电路，在本发明的第二方面中，上述增益控制部由向差动放大电路部提供电流的MOS晶体管和根据脉冲串长控制该MOS晶体管的栅极电压的栅极电压控制电路组成，栅极电压控制电路控制上述MOS晶体管的栅极电压，以便使脉冲串长越长，供给差动放大电路部的电流就越增加。

与本发明的第六方面有关的半导本集成电路，在由脉冲串方式动作的半导体集成电路中，包括生成多个不同的基准电压并输出的基准电压发生部、选择由该基准电压发生部输入的基准电压并根据该选择的基准电压将来自外部的电源电压降压生成内部电源电压并输出的内部电源降压部以及从外部输入的地址数据判定脉冲串长的脉动串长判定部，脉冲串长判定部判定的脉冲串长越长，上述内部电源降压部就选择越大的基准电压，补偿内部电源电压的降低。

与本发明的第七方面有关的半导体集成电路，在本发明的第六方面中，上述内部电源降压部包括根据脉冲串长选择来自基准电压发生部的基准电压的基准电压选择部、输入输出的内部电源电压和基准电压选择部选择的基准电压的差动放大电路部以及根据差动放大电路部的输出电压改变电流供给能力的输出电路部，脉冲串长越大，上述基准电压选择部就选择越大的基准电压。

与本发明的第八方面有关的半导体集成电路，在以脉冲串方式工作的半导体集成电路中，包括根据规定的基准电压将来自外部的电源电压降压、生成内部电源电压并输出的内部电源降压部以及从外部输入的地址数据判定脉冲串长的脉冲串长判定部，脉冲串长判定部判定的脉冲串长越长，上述内部电源降压部就使输出电流供给能力增加。

与本发明的第九方面有关的半导体集成电路，在本发明的第八方面中，上述内部电源降压部包括输入输出的内部电源电压和规定的基准电压的差动放大电路部以及根据脉冲串长改变电流供给能力的输出电路部，脉冲串长越长，该输出电路部就使电流供给能力增加。

与本发明的第十方面有关的半导体集成电路，在本发明的第一至第九方面中，还包括生成半导体基本板的偏置电压并输出、向半导体基板施加基板电压的基板电压发生部，脉冲串长判定部判定的脉冲串长越长，该基板电压发生部对基板电压的上升的响应性越好，检测出基板电压上升的速度越快。

与本发明的第十一方面有关的半导体集成电路，在本发明的第一至十方面中，还包括将外部来的电源电压升压、生成升压电压并输出的升压电压生成部，脉冲串长判定部判定的脉冲串长越长，该升压电压发生部对升压电压降低的响应性越好，检测出升压电压降低的速度越快。

与本发明的第十二方面有关的半导体集成电路，在以脉冲串方式工作的半导体集成电路中，包括生成半导体基板的偏置电压并输出、向半导体基板施加基板电压的基板电压发生部和从外部输入的地址数据判断脉冲串长的脉冲串长判定部，脉冲串长判定部判定的脉冲串长越长，上述基板电压发生部对基板电压上升的响应性越好，检测出基板电压上升的速度越快。

与本发明的第十三方面有关的半导体集成电路，在本发明的第十二方面中，上述基板电压发生部包括降低基板电压的充电泵电路部和检测输出的基板电压、如果基板电压大于规定值就使充电泵电路部动作的基板电压检测部，脉冲串长越长，上述基板电压检测部对基板电压的上升的响应性越好，检测出基板电压大于规定值的速度越快。

与本发明的第十四方面有关的半导体集成电路，在以脉冲串方式工作的半导体集成电路中，包括将来自外部的电源电压升压生成升压电压并输出的升压电压发生部和从外部输入的地址数据判定脉冲串长的脉冲串长判定部，脉冲串长判定部判定的脉冲串越长，上述升压电压发生部对升压电压的降低的响应性越好，检测出升压电压降低的检测速度变快。

与本发明的第十五方面有关的半导体集成电路，在本发明的第十四方面中，上述升压电压发生部包括使升压电压上升的充电泵电路部和检测输出的升压电压、如果升压电压小于规定值就使充电泵电路部动作的升压电压检测部，脉冲串长越长，上述升压电压检测部对升压电压的降低的响应性越好，检测出升压电压小于规定值的速度越快。

附图说明

图1是表示本发明的实施例1的半导体集成电路例的概略框图；

图2是表示图1中的方式寄存器电路19的电路例的图；

图3是表示图1中的内部电源降压电路2的电路例的图；

图4是表示本发明的实施例1中的半导体集成电路的变形例的电路图；

图5是表示本发明的实施例2中的半导体集成电路例的概略框图；

图6是表示图5中的内部电源降压电路51的电路例的图；

图7是表示本发明的实施例3中的半导体集成电路例的概略框图；

图8是表示图7中的内部电源降压电路71的电路例的图；

图9是表示本发明的实施例4中的半导体集成电路例的概略框图；

图10是表示图9中的内部电源降压电路91的电路例的图；

图11是表示本发明的实施例5中的半导体集成电路例的概略框图；

图12是表示图11中的基板电压发生电路111的电路例的图；

图13是表示本发明的实施例6中的半导体集成电路例的概略框图；

图14是表示图13中的升压电压发生电路131的电路例的图；

图15是表示以脉冲串方式工作的64M位×8同步DRAM的先有例的概略框图。

具体实施方式

接着，根据附图所示的实施例详细说明本发明。

实施例1

图1是表示本发明的实施例1的半导体集成电路例的概略框图，作为例子示出了以脉冲串方式工作的64M位×8的同步DRAM。设图1所示的同步DRAM能够将脉冲串长变为1、2、4、8。

图1中，同步DRAM(下称SDRAM)1包括具有内部电源降压电路2、基板电压发生电路3、升压电压发生电路4以及生成基准电压Vref并输出的基准电压发生电路5的内部电源电路10。另外，SARAM1还包括具有地址缓冲电路11、控制信号缓冲电路12、时钟缓冲电路13、四个存储器阵列组14、15、16、17、进行数据输入输出的输入输出缓冲电路18以及方式寄存器电路19且控制各个存储器阵列组14～17及输入输出缓冲电路18的控制电路20。另外，上述内部电源降压电路2及基准电压发生电路5形成内部电源降压部，上述方式寄存器电路19形成脉冲串长判定部。

上述内部电源电路10与从外部供给电源和电源端子Vcc相连，上述基准电压发生电路5与内部电源降压电路2相连，内部电源降压电路2与SDRAM1的各个内部电路相连，但省略了其连接。上述基板电压发生电路3与形成SDRAM1的半导体基板相连，但省略其连接。上述升压电压发生电路4分别与存储器阵列组14～17相连。

从外部输入地址信号的A0～A11端子及从外部输入组选择信号的BA0及BA1端子分别与上述地址缓冲电路11相连，地址缓冲电路11与控制电路20相连。另外，输出芯片选择信号的/CS端子，输入行地址选通脉冲信号的/RAS端子、输出列地址选通脉冲信号的/CAS端子、输入写允许信号的/WE端子及输入输出屏蔽信号的DQM端子分别与上述控制信号缓冲电路12相连，控制信号缓冲电路12与控制电路20相连。

从外部输入时钟信号的CLK端子以及输入从外部输入的时钟允许信号的CKE端子分别与上述时钟缓冲电路13相连，时钟缓冲电路13分别与地址缓冲电路11、控制信号缓冲电路12、输入输出缓冲电路18及控制电路20相连。另外，方式寄存器电路19与内部电源降压电路2相连，控制电路20分别与各存储器阵列组14～17相连，另外，还与输入输出缓冲电路18相连。进行数据输入输出的数据输入输出端子DQ0～DQ7分别与输入输出缓冲电路18相连。

上述内部电源降压电路2将电源端子Vcc供给的来自外部的电源电压降压、生成内部电源电压int.Vcc，供给SDRAM1的各内部电路。利用从基准电压发生电路5输入的基准电压Uref确定内部电源电压int.Vcc的电压值。即，内部电源降压电路2控制内部电源电压int.Vcc的电压值，使其成为从基准电压发生电路5输入的基准电压Vref并将其输出。基板电压发生电路3生成半导体基片的偏置电压并输出，向半导体基板施加负的基板电压Vbb。升压电压发生电路4对电源端子Vcc供给的来自外部的电源电压进行升压，生成升压电压Vpp，分别供给各个存储器阵列组14～17。

上述时钟缓冲电路13利用来自外部输入的时钟信号生成内部时钟信号并输出，地址缓冲电路11、控制信号缓冲电路12、输入输出缓冲电路18和控制电路20根据时钟缓冲电路13输入的内部时钟信号而动作。从地址信号输入端子输入的地址信号进行脉冲串长的判定时，控制电路20使用方式寄存器电路19。

例如在/CS端子、/RAS端子、/CAS端子及/WE端子都为“L”电平时，上述控制电路20向方式寄存器电路19输出设定信号，接收该设定信号的方式寄存器电路19分别锁存地址缓冲电路11输入的地址信号中表示脉冲串长的规定的多个信号。控制电路20参照方式寄存器电路19中锁存的信号电平来控制进行脉冲串传递动作时的脉冲串长。另外，上述内部电源降压电路2根据方式寄存器电路19输出的表示脉冲串长的信号来切换电流供给能力。

图2是表示方式寄存器电路19的电路例的图。

图2中，方式寄存器电路19由三个寄存器电路31、32、33形成，由于各寄存器电路的结构分别相同，故以寄存器电路32为例进行说明。寄存器电路32由三态反相电路35和三个反相电路36、37、38形成。

三态反相电路35包括反相控制输入35a和非反相控制输入35b两个控制信号输入，向反相控制输入35a输入“L”电平的信号，同时，向非反相控制输入356输入“H”电平的信号，作为反相器电路工作。另外，三态反相电路35在向反相控制输入35a输入“H”电平的信号或向非反相控制输入35b输入“L”电平的信号时，输出变成高阻状态。

三态反相电路35的输入作为寄存器电路32的输入，利用控制电路20向该输入端输入从地址输入端子通过地址缓冲电路11输入的地址信号中的、输入到地址输入端子A1中的信号。另外，反相电路36及37形成锁存电路，反相电路36的输出和反相电路37的输入的连接部与三态反相电路35的输入相连。反相电路36的输入和反相电路37的输入的连接部作为寄存器电路32的非反相输出MA1并与反相器电路38的输入相连，反相电路38的输出作为寄存器电路32的反相输出/MA1。

在设定寄存器电路32时，例如在/CS端子、/RAS端子、/CAS端子及/WE端子都变成为“L”电平时，控制电路20向三态反相电路35的非反相控制输入35b输出“H”电平的单脉冲信号即方式寄存器设定信号MRSET，向反相控制输入35a输出方式寄存器设定信号MRSET的反相信号/MRSET。因此，三态反相电路35在输入方式寄存器设定信号MRSE及其反相信号/MRSET期间作为反相电路而动作。

同样，向作为寄存器电路31的输入的三态反相电路的输入端输入已从地址输入端子通过地址缓冲电路输入的地址信号中输入到地址输入端子A0的信号，向作为寄存器电路33的输入的三态反相电路的输入端输入已从地址输入端子通过地址缓冲电路11输入的地址信号中输入到地址输入端子A2的信号。

控制电路20在设定方式寄存器电路19时，分别向寄存器电路31～33的各个三态反相电路的非反相控制输入端输出上述方式寄存器设定信号MRSET，同时分别向各个三态反相电路的反相控制输入端输出方式寄存器设定信号MRSET的反相信号MRSET。这样，在寄存器电路31的锁存电路中锁存已输入到地址输入端子A0的一位数据，在寄存器电路32的锁存电路中锁存已输入到地址输入端子A1的一位数据，在寄存器电路33的锁存电路中锁存已输入到地址输入端子A2的一位数据。

另外，如果将寄存器电路31中的非反相输出作为MA0、将反相输出作为/MA0、将寄存器电路33中的非反相输出作为MA2、将反相输出作为/MA2的话，则控制电路20使用下表1控制利用MA0～MA2的值进行脉冲串传送动作时的脉冲串长。

表1

脉冲串长	MA0	MA1	MA2
1	0	0	0
				2	1	0	0
4	0	1	0
				8	1	1	0
未使用	0101	0011	1111

这里，根据上表1，MA1的值为“L”电平的“0”时，脉冲串长为1或2，MA1的值为“H”电平的“1”时，脉冲串长为4或8。因此，利用MA1及/MA1的值，能够切换脉冲串长1或2时，以及脉冲串长为4或8时的内部电源降压电路2的电流供给能力。

图3是表示内部电源降压电路2的电路例的图。

图3中，内部电源降压电路2由两个P沟道型MOS晶体管41、42和两个n沟道型MOS晶体管43、44形成的差动放大电路45以及两个n沟道型MOS晶体管46和47形成，包括进行差动放大电路45的增益控制的增益控制电路48和形成输出电路的P沟道型MOS晶体管49。另外，上述差动放大电路45作为差动放大电路部，上述增益控制电路48作为增益放大部，P沟道型MOS晶体管49作为输出电路部。

在差动放大电路45中，连接P沟道型MOS晶体管41及42的各个栅极，该连接部与P沟道型MOS晶体管41的漏极相连。P沟道型MOS晶体管41及42的各个源极分别与电源端子相连。另外，P沟道型MOS晶体管41的漏极与n沟道型MOS晶体管43的漏极相连，P沟道型MOS晶体管42的漏极与n沟道型MOS晶体管44的漏极相连，P沟道型MSO晶体管49的栅极与该连接部相连。

向n沟道型MOS晶体管43的栅极输入从内部电源降压电路2输出的内部电源电压int.Vcc，n沟道型MOS晶体管44的栅极与基准电压发生电路5相连，输入基准电压Vref。连接n沟道型MOS晶体管43及44的各源极，在增益放大电路48中，该连接部与n沟道型MOS晶体管46及47的各漏极的连接部相连。

n沟道型MOS晶体管46及47的各源极连接并接地。n沟道型MOS晶体管46及47的各栅极分别与方式寄存器电路19相连，n沟道型MOS晶体管46的栅极与寄存器电路32的非反相输出MA1相连，n沟道型MOS晶体管47的栅极与寄存器电路19的反相输出/MA1相连。另外，P沟道型MOS晶体管49源极与电源端子Vcc相连，P沟道型MOS晶体管49的漏极作为内部电源降压电路2的输出，从P沟道型MOS晶体管49的漏极输出内部电源电压int.Vcc。

在上述构成中，形成增益控制电路48的n沟道型MOS晶体管46及47做成为栅极尺寸不同的MOS晶体管，而且，n沟道MOS晶体管46流过比n沟道型MOS晶体管47更大的电流。即，n沟道型MOS晶体管47做成为其栅极宽度比n沟道型MOS晶体管46更窄，或者其栅极长度更长。

通过这样做，脉冲串长为1或2时，方式寄存器电路19的非反相输出MA1成为“L”电平，方式寄存器电路19的反相输出/MA1成为“H”电平，n沟道型MOS晶体管46截止，同时，n沟道型MOS晶体管47导通，n沟道型MOS晶体管47流过漏极电流id12。接着，脉冲串长为4或8时，方式寄存器电路19的非反相输出MA1成为“H”电平，方式寄存器电路19的反相输出/MA1成为“L”电平，n沟道型MOS晶体管46导通，同时，n沟道型MOS晶体管47截止，n沟道型MOS晶体管46流过漏极电流id48。

这里，n沟道型MOS晶体管46流过比n沟道型MOS晶体管47更大的电流，所以，id48＞id12。即，上述n沟道型MOS晶体管46导通时，流过差动放大电路45的电流比n沟道型MOS晶体管47导通时大。

流过上述差动放大电路45的电流越大，差动放大电路45的增益越大，响应性变好，对内部电源电压int.Vcc的降低，能够在短时间降低P沟道型MOS晶体管49的栅极电压。另外，P沟道型MOS晶体管49在降低栅极电压时流过的电流变大。因此，脉冲串长为4或8时与脉冲串长为1或2时相比对内部电源电压int.Vcc的降低能够在短时间提供较多的电流，能够防止内部电源电压int.Vcc的降低。

另一方面，在上述图3中，n沟道型MOS晶体管47的栅极与方式寄存器电路19的反相输出/MA1相连，但作为实施例1的变形例，如图4所示，也可以使n沟道型MOS晶体管47的栅极不与反相输出/MA1相连而与电源端子Vcc相连，使之常时为“H”电平，使n沟道型MOS晶体管常时导通。通过这样做，在脉冲串长1或2时，只导通n沟道型MOS晶体管47，在脉冲串长为4或8时，导通n沟道型MOS晶体管46和47。因此，脉冲串长为4或8时流过差动放大电路45的电流比脉冲长为1或2时大，能够得到和图3所示的情况相同的效果。

这样，本发明的实施例1中的半导体集成电路在内部电源降压电路的差动放大电路45中根据脉冲串长改变增益和响应性。即，在内部电源降压电路2中，与脉冲串长为1或2时相比，脉冲串长为4或8时的差动放大电路45的增益大，响应性变好。因此，内部电源降压电路2在脉冲串长为4或8时，对内部电源电压int.Vcc的降低，能够在短时间供给多的电流，因此，能够防止脉冲串长长时产生的内部电源电压int.Vcc的降低。另外，脉冲串长短时，能够减少差动放大电路45消耗的电流，能够谋求SDKAM中消耗电流的降低。

实施例2

在此实施例1中，由两个n沟道型MOS晶体管46及47形成增益控制电路48，使用两个n沟道型MOS晶体管46及47，在脉冲串长为1或2时和脉冲串长为4或8时，通过改变流到差动放大电路45中的电流来改变差动放大电路45的增益和响应性，但也可以用一个n沟道型MOS晶体管控制流到差动放大电路4中的电流，这就是本发明的

实施例2的内容。

图5是表示本发明的实施例2中的半导体集成电路例的概略框图，例示了以脉冲串方式工作的64M位×8的同步DRAM。图5中，与上述图1相同的部件用相同的符号来表示，这里省略其说明，只说明与图1的不同点。图5所示的SDRAM能够将脉冲串长改变为1、2、4、8。

图5和图1的不同点在于，通过改变图1的内部电源降压电路2中的电路结构来做成内部电流降压电路51，同时添加第一电压发生电路52及第二电压发生电路。图1的内部电源电路10包括内部电源降压电路51、基板电压发生电路3、升压电压发生电路4、基准电压发生电路5、第一电压发生电路52及第二电压发生电路53，将图1的内部电源电路10作为内部电源电路54，同时，将图1的SDRAM1作为SDRAM55。上述内部电源降压电路51作为内部电源降压部。

图5中，SDRAM55包括具有内部电源降压电路51、基板电压发生电路3、升压电压发生电路4、基准电压发生电路5、生成规定电压Va12并输出的第一电压发生电路52以及生成规定电压Va48并输出的第二电压发生电路53的内部电源电路54。另外，SDRAM55具有地址缓冲电路11、控制信号缓冲电路12、时钟缓冲电路13、四个存储器阵列组14、15、16、17、进行数据输入输出的输入输出缓冲电路18和方式寄存器电路19，还包括对各存储器阵列组14～17及输入输出缓冲电路18进行控制的控制电路20。

上述内部电源电路54与从外部供给电源的电源端子Vcc相连，上述基准电压发生电路5、第一电压发生电路52及第二电压发生电路F3分别与内部电源降压电路51相连，内部电源降压电路51与SDRAM55的各个内部电路相连，但省略了其连接。另外，方式寄存器电路19与内部电源降压电路51相连。

上述内部电源降压电路51对电源端子Vcc供给的、来自外部的电源电压进行降压生成内部电源电压int.Vcc，供成SDRAM55的各个内部电路，根据基准电压发生电路5输入的基准电压Vref，来确定内部电源电压int.Vcc的电压值。即，内部电源降压电路51控制内部电源电压int.Vcc的电压值使之成为基准电压发生电路5输入的基准电压Vref并将其输出。内部电源降压电路51，根据表示方式寄存器电路19输出的脉冲串长的信号来切换电流供给能力。

图6是表示内部电源降压电路51的电路例的图。图6中，与图3相同的部件用相同的符号表示，这里省略其说明，说明与图3的不同点。

图6中与图3的不同点在于，用n沟道型MOS晶体管61和两个传输门62及63形成增益控制电路48，将图3的增益控制电路48作为增益控制电路64。另外，上述增益控制电路64、第一电压发生电路52及第二电压发生电路53作为增益控制部，上述传输门62及63作为栅极电压控制电路。

图6中，内部电源串压电路51由差动放大电路45、n沟道型MOS晶体管61、传输门62及63形成，包括控制差动放大电路45的增益的增益控制电路64和形成输出电路的P沟道型MOS晶体管49。

连接n沟道型MOS晶体管43及44的各源极，该连接部与n沟道型MOS晶体管61的漏极相连，使n沟道型MOS晶体管61的源极接地。n沟道型MOS晶体管61的栅极分别连接传输门62及63的各个输出，传输门62的输入与第一电压发生电路52相连，传输门63的输入与第二电压发生电路53相连。

形成传输门62的P沟道型MOS晶体管的栅极和形成传输门63的n沟道型MOS晶体管的栅极分别与方式寄存器电路19的非反相输出MA1相连，形成传输门62的n沟道型MOS晶体管的栅极和形成传输门63的P沟道型MOS晶体管的栅极分别与方式寄存器电路19的反相输出/MA1相连。

在上述结构中，将第一电压发生电路52输入的规定电压Va12输入到传输门62的输入端，将第二电压发生电路53输入的规定电压Va48输入到传输门63的输入端。上述规定电压Va12和Va18满足Va48＞Va12的关系。在脉冲串长为1或2时，非反相输出MA1为“L”电平，反相输出/MA1为“H”电平。因此，传输门62导通成为导通状态，传输门63截止成为非导通状态。因此，将规定电压Va12输入到n沟道型MOS晶体管61的栅极。

另一方面，在脉冲串长为4或8时，非反相输出MA1为“H”电平，反相输出/MA1为“L”电平。因此，传输门62截止成为非导通状态，传输门63导通成为导通状态。因此，将规定的电压Va48输入到n沟道型MOS晶体管61的栅极。由于满足上述Va48＞Va12的关系，所以，脉冲串长为4或8时，输入到n沟道型MOS晶体管61的栅极的电压比脉冲串长为1或2时的高，因此，n沟道型MOS晶体管61的漏极电流大，流到差动放大电路中45中的电流大。

流到上述差动放大电路45中的电流越大，差动放大电路45的增益越大，响应性越好，对内部电源电压int.Vcc的降低，能够在短时间内降低P沟道型MOS晶体管49的栅极电压。另外，P沟道型MOS晶体管49在栅极电压降低时，流过的电流变大。因此，与脉冲串长为1或2时相比，脉冲串为4或8时对内部电源电压int.Vcc的降低，能够在短时间供给多的电流，能够防止内部电源电压int.Vcc降低。

这样，本发明的实施例2中的半导体集成电路，在内部电源降压电路2的差动放大电路45中，根据脉冲串长改变增益和响应性。即，在内部电源降压电路2中，脉冲串长为4或8时比脉冲串为1或2时的差动放大电路45的增益大，响应性好。因此，在脉冲串长为4或8时，对内部电源电压int.Vcc的降低，内部电源降压电路2，能够在短时间提供多的电流，所以，能够防止脉冲串长长时产生的内部电源电压int.Vcc的降低。另外，脉冲串长短时，能够减少差动放大电路45消耗的电流，能够谋求SDRAM中消耗电流的降低。

实施例3

在上述实施例1及2中，通过改变流到差动放大电路45中的电流来改变差动放大电路45的增益和响应性，但也可以通过在脉冲串长为1或2时和脉冲串长为4或8时改变输入到差动放大电路45的n沟道型MOS晶体管44的栅极的栅极电压(即基准电压)来补偿脉冲串长长时产生的内部电源电压int.Vcc的降低，这就是本发明的实施例3。

图7是表示本发明的实施例3中的半导体集成电路例的概略框图，例示了以脉冲串方式工作的64M位×8的SDRAM。图7中，与上述图1相同的部件用相同的符号表示，这里省略其说明，仅说明与图1的不同点。另外，图7所示的SDRAM能够将脉冲串长改变为1、2、4、8。

图7中与图1的不同点在于，不使用图1的基准电压发生电路5，通过改变图1的内部电源降压电路2中的电路结构做成内部电源降压电路71，同时，添加第一基准电压发生电路72和第二基准电压发生电路73。由于图1的内部电源电路10包括内部电源降压电路71、基板电压发生电路3、升压电压发生电路4、第一基准电压发生电路72及第一基准电压发生电路73，所以，将图1的内部电源电路10作为内部电源电路74，同时，将图1的SDRAM1作为SDRAM75。另外，将上述内部电源降压电路71作为内部电源降压部，将上述第一基准电压发生电路72及第二基准电压发生电路73作为基准电压发生部。

图7中，DRAM75具有包括内部电源降压电路71、基板电压发电路3、升压电压发生电路4、生成基准电压Vr12并输出的第一基准电压发生电路72和生成基准电压Vr48并输出的第二基准电压发生电路73的内部电源电路74。另外，SDRAM75包括地址缓冲电路71、控制信号缓冲电路12、时钟缓冲电路13、四个存储器阵列组14、15、16、17、进行数据的输入输出的输入输出缓冲电路18和方式寄存器电路19，还有控制各存储器阵列组14～17和输入输出缓冲电路18的控制电路20。

上述内部电源电路74与从外部供给电源的电源端子Vcc相连，上述第一基准电压发生电路72及第二基准电压发生电路73分别与内部电源降压电路71相连，内部电源降压电路与SDRAM75的各内部电路相连，但省略了其连接。另外，方式寄存器电路19与内部电源降压电路71相连。

上述内部电源降压电路71对电源端子Vcc供给的外部电源电压进行降压，生成内部电源电压int.Vcc，供给SDRAM75的各个内部电路。利用第一基准发生电路72输入的基准电压或第二基准电压发生电路73输入的基准电压Vr48来确定内部电源电压int.Vcc的电压值。即，内部电源降压电路71控制内部电源电压int.Vcc的电压值，使之成为第一基准电压发生电路72输入的基准电压Vr12或第二基准电压发生电路73输入的基准电压Vr48并将其输出。内部电源降压电路71根据表示方式寄存器电路19输出的脉冲串长的信号来进行基准电压Vr12及Vr48的切换。

图8是表示内部电源降压电路71的电路例的图。图8中，与图3相同的部件用相同的符号表示，其说明省略，只说明与图3的不同点。

图8与图3的不同点在于，不使用图3的增益控制电路48，向图3的差动放大电路45添加恒流源81，将图3的差动放大电路45作为差动放大电路82，添加由传输门83和84构成的基准电压切换电路85。另外，将上述差动放大电路82作为差动放大电路部，将上述基准电压切换电路85作为基准电压选择部。

图8中，内部电源降压电路71包括差动放大电路82、基准电压切换电路85和形成输出电路的P沟道型MOS晶体管49。差动放大电路82由两个P沟道型MOS晶体管41、42、两个n沟道型MOS晶体管43、44及恒流源81形成，恒流源81连接在n沟道型MOS晶体管43及44的各源板的连接部和接地之间。基准电压切换电路85由传输门83及84形成，传输门83及84的各输出与n沟道型MOS晶体管44的栅极相连。另外，传输门83的输入与第一基准电压发生电路72相连，传输门84的输入与第二基准电压发生电路73相连。

形成传输门83的P沟道型MOS晶体管的栅极和形成传输门84的n沟道型MOS晶体管的栅极分别与方式寄存器19的非反相输出MA1相连，形成传输门83的n沟道型MOS晶体管的栅极和形成传输门84的P沟道型MOS晶体管的栅极分别与方式寄存器电路19的反相输出/MA1相连。

在上述结构中，将第一基准电压发生电路72输入的基准电压Vr12输入到传输门83的输入端，将第二基准电压发生电路73输入的基准电压Vr48输入到传输门84的输入端。上述基准电压Vr12和Vr48满足Vr48＞Vr12的关系。脉冲串长为1或2时，非反相输出MA1为“L”电平，反相输出/MA1为“H”电平。因此，传输门83导通变成导通状态，传输门84截止变成非导通状态。因此，将基准电压Vr12输入到n沟道型MOS晶体管44的栅极。

另一方面，脉冲串长为4或8时，非反相输出MA1为“H”电平，反相输出/MA1为“L”电平。因此，传输门83截止变成非导通状态，传输门84导通的变成导通状态。因此，将基准电压Vr48输入到n沟道型MOS晶体管44的栅极。由于满足上述Vr48＞Vr12的关系，所以，脉冲串长为4或8时比脉冲串长为1或2时输入到n沟道型MOS晶体管44的栅极中的电压高，即，差动放大电路82的基准电压高，因此，内部电源降压电路71输出的内部电源电压int.Vcc高，能够补偿脉冲串长时内部电源电压int.Vcc的降低。

这样，本发明的实施例3中的半导体集成电路能够根据脉冲串长改变内部电源降压电路71输出的内部电源电压int.Vcc的电压。即，脉冲串长为4或8时内部电源降压电路71输出的内部电源电压int.Vcc的电压比脉冲串长为1或2时高，补偿了脉冲串长长时产生的内部电源电压int.Vcc的降低。因此，能够防止脉冲串长长时产生的内部电源电压int.Vcc的降低。

实施例4

在上述实施例1至实施例3中，作为内部电源降压电路中的输出电路的P沟道型MOS晶体管为1个，但也可以由多个P沟道型MOS晶体管形成内部电源降压电路的输出电路，根据脉冲串长改变作为输出电路的P沟道型MOS晶体管的导通个数，这样，可以改变内部电源降压电路中的输出电流供给能力，这就是本发明的实施例4。

图9是表示本发明的实施例4中的半导体集成电路例的概略框图。例示了以脉冲串方式工作的64M位×8同步DRAM。图9中，与上述图1相同的部件以相同的符号表示，其说明省略，说明与图1的不同点。图9所示的SDRAM能够将脉冲串长改变为1、2、4、8。

图9与图1的不同点在于，通过改变图1的内部电源降压电路2中的电路结构来作为内部电源降压电路91，图1的内部电源电路10包括内部电源降压电路91、基板电压发生电路3、升压电压发生电路4及基准电压发生电路5，所以，将图1的内部电源电路10作为内部电源电路92，同时将图1的SDRAM1作为SDRAM95。另外，上述内部降压电路91作为内部电源降压部。

图9中，SDRAM95与包括具有内部电源降压电路91、基板电压发生电路3、升压电压发生电路4及生成基准电压Vref并输出的基准电压发生电路5的内部电源电路92。另外，SDRAM95包括地址缓冲电路11、控制信号缓冲电路12、时钟缓冲电路13、四个存储器阵列组14、15、16、17、进行数据的输入输出的输入输出缓冲电路18以及方式寄存器电路19，还包括对各存储器阵列组14～17及输入输出缓冲电路18进行控制的控制电路20。

上述内部电源电路92与从外部供给电源的电源端子Vcc相连，上述基准电压发生电路5与内部电源降压电路91相连，内部电源降压电路91与SDRAM95的各内部电路相连，其连接省略。上述基板电压发生电路3与形成SDRAM95的半导体基板相连，其连接省略。上述方式寄存器电路19与内部电源降压电路91相连。

上述内部电源降压电路91对电源端子Vcc供给的来自外部的电源电压进行降压，生成内部电源电压int.Vcc，供给SDRAM95的各个内部电路。根据基准电压发生电路5输入的基准电压Vref来确定内部电源电压int.Vcc的电压值。即，内部电源降压电路91控制内部电源电压int.Vcc的电压值，使之成为基准电压发生电路5输入的基准电压Vref并将其输出。另外，上述内部电源降压电路91根据表示方式寄存器电路19输出的脉冲串长的信号来切换电流供给能力。

图10是表示内部电源降压电路91的电路例的图。图10中，与图3相同的部件用相同的符号表示，其说明省略，只说明与图3的不同点。

图10与图3的不同点在于，不使用图3的增益控制电路48，向图3的差动放大电路45添加了恒流源101，将图3的差动放大电路45作为差动放大电路102，添加了两个P沟道型MOS晶体管103、104及传输门105，由P沟道型晶体管49、103、104及传输门105形成输出电路106。另外，上述差动放大电路102作为差动放大电路部，上述输出电路106作为输出电路部。

图10中，内部电源降压电路91包括差动放大电路102和输出电路106。差动放大电路102由两个P沟道型MOS晶体管41、42、两个n沟道型MOS晶体管43、44及恒流源101形成，恒流源101连接在n沟道型MOS晶体管43及44的各源极的连接部和接地间。输出电路106由P沟道型MOS晶体管49、103、104及传输门105形成。

P沟道型MOS晶体管49的栅极与传输门105的输入相连，传输门105的输出与P沟道型MOS晶体管103的栅极相连，P沟道型MOS晶体管104的漏极与该连接部相连。P沟道型MOS晶体管103及104的各个源极分别与电源端子Vcc相连，P沟道型MOS晶体管103的漏极与P沟道型MOS晶体管49的漏极相连，该连接部作为内部电源降压电路91的输出。

形成传输门105的n沟道型MOS晶体管的栅极及P沟道型MOS晶体管104的栅极分别与方式寄存器电路19的非反相输出MA1相连，形成传输门105的P沟道型晶体管的栅极与方式寄存器电路19的反相输出/MA1相连。

在上述结构中，在脉冲串长为1或2的情况下，非反相输出MA1为“L”电平，反相输出/MA1为“H”电平。因此，传输门105截止变成非导通状态，P沟道型MOS晶体管104导通，P沟道型MOS晶体管103的栅极变成“H”电平，所以，P沟道型MOS晶体管103截止，变成非导通状态。因此，内部电源降压电路91的输出只从P沟道型MOS晶体管49供给输出电流。

另一方面，在脉冲串长为4或8的情况下，非反相输出MA1为“H”电平，反相输出MA1为“L”电平。因此，传输门105导通变成导通状态，P沟道型MOS晶体管104截止变成非导通状态。因此，P沟道型MOS晶体管49及103的各个栅极变成连接状态，内部电源降压电路91的输出能够供给来自P沟道型MOS晶体管49及103的输出电流，内部电源降压电路91能够比上述脉冲串长为1或2时增大输出电流的电流供给能力。

这样，本发明的实施例4中的半导体集成电路能够根据脉冲串长改变内部电源降压电路91输出的电流的电流供给能力。即，在脉冲串长为1或2的情况下，能够减少内部电源降压电路91输出的电流的电流供给能力，在脉冲串长为4或8的情况下，能够增大内部电源降压电路91输出的电流的电流供给能力。因此，能够防止脉冲串长长时产生的内部电源电压int.Vcc的降低，在脉冲串长短的情况下，能够减少来自内部电源降压电路91的输出电流，能够谋求降低SDRAM中的消耗电流。

实施例5

在上述实施例1至实施例4中，根据脉冲串长进行内部电源降压电路的输出控制，但本发明的实施例5是根据脉冲串长进行基板电压发生电路的输出控制的。

图11是表示本发明的实施例5中的半导体集成电路例的概略框图，例示了以脉冲串方式工作的64M位×8同步DRAM。图19中，与上述图1相同的部件示以相同的符号，此处省略其说明，只说明与图1的不同点。另外，图11所示的SDRAM能够将脉冲串长改变为1、2、4、8。

图11与图1的不同点在于，通过改变图1的基板电压发生电路3中的电路结构做成基板电压发生电路111，同时添加了第1电压发生电路112及第二电压发生电路113。图1的内部电源电路10具有内部电源降压电路2、基板电压发电路111、升压电压发生电路4、基准电压发生电路5、第1电压发生电路112及第2电压发生电路113，所以，将图1的内部电源电路10作为内部电源电路114，同时将图1的SDRAM1作为SDRAM115。上述基板电压发生电路111、第1电压发生电路112及第二电压发生电路113作为基板电压发生部。

图11中，SDRAM115具有包括内部电源降压电路2、基板电压发生电路111、升压发生电路4、基准电压发生电路5、生成规定的电压Vb12并输出的第一电压发生电路112以及生成规定的电压Vb48并输出的第二电压发生电路113的内部电源电路114。另外，SDRAM115包括地址缓冲电路11、控制信号缓冲电路12、时钟缓冲电路13、四个存储器阵列组14、15、16、17、进行数据输入输出的输入输出缓冲电路18和方式寄存器电路19，还具有对各个存储器阵列组14～17以及输入输出缓冲电路18进行控制的控制电路20。

上述内部电源电路114与从外部供给电源的电源端子Vcc相连，上述基准电压发生电路5与内部电源降压电路2相连，内部电源降压电路2与SDRAM115的各内部电路相连，其连接省略。另外，上述第一电压发生电路112及第二电压发生电路113分别与基板电压发生电路111相连，基板电压发生电路111与形成SDRAM115的半导体基板相连，但其连接省略。另外，方式寄存器电路19分别与内部电源降压电路2和基板电压发生电路111相连。

上述内部电源降压电路2对电源端子Vcc供给的、来自外部的电源电压进行降压，生成内部电源电压int.Vcc，供给SDRAM115的各个内部电路。基板电压发生电路111生成半导体基板的偏置电压并输出，向半导体基板施加负的基板电压。

图12是表示基板电压发生电路111的电路例的图。

图12中，基板电压发生电路111包括由三个P沟道型MOS晶体管121、122、123、两个n沟道型MOS晶体管124、125及两个传输门126、127形成的基板电压检测电路128和充电泵电路129。另外，基板电压检测电路128作为基板电压检测部，充电泵电路129作为充电泵电路部。

在基板电压检测电路128中，连接P沟道型MOS晶体管121及122的各个栅极，该连接部与P沟道型MOS晶体管121的漏极相连。另外，P沟道型MOS晶体管121及122的各个源极分别与电源端子Vcc相连。另外，P沟道型MOS晶体管121的漏极与n沟道型MOS晶体管124的漏极相连。P沟道型MOS晶体管122的漏极与n沟道型MOS晶体管125的漏极相连。该连接部作为基板电压检测电路128的输出，与充电泵电路129的输入相连。充电泵电路129的输出作为基板电压发生电路111的输出，从充电泵电路129输出基板电压Vbb。

使n沟道型MOS晶体管124的源极接地，n沟道型MOS晶体管125的源极与P沟道型MOS晶体管123的源极相连。P沟道型MOS晶体管123的栅极与P沟道型MOS晶体管123的漏极相连，将基板电压Vbb输入到该连接部。连接n沟道型MOS晶体管124及125的各个栅极，分别将传输门126及127的各个输出与该连接部相连。

传输门126的输入与第一电压发生电路112相连，传输门127的输入与第二电压发生电路113相连。形成传输门126的P沟道型MOS晶体管的栅极以及形成传输门127的n沟道型MOS晶体管的栅极分别与方式寄存器电路19的非反相输出MA1相连，形成传输门126的n沟道型MOS晶体管的栅极以及形成传输门127的P沟道型MOS晶体管的栅极分别与方式寄存器电路19的反相输出/MA1相连。

在上述结构中，将第一电压发生电路112输入的规定电压Vb12输入到传输门126的输入端，将第二电压发生电路113输入的规定电压Vb48输入到传输门127的输入端。上述规定的电压Vb12和Vb48满足Vb48＞Vb12的关系。在脉冲串长为1或2的情况下，非反相输出MA1为“L”电平，反相输出/MA1为“H”电平。因此，传输门126导通变成导通状态，传输门127截止变成非导通状态。因此，分别将规定的电压Vb12输入到n沟道型MOS晶体管124及125的各个栅极。

另一方面，在脉冲串长为4或8的情况下，非反相输出MA1为“H”电平，反相输出MA1为“L”电平。因此，传输门126截止变成非导通状态，传输门127导通变成导通状态。因此，分另别将规定的电压Vb48输入到n沟道型MOS晶体管124及125的各个栅极。

n沟道型MOS晶体管124及125形成基板电压检测电路128的电流源。由于上述Vb48＞Vb12的关系，与脉冲串长为1或2的情况相比，脉冲串长为4或8时分别输入到n沟道型MOS晶体管124及125的各个栅极上的电压高，即，流到n沟道型MOS晶体管124及125中的电流大，P沟道型MOS晶体管121及122的各个栅极电压变低，P沟道型MOS晶体管122的漏电流大。

基板电压Vbb上升时，P沟道型MOS晶体管123截止变成非导通状态，因此，上述基板电压检测电路128的输出由“L”电平变成“H”电平，充电泵电路129的输入由“L”电平变成“H”电平。这里，从P沟道型的MOS晶体管122流过的电流越大，基板电压检测电路128的输出从“L”电平迁移到“H”电平的时间越短。就是说，由于基板电压Vbb的上升，使P沟道型MOS晶体管123截止变成非导通状态，所以，与脉冲串长为1和2时相比，脉冲串长为4或8时的基板电压检测电路128的输出在短时间内从“L”电平变成“H”电平，基板电压检测电路128的响应性好。

在基板电压Vbb上升、基板电压检测电路128的输出由“L”电平变成“H”电平时，上述充电泵电路129使基板电压Vbb降低，基板电压Vbb降低，P沟道型MOS晶体管123导通，基板电压检测电路128的输出变成“L”电平，停止动作。

在本实施例5中，对上述实施例1中的基板电压为发生电路3，根据脉冲串长改变基板电压检测电路的响应性，但本发明并不限于此，可将上述实施例2至实施例4中的基板电压发生电路3置换成上述基板电压发生电路111，同时添加第一电压发生电路112及第二电压发生电路113。另外，在具有先有的内部电源降压电路的内部电源电路中，还可以包括第一电压发生电路112及第二电压发生电路113。

这样本发明的实施例5中的半导体集成电路在基板电压发生电路111的基板电压检测电路128中，根据脉冲串长改变响应性。即，在基板电压发生电路111中，脉冲串长为4或8时比脉冲串长为1或2时的基板电压检测电路128的响应性好。因此，在脉冲串长为4或8时，基板电压发生电路111能够在短时间内检测基板电压Vbb的上升并降低基板电压Vbb，因此，能够防止脉冲串长长时产生的基板电压Vbb的上升。另外，脉冲串长短时，能够减少基板电压检测电路128消耗的电流，能够谋求降低SDRAM中的消耗电流。

实施例6

在上述实施例1到实施例4中，根据脉冲串长进行内部电源降压电路的输出控制，在实施例5中，根据脉冲串长进行基板电压发生电路的输出控制，但本发明的实施例6是根据脉冲串长进行升压电压发生电路的输出控制的。

图13是表示本发明的实施例6中的半导体集成电路例的概略框图，例示了以脉冲串方式工作的64M位×8同步DRAM。图13中，与上述图11相同的部件将以相同的符号表示，这里省略其说明，只说明与图11的不同点。另外，图13所示的SDRAM能够将脉冲串长改变为1、2、4、8。

图13与图11的不同点在于，通过改变图11的升压电压发生电路4中的电路结构做成升压电压发生电路131，同时，添加第3电压发生电路132及第4电压发生电路133，图11的内部电源电路114包括内部电源降压电路2、基板电压发生电路111、升压电压发生电路131、基准电压发生电路5、第1电压发生电路112、第2电压发生电路113、第3电压发生电路132以及第4电压发生电路133，所以，将图11的内部电源电路114作为内部电源电路134，同时将图11的SDRAM115作为SDRAM135。上述升压电压发生电路131、第三电压发生部132及第4电压发生部133作为升压电压发生部。

图13中，SDRAM135包括具有内部电源降压电路2、基板电压发生电路111、升压电压发生电路131、基准电压发生电路5、第一电压发生电路112、第2电压发生电路113、生成规定的电压Vc12并输出的第3电压发生电路132以及生成规定的电压Vc48并输出的第4电压发生电路132的内部电源电路134。另外，SDRAM135包括地址缓冲电路11、控制信号缓冲电路12、时钟缓冲电路13、四个存储器阵列组14、15、16、17、进行数据的输入输出的输入输出缓冲电路18和方式寄存器电路19，还具有对各存储器阵列组14～17及输入输出电路18进行控制的控制电路20。

上述内部电源电路134与从外部供给电源的电源端子Vcc相连，上述基准电压发生电路5与四部电源降压电路2相连，内部电源降压电路2与SDRAM135的各个内部电路相连，但其连接省略，另外，上述第1电压发生电路112及第二电压发生电路113分别与基板电压发生电路111相连，基板电压发生电路111与形成SDRAM135的半导体基板相连，但其连接省略。上述第3电压发生电路132及第4电压发生电路133分别与升压电压发生电路131相连，升压电压发生电路131分别与各存储器阵列组14～17相连。另外，方式寄存器电路19分别与内部电源降压电路2、基板电压发生电路111及升压电路发生电路131相连。

上述内部电源降压电路2对电源端子Vcc供给的来自外部的电源电压进行降压，生成内部电源电压int.Vcc，供给SDRAM135的各个内部电路。升压电压发生电路131对电源端子Vcc供给的、来自外部的电源电压进行升压，生成升压电压Vpp，供给各存储器阵列组14～17。

图14是表示升压电压发生电路131的电路例的图。

图14中，升压电压发生电路131包括由三个n沟道型MOS晶体管141、142、143、两个P沟道型MOS晶体管144、145、两个传输门146、147及电容148形成的升压电压检测电路149和充电泵电路150。升压电压检测电路149作为升压电压检测部，充电泵电路150作为充电泵电路部。

在升压电源检测电路149中，连接n沟道型MOS晶体管141及142的各个栅极，该连接部与n沟道型MOS晶体管141的漏极相连。另外，n沟道型MOS晶体管141及142的各个源极分别接地。另外，n沟道型MOS晶体管141的漏极与P沟道型MOS晶体管144的漏极相连。n沟道型MOS晶体管142的漏极与P沟道型MOS晶体管145的漏极相连，该连接部作为升压电压检测部的输出，与充电泵电路150的输入相连。充电泵电路150的输出作为升压电压发生电路131的输出，从充电泵电路150的输出端输出升压电压Vpp。

P沟道型MOS晶体管144的源极与n沟道型MOS晶体管143的源极相连，将电容148连接在该连接部与接地之间，P沟道型MOS晶体管145的源极与电源端子Vcc相连。n沟道型MOS晶体管143的栅极与n沟道型MOS晶体管143的漏极相连，将升压电压Vpp输入到该连接部。连接P沟道型MOS晶体管144及145的各栅极，分别将传输门146及147的各个输出与该连接部相连。

传输门146的输入与第三电压发生电路132相连，传输门147的输入与第二电压发生电压133相连。形成传输门146的P沟道型MOS晶体管的栅极和形成传输门147的n沟道型MOS晶体管的栅极分别与方式寄存器电路19的非反相输出MA1相连，形成传输门146的n沟道型MOS晶体管的栅极及形成传输门147的P沟道型MOS晶体管的栅极分别与方式寄存器电路19的反相输出/MA1相连。

在上述结构中，将第三电压发生电路132输入的规定电压Vc12输入到传输门146的输入，将第4电压发生电路133输入的规定电压Vc48输入到传输门147的输入，上述规定的电压Vc12和Vc48满足Vc12＞Vc48的关系。在脉冲串长为1或2的情况下，非反相输出MA1为“L”电平，反相输出/MA1为“H”电平。因此，传输门146导通变成导通状态，传输门147截止变成非导通状态。因此，分别将规定的电压Vc12输入到P沟道型晶体管144及145的各个栅极。

另一方面，在脉冲串长为4或8时，非反相输出MA1为“H”电平，反相输出/MA1为“L”电平。因此，传输门146截止变成非导通状态，传输门147导通成各导通状态。因此，分别将规定的电压Vc48输入到P沟道型MOS晶体管144及144的各个栅极。

由于上述Vc12＞Vc48的关系，脉冲串长为4或8时分别输入到P沟道型MOS晶体管144及145的各个栅极的电压比脉冲串长为1或2时低，就是说，流到P沟道型MOS晶体管144及145的电流大，在n沟道型MOS晶体管143导通的导通状态时，n沟道型MOS晶体管141及142的各栅极电压变高，P沟道型MOS晶体管145的漏电流变大。

升压电压Vpp降低时，n沟道型MOS晶体管143截止变成非导通状态，所以上述升压电压检测电路149的输出从“L”电平变成“H”电平，充电泵电路150的输入从“L”电平变成“H”电平。这里，从P沟道型MOS晶体管145流来的电流越大，升压电压检测电路149的输出从“L”电平转变成“H”电平的时间越短。即，与脉冲串长为1或2时相比，脉冲串长为4或8时，由于升压电压Vpp的降低，n沟道型MOS晶体管143截止变成非导通状态，所以，升压电压检测电路149的输出在短时间内由“L”电平变成“H”电平，升压电压检测电路149的响应性变好。

上述充电泵电路150使升压电压Vpp降低，升压电压检测电路149的输出从“L”电平变成“H”电平，使升压电压Vpp升压，升压电压Vpp上升，n沟道型MOS晶体管143导通，基板电压检测电路149的输出变成“L”电平，停止动作。

在本实施例6中，使上述实施例5中的升压电压发生电路4根据脉冲串长改变升压电压检测电路中的响应性，但本发明并不限于此，也可以使用上述升压电压发生电路131、第三电压发生电路132及第四电压发生电路133来代替上述实施例1到实施例4中的升压电压发生电路。另外，也可以在先有的包括内部电源降压电路及基板电压发生电路的内部电源电路中包括上述升压电压发生电路131、第三电压发生电路132及第四电压发生电压133。

这样，本发明的实施例6中的半导体集成电路，在升压电压发生电路的升压电压检测电路149中，根据脉冲串长改变响应性。即，在升压电压发生电路131中，脉冲串长为4或8时比脉冲串长为1或2时升压电压检测电路149的响应性好。因此，升压电压发生电路131在脉冲串长为4或8时，能够在短时间检测出升压电压Vpp的降低，使升压电压Vpp升压，因此，能够防止脉冲串长长时产生的升压电压Vpp的降低。另外，脉冲串长短时，能够减少升压电压检测电路149消耗的电流，能够谋求降低SDRAM中的消耗电流。

有关本发明的第一方面的半导体集成电路，在脉冲串长判断部中判定的脉冲串长越长，对内部电源电压的降低，输出电流的增加速度越快，因此，在脉冲串长长时，对内部电源电压的降低，能够在短时间供给多的电流，所以，能够防止脉冲串长长时产生的内部电源电压的降低。

有关本发明的第二方面的半导体集成电路，在本发明的第一方面中，具体地说，内部电源降压部包括输入输出的内部电源电压和规定的基准电压的差动放大电路部、控制流到差动放大电路部的电流并控制差动放大电路部的增益的增益控制部、根据差动放大电路部的输出电压改变电流供给能力的输出电路部。脉冲串长越长，增益控制部就使流到差动放大电路部的电流增大，差动放大电路部的增益变大。因此，脉冲串长越长，差动放大电路部的增益变大响应性良好。因此，脉冲串长长时，对内部电流电压的降低，能够在短时间提供多的电流，所以，能够防止冲串长时产生的内部电源电压的降低。

有关本发明的第三方面的半导体集成电路，在本发明的第二方面中，具体地说，由向差动放大电路部提供电流的栅极尺寸不同的多个MOS晶体管形成增益控制部，脉冲串长越长，就使漏极电流大的MOS晶体管动作，增加了流到差动放大电路部的电流。因此，脉冲串长越长，差动放大电路部的增益越大，响应性越好。因此，脉冲串长长时，对内部电源电压的降低，能够在短时间提供多的电流，所以，能够防止脉冲串长长时引起的内部电源电压的降低。另外，脉冲串长短时，能够减少差动放大电路部消耗的电流，能够谋求半导体集成电路中的消耗电流的降低。

与本发明的第四方面有关的半导体集成电路，具体地说，在本发明的第二方面中，由向差动放大电路部提供电流的多个MOS晶体管形成增益控制部，脉冲串长越长，越增加动作的MOS晶体管个数，使流入差动放大电路部的电流增加。因此，脉冲串长越长，差动放大电路部的增益就越大，响应性就好。因此，脉冲串长长时，对内部电源电压的降低，能够在短时间提供多的电流，所以，能够防止脉冲串长长时产生的内部电源电压的降低。另外，脉冲串长短时，能够减少差动放大电路部消耗的电流，能够谋求降低半导体集成电路中的消耗电流。

与本发明的第五方面有关的半导体集成电路，具体地说，在本发明的第二方面中，由向差动放大电路部提供电流的MOS晶体管和根据脉冲串长控制该MOS晶体管的栅极电压的栅极电压控制电路形成增益控制部，由栅极电压控制电路控制上述MOS晶体管的栅极电压，脉冲串长越长，就使供给差动放大电路部的电流增加。因此，脉冲串长越长，差动放大电路部的增益变大，响应性性好。因此，脉冲串长长时，对内部电源电压的降低，能够在短时间提供多的电流，能够防止脉冲串长长时产生的内部电源电压的降低。另外，脉冲串长短时，能够减少差动放大电路部消耗的电流，能够谋求降低半导体集成电路中的消耗电流。

与本发明的第六方面有关的半导体集成电路，脉冲串长越长，就由内部电源降压部选择越大的基准电压，补偿内部电源电压的降低。因此，脉冲串长长时，提高内部电源降压部输出的内部电源电压的电压，补偿脉冲串长长时产生的内部电源电压的降低。因此，能够防止脉冲串长长时产生的内部电源电压的降低。

与本发明的第七方面有关的半导体集成电路，具体地说，在本发明的第六方面中，内部电压降压部包括：根据脉冲串长从基准电压发生部选择基准电压的基准电压选择部，输入输出的内部电源电压和基准电压选择部选择的基准电压的差动放大电路部，根据差动放大电路部的输出电压改变电流供给能力的输出电路部；脉冲串长越长，基准电压选择部就选择越大的基准电压。因此，脉冲串长长时，就提高内部电源降压部输出的内部电源电压的电压，补偿脉冲串长长时产生的内部电源电压的降低。因此，能够防止脉冲串长长时产生的内部电源电压的降低。

与本发明的第八方面有关的半导体集成电路，脉冲串长越长，内部电源电压部输出的电流的电流供给能力就越增加。因此，脉冲串长短时，能够减少内部电源降压部输出的电流的电流供给能力，脉冲串长长时，能够增大内部电源降压部输出的电流的电流供给能力。因此，能够防止脉冲串长长时产生的内部电源电压的降低，同时，脉冲串长短时，能够减少来自内部电源降压部的输出电流，能够谋求半导体集成电路消耗电流的降低。

与本发明的第九方面有关的半导体集成电路，具体地说，在本发明的第八方面中，  内部电源降压部包括输入输出的内部电源电压和规定的基准电压的差动放大电路部和根据脉冲串长改变电流供给能力的输出电路部，脉冲串长越长，输出电路部就使电流供给能力增加。因此，脉冲串长短时，能够减少内部电源降压部输出的电流的电流供给能力，脉冲串长长时，能够增大内部电源降压部输出的电流的电流供给能力。因此，能够防止脉冲串长长时产生的内部电源电压的降低，脉冲串长短时，能够减少来自内部电源降压部的输出电流，能够谋求半导体集成电路中的消耗电流的降低。

与本发明的第十方面有关的半导体集成电路，在本发明的第一至第九方面中，进一步包括的基板电压发生部在脉冲串长判定部判定的脉冲串长越长时，对基板电压上升的响应性越好，检测出基板电压的上升的速度越快。因此，基板电压发生部在脉冲串长长时，能够在短时间内检测出基板电压的上升，使基板电压降低，所以，能够防止脉冲串长长时产生的基板电压的上升。

与本发明的第十一方面有关的半导体集成电路，在本发明的第一至第十方面中，进一步包括的升压电压发生部在脉冲串长判定部判定的脉冲串长越长时，对升压电压的降低的响应性越好，检测升压电压的降低的速度越快。因此，在脉冲串长长时，升压电压发生部能够在短时间检测出升压电压的降低，使升压电压升压，所以，能够防止脉冲串长时产生的升压电压的降低。

与本发明的第十二方面有关的半导体集成电路，脉冲串长越好，对基板电压上升的响应性越好，检测出基板电压上升的速度越快。因此，脉冲串长长时，能够在短时间检测出基板电压的上升，使基板电压降低，所以，能够防止脉冲串长长时产生的基板电压的上升。

与本发明的第十三方面有关的半导体集成电路，具体地说，在本发明的第十二方面中，基板电压发生部包括使基板电压降低的充电泵电路部和进行输出的基板电压的检测、基板电压大于规定值时就使充电泵电路部动作的基板电压检测部，脉冲串长越长，基板电压检测部检测出基板电压大于规定值的速度越快。因此，脉冲串长长时，因基板电压检测部的响应性好，所以，能够在短时间检测出基板电压的上升，使基板电压降低，因此，能够防止脉冲串长长时产生的基板电压的上升。

与本发明的第十四方面有关的半导体集成电路，脉冲串长越长，对升压电压的降低的响应性越好，检测出升压电压的降低的速度越快。因此，脉冲串长长时，能够在短时间检测出升压电压的降低，使升压电压上升，所以，能够防止脉冲串长长时产生的升压电压的降低。

与本发明的第十五方面有关的半导体集成电路，具体地说，在本发明的第十四方面中，升压电压发生部包括使升压电压上升的充电泵电路部和进行输出的升压电压的检测、升压电压小于规定值时使充电泵电路部动作的升压电压检测部，脉冲串长越长，升压电压检测部检测出升压电压小于规定值的速度就越快。因此，脉冲串长长时，升压电压检测部的响应性变好，所以，脉冲串长长时，能够在短时间检测出升压电压的降低，使升压电压升压，因此，能够防止脉冲串长长时产生的升压电压的降低。

Claims (13)

1.一种以脉冲串方式工作的半导体集成电路，其特征在于，包括：

根据规定的基准电压对来自外部的电源电压进行降压、生成内部电源电压并输出的内部电源降压部，和

根据预先从外部供给的数据判断脉冲串长的脉冲串长判定部，

脉冲串长判定部判定的脉冲串长越长，相对于内部电源电压降低来说，上述内部电源降压部的输出电流的增加速度就越快。

2.权利要求1记载的半导体集成电路，其特征在于，

上述内部电源降压部包括：

输入输出的内部电源电压和规定的基准电压的差动放大电路部，

控制流到该差动放大电路部的电流并控制差动放大电路部的增益的增益控制部，

根据上述差动放大电路部的输出电压改变电流供给能力的输出电路部，

脉冲串长越长，上述增益控制部流到差动放大电路中的电流就增加，差动放大电路部的增益就越大。

3.权利要求2记载的半导体集成电路，其特征在于，

上述增益控制部由向差动放大电路部提供电流的、栅极尺寸不同的多个MOS晶体管形成，脉冲串长越长，就使漏极电流大的MOS晶体管动作，使流到差动放大电路部的电流增加。

4.权利要求2记载的半导体集成电路，其特征在于，

上述增益控制部由向差动放大电路部提供电流的多个MOS晶体管形成，脉冲串长越长，使动作的MOS晶体管数增加，使流到差动放大电路部的电流增加。

5.权利要求2记载的半导体集成电路，其特征在于，

上述增益控制部包括向差动放大电路部提供电流的MOS晶体管和根据脉冲串长控制该MOS晶体管的栅极电压的栅极电压控制电路，栅极电压控制电路控制上述MOS晶体管的栅极电压，以便使脉冲串长越长，供给差动放大电路部的电流就增加。

6.一种以脉冲串方式工作的半导体集成电路，其特征在于，包括：

生成多个不同的基准电压并输出的基准电压发生部，

选择由该基准电压发生部输入的基准电压、根据该选择的基准电压将来自外部的电源电压降压生成内部电源电压并输出的内部电源降压部，以及

根据预先从外部供给的数据判定脉冲串长的脉动串长判定部，

上述内部电源降压部还包括：

根据脉冲串长选择来自基准电压发生部的基准电压的基准电压选择部，

输入输出的内部电源电压和基准电压选择部选择的基准电压的差动放大电路部，以及

根据差动放大电路部的输出电压改变电流供给能力的输出电路部，

脉冲串长越长，上述基准电压选择部就选择越大的基准电压。

7.一种以脉冲串方式工作的半导体集成电路，其特征在于，包括：

根据规定的基准电压将来自外部的电源电压降压、生成内部电源电压并输出的内部电源降压部，以及

根据预先从外部供给的数据判定脉冲串长的脉冲串长判定部，

上述内部电源降压部还包括输入输出的内部电源电压和规定的基准电压的差动放大电路部，以及根据脉冲串长改变电流供给能力的输出电路部，

脉冲串长越长，该输出电路部就越使电流共给能力增加。

8.权利要求1～7中任一项记载的半导体集成电路，其特征在于，还包括生成半导体基板的偏置电压并输出、向半导体基板施加基板电压的基板电压发生部，脉冲串长判定部判定的脉冲串长越长，该基板电压发生部对基板电压的上升的响应性越好，检测基板电压上升的速度越快。

9.权利要求1～7中任一项记载的半导体集成电路，其特征在于，还包括将外部来的电源电压升压、生成升压电压并输出的升压电压生成部，脉冲串长判定部判定的脉冲串长越长，该升压电压发生部对升压电压降低的响应性越好，检测出升压电压降低的速度越快。

10.一种以脉冲串方式工作的半导体集成电路，其特征在于，包括：

生成半导体基板的偏置电压并输出、向半导体基板施加基板电压的基板电压发生部，和

根据预先从外部供给的数据判断脉冲串长的脉冲串长判定部，

脉冲串长判定部判定的脉冲串长越长，上述基板电压发生部对基板电压上升的响应性越好，检测出基板电压上升的速度越快。

11.权利要求10记载的半导体集成电路，其特征在于，

上述基板电压发生部包括降低基板电压的充电泵电路部和检测输出的基板电压，当基板电压大于规定值时就使充电泵电路部动作的基板电压检测部，脉冲串长越长，上述基板电压检测部对基板电压的上升的响应性越好，检测出基板电压大于规定值的速度越快。

12.一种以脉冲串方式工作的半导体集成电路，其特征在于，包括：

将来自外部的电源电压升压生成升压电压并输出的升压电压发生部和根据预先从外部的数据判定脉冲串长的脉冲串长判定部，

脉冲串长判定部判定的脉冲串越长，上述升压电压发生部对升压电压的降低的响应性越好，检测出升压电压降低的检测速度越快。

13.权利要求12记载的半导体集成电路，其特征在于，

上述升压电压发生部包括使升压电压上升的充电泵电路部和检测输出的升压电压，当升压电压小于规定值时就使充电泵电路部动作的升压电压检测部，

脉冲串长越长，上述升压电压检测部对升压电压的降低的响应越好，检测出升压电压小于规定值的速度越快。

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