JP2004071000A - 半導体記憶装置 - Google Patents

Abstract

【課題】メモリセルアレイの容量の変化に対して面積ロスの小さい電源回路を備える半導体記憶装置を提供する。
【解決手段】半導体記憶装置１００Ａは、メモリセルアレイ１０Ａ，１０Ｂと、データバス４０と、基準電圧発生回路７２と、電圧降圧回路７３と、ＶＰＰ発生回路７６と、回路群７７と、テスト回路８０とを備える。基準電圧発生回路７２、電圧降圧回路７３およびＶＰＰ発生回路７６は、３．３Ｖの電源電圧に適したゲート酸化膜厚を有する厚膜ＭＯＳトランジスタを用いて構成される。回路群７７に含まれる回路は１．５Ｖの電源電圧に適したゲート酸化膜厚を有する薄膜ＭＯＳトランジスタを用いて構成される。厚膜ＭＯＳトランジスタを含む基準電圧発生回路７２、電圧降圧回路７３およびＶＰＰ発生回路７６は、メモリセルアレイ１０Ａ，１０Ｂの配置位置に対応してユニット配置される。
【選択図】　　　　図１５

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、半導体記憶装置の内部で内部電圧を発生する電源回路における面積ロスを低減する半導体記憶装置に関するものである。
【０００２】
【従来の技術】
半導体技術の進歩により、ロジック回路とＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）とを同一チップ内に含むロジック混載メモリが形成されるようになった。そして、ロジック回路とＤＲＡＭとの間のデータ転送レートは、大きく向上している。
【０００３】
図３４を参照して、ロジック混載メモリ７００は、ＤＲＡＭ８００と、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）８１０，８２０と、ロジック回路８３０と、パッド８４０とを備える。
【０００４】
ＤＲＡＭ８００およびＳＲＡＭ８１０，８２０は、データを記憶するためのメモリである。ロジック回路８３０は、ＤＲＡＭ８００およびＳＲＡＭ８１０，８２０へのデータの入出力を制御する。パッド８４０は、周辺部に設けられ、ロジック混載メモリ７００に電源電圧、制御信号、およびデータを入力および／または出力するための端子である。
【０００５】
ロジック混載メモリ７００においては、ロジック回路８３０と、メモリであるＤＲＡＭ８００およびＳＲＡＭ８１０，８２０との間でデータ等が高速でやり取りされる。
【０００６】
図３５を参照して、ＤＲＡＭ８００は、メモリセルアレイ８０１，８０２と、ロウコラムデコーダ８０３と、データバス８０４，８０５と、制御回路８０６と、電源回路８０７と、テスト回路８０８とを含む。
【０００７】
メモリセルアレイ８０１，８０２は、複数のメモリセル、複数のワード線、複数のビット線対、複数のビット線対に対応して設けられた複数のセンスアンプ、および複数のビット線対に対応して設けられた複数のイコライズ回路等を含む。複数のメモリセルは、行列状に配置される。複数のワード線は、行列状に配置された複数のメモリセルの行方向に設けられる。複数のビット線対は、行列状に配置された複数のメモリセルの列方向に設けられる。
【０００８】
ロウコラムデコーダ８０３は、メモリセルアレイ８０１とメモリセルアレイ８０２との間に配置される。そして、ロウコラムデコーダ８０３は、外部から入力されたアドレスをデコードし、そのデコーダしたアドレスによって指定されたワード線またはビット線対を活性化する。
【０００９】
データバス８０４，８０５は、メモリセルアレイ８０１，８０２に含まれる複数のメモリセルにデータを入出力するための線である。制御回路８０６は、複数のメモリセルへのデータの入出力等の動作を制御する。
【００１０】
電源回路８０７は、外部から供給された外部電源電圧に基づいて内部電圧を発生し、その発生した内部電圧をメモリセルアレイ８０１，８０２および制御回路８０６等の周辺回路に供給する。
【００１１】
テスト回路８０８は、ＤＲＡＭ８００におけるテストを行なう。
図３６を参照して、電源回路８０７は、Ｖｂｂ発生回路８５０と、基準電圧発生回路８６０と、電圧降圧回路８７０と、１／２Ｖｃｃ発生回路８８０，８９０と、ＶＰＰ発生回路９００とを含む。
【００１２】
Ｖｂｂ発生回路８５０は、レベル変換器８５１と、制御回路８５２と、検出回路８５３と、発振器８５４と、ポンプ回路８５５とから成る。レベル変換器８５１は、ノードＮ１，Ｎ２から電源電圧を受ける。ノードＮ１は、たとえば、１．５Ｖの電源電圧が供給される。ノードＮ２は、たとえば、３．３Ｖの電源電圧が供給される。レベル変換器８５１は、テストモード信号ＴＭ等の制御信号を受け、その受けたテストモード信号ＴＭを構成する電圧レベルを１．５Ｖから３．３Ｖに変換する。そして、レベル変換器８５１は、レベル変換したテストモード信号ＴＭを制御回路８５２へ出力する。
【００１３】
制御回路８５２は、ノードＮ２から３．３Ｖの電源電圧を受ける。そして、制御回路８５２は、レベル変換器８５１から受けたテストモード信号ＴＭに基づいて、検出回路８５３を制御する。より具体的には、制御回路８５２は、テストモードＴＭがＨ（論理ハイ）レベルであるとき、各種のテストを行なうために検出回路８５３を活性化または不活性化する。また、制御回路８５２は、テストモード信号ＴＭがＬ（論理ロー）レベルであるとき、検出回路８５３を活性化する。
【００１４】
検出回路８５３は、ノードＮ２から３．３Ｖの電源電圧を受ける。そして、検出回路８５３は、基準電圧発生回路８６０の電流源８６１から受けた信号ＢＩＡＳＬがＨレベルであるとき負電圧Ｖｂｂを検出し、その検出信号を発振器８５４へ出力する。
【００１５】
発振器８５４は、ノードＮ２から３．３Ｖの電源電圧を受ける。そして、発振器８５４は、検出回路８５３から受けた検出信号の論理レベルに応じた位相を有するクロックＣＬＫを発生し、その発生したクロックＣＬＫをポンプ回路８５５へ出力する。
【００１６】
ポンプ回路８５５は、ノードＮ２から３．３Ｖの電源電圧を受ける。そして、ポンプ回路８５５は、発振器８５４から受けたクロックＣＬＫに同期してキャリアをポンピングし、−０．７Ｖの負電圧Ｖｂｂを発生する。
【００１７】
このように、Ｖｂｂ発生回路８５０は、ノードＮ２から受けた３．３Ｖの電源電圧によって駆動され、−０．７Ｖの負電圧Ｖｂｂを発生してメモリセルアレイ８０１，８０２に供給する。
【００１８】
基準電圧発生回路８６０は、電流源８６１と、電圧発生回路８６２とを含む。電流源８６１は、ノードＮ２から３．３Ｖの電源電圧を受ける。そして、電流源８６１は、ノードＮ２から受けた３．３Ｖの電源電圧に基づいて、電圧ＶＩＩと、ＭＯＳトランジスタの線形動作領域における電圧から成る信号ＢＩＡＳＬ，ＩＣＯＮＳＴとを発生し、その発生した電圧ＶＩＩおよび信号ＩＣＯＮＳＴを電圧発生回路８６２へ出力し、信号ＢＩＡＳＬをＶｂｂ発生回路８５０の検出回路８５３、電圧降圧回路８７０およびＶＰＰ発生回路９００へ出力する。なお、信号ＩＣＯＮＳＴは、ＭＯＳトランジスタの線形動作領域における最大電圧から成り、信号ＢＩＡＳＬは、ＭＯＳトランジスタの線形動作領域における最小電圧から成る。
【００１９】
電圧発生回路８６２は、電圧ＶＩＩおよび信号ＩＣＯＮＳＴを電流源８６１から受け、その受けた電圧ＶＩＩおよび信号ＩＣＯＮＳＴに基づいて１．５Ｖの基準電圧ＶｒｅｆＳを発生し、その発生した１．５Ｖの基準電圧ＶｒｅｆＳを電圧降圧回路８７０およびＶＰＰ発生回路９００へ出力する。
【００２０】
このように、基準電圧発生回路８６０は、ノードＮ２から受けた３．３Ｖの電源電圧によって駆動され、電源電圧よりも低い１．５Ｖの基準電圧ＶｒｅｆＳを発生する。
【００２１】
電圧降圧回路８７０は、レベル変換器８７１と、制御回路８７２と、差動増幅回路８７３，８７６と、ＰチャネルＭＯＳトランジスタ８７４，８７７と、ＮチャネルＭＯＳトランジスタ８７５，８７８とを含む。レベル変換器８７１は、１．５の電源電圧をノードＮ１から受け、３．３Ｖの電源電圧をノードＮ２から受ける。そして、レベル変換器８７１は、テストモード信号ＴＭまたはセンスアンプイネーブル信号ＳＡＥ等の制御信号を受け、その受けたテストモード信号ＴＭまたはセンスアンプイネーブル信号ＳＡＥの電圧レベルを１．５Ｖから３．３Ｖに変換する。レベル変換器８７１は、電圧レベルを変換したテストモード信号ＴＭまたはセンスアンプイネーブル信号ＳＡＥを制御回路８７２へ出力する。
【００２２】
制御回路８７２は、ノードＮ２から３．３Ｖの電源電圧を受ける。そして、制御回路８７２は、テストモード信号ＴＭまたはセンスアンプイネーブル信号ＳＡＥをレベル変換器８７１から受け、その受けたテストモード信号ＴＭまたはセンスアンプイネーブル信号ＳＡＥをＮチャネルＭＯＳトランジスタ８７５のゲート端子へ出力する。ＤＲＡＭ８００のテストモード時、制御回路８７２は、テスト内容に応じてＨレベルまたはＬレベルのテストモード信号ＴＭを受け、その受けたＨレベルまたはＬレベルのテストモード信号ＴＭをＮチャネルＭＯＳトランジスタ８７５のゲート端子へ出力する。また、ＤＲＡＭ８００の通常動作時、制御回路８７２は、Ｈレベルのセンスアンプイネーブル信号ＳＡＥを受け、その受けたＨレベルのセンスアンプイネーブル信号ＳＡＥをＮチャネルＭＯＳトランジスタ８７５のゲート端子へ出力する。さらに、ＤＲＡＭ８００のスタンバイ時、制御回路８７２は、Ｌレベルのセンスアンプイネーブル信号ＳＡＥを受け、その受けたＬレベルのセンスアンプイネーブル信号ＳＡＥをＮチャネルＭＯＳトランジスタ８７５のゲート端子へ出力する。
【００２３】
差動増幅回路８７３は、ノードＮ２とＮチャネルＭＯＳトランジスタ８７５との間に接続され、その非反転入力端子に基準電圧発生回路８６０からの基準電圧ＶｒｅｆＳを受け、その反転入力端子に出力ノードＮＯＵＴ上のアレイ電圧ＶｃｃＳを受ける。そして、ＮチャネルＭＯＳトランジスタ８７５がＨレベルのテストモード信号ＴＭまたはＨレベルのセンスアンプイネーブル信号ＳＡＥをゲート端子に受けたとき、差動増幅回路８７３は活性化される。また、ＮチャネルＭＯＳトランジスタ８７５がＬレベルのテストモード信号ＴＭまたはＬレベルのセンスアンプイネーブル信号ＳＡＥをゲート端子に受けたとき、差動増幅回路８７３は不活性化される。
【００２４】
差動増幅回路８７３は、活性化されると、アレイ電圧ＶｃｃＳの電圧レベルが基準電圧ＶｒｅｆＳの電圧レベルになるようにアレイ電圧ＶｃｃＳを差動増幅し、その差動増幅した１．５Ｖの電圧をＰチャネルＭＯＳトランジスタ８７４のゲート端子へ出力する。また、差動増幅回路８７３は、不活性化されると、ノードＮ２から受けた３．３Ｖの電源電圧に近い電圧をＰチャネルＭＯＳトランジスタ８７４のゲート端子へ出力する。
【００２５】
ＰチャネルＭＯＳトランジスタ８７４は、ノードＮ２と出力ノードＮＯＵＴとの間に接続される。そして、ＰチャネルＭＯＳトランジスタ８７４は、差動増幅回路８７３から受けた電圧に応じてキャリアをノードＮ２から出力ノードＮＯＵＴへ供給する。
【００２６】
ＮチャネルＭＯＳトランジスタ８７５は、差動増幅回路８７３と接地ノードＮＳ１との間に接続され、テストモード信号ＴＭまたはセンスアンプイネーブル信号ＳＡＥを制御回路８７２からゲート端子に受ける。
【００２７】
差動増幅回路８７６は、ノードＮ２とＮチャネルＭＯＳトランジスタ８７８との間に接続され、その非反転入力端子に基準電圧発生回路８６０からの基準電圧ＶｒｅｆＳを受け、反転入力端子に出力ノードＮＯＵＴ上のアレイ電圧ＶｃｃＳを受ける。そして、差動増幅回路８７６は、ＮチャネルＭＯＳトランジスタ８７８が基準電圧発生回路８６０の電流源８６１からＨレベルの信号ＢＩＡＳＬを受けたとき活性化され、ＮチャネルＭＯＳトランジスタ８７８がＬレベルの信号ＢＩＡＳＬを受けたとき不活性化される。差動増幅回路８７６は、活性化されると、アレイ電圧ＶｃｃＳの電圧レベルが基準電圧ＶｒｅｆＳの電圧レベルになるようにアレイ電圧ＶｃｃＳを差動増幅し、その差動増幅した１．５Ｖの電圧をＰチャネルＭＯＳトランジスタ８７７のゲート端子へ出力する。
【００２８】
ＰチャネルＭＯＳトランジスタ８７７は、ノードＮ２と出力ノードＮＯＵＴとの間に接続される。そして、ＰチャネルＭＯＳトランジスタ８７７は、差動増幅回路８７６から受けた電圧に応じてキャリアをノードＮ２から出力ノードＮＯＵＴへ供給する。
【００２９】
ＮチャネルＭＯＳトランジスタ８７８は、差動増幅回路８７６と接地ノードＮＳ１との間に接続され、基準電圧発生回路８６０の電流源８６１から信号ＢＩＡＳＬをゲート端子に受ける。
【００３０】
ＮチャネルＭＯＳトランジスタ８７５がＨレベルのテストモード信号ＴＭまたはＨレベルのセンスアンプイネーブル信号ＳＡＥをゲート端子に受けると、差動増幅回路８７３は、活性化され、アレイ電圧ＶｃｃＳの電圧レベルが基準電圧ＶｒｅｆＳの電圧レベルになるようにアレイ電圧ＶｃｃＳを差動増幅し、その差動増幅した１．５Ｖの電圧をＰチャネルＭＯＳトランジスタ８７４のゲート端子へ出力する。そして、ＰチャネルＭＯＳトランジスタ８７４は、差動増幅回路８７３から受けた１．５Ｖの電圧に応じてキャリアをノードＮ２から出力ノードＮＯＵＴへ供給し、出力ノードＮＯＵＴ上の電圧ＶｃｃＳを１．５Ｖに設定する。なお、差動増幅回路８７３が不活性化されたとき、ＰチャネルＭＯＳトランジスタ８７４は、３．３Ｖに近い電圧をゲート端子に受けるので、殆どオフされ、出力ノードＮＯＵＴ上のアレイ電圧ＶｃｃＳの電圧レベルは低下する。
【００３１】
ＮチャネルＭＯＳトランジスタ８７８がＨレベルの信号ＢＩＡＳＬをゲート端子に受けたとき、差動増幅回路８７６およびＰチャネルＭＯＳトランジスタ８７７は、それぞれ、差動増幅回路８７３およびＰチャネルＭＯＳトランジスタ８７４と同じ動作を行ない、出力ノードＮＯＵＴ上のアレイ電圧ＶｃｃＳは１．５Ｖに設定される。ＮチャネルＭＯＳトランジスタ８７８がＬレベルの信号ＢＩＡＳＬを受け、差動増幅回路８７６が不活性化されたとき、差動増幅回路８７３が不活性化されたときと同様に、出力ノードＮＯＵＴ上のアレイ電圧ＶｃｃＳの電圧レベルは低下する。
【００３２】
ＤＲＡＭ８００のスタンバイ時、ＮチャネルＭＯＳトランジスタ８７５は、Ｌレベルのセンスアンプイネーブル信号ＳＡＥをゲート端子に受け、ＮチャネルＭＯＳトランジスタ８７８は、０．７Ｖの電圧レベルから成る信号ＢＩＡＳＬをゲート端子に受ける。その結果、差動増幅回路８７３は不活性化され、差動増幅回路８７６は活性化される。
【００３３】
そうすると、差動増幅回路８７６は、出力ノードＮＯＵＴ上のアレイ電圧ＶｃｃＳの電圧レベルが基準電圧ＶｒｅｆＳの電圧レベルになるようにアレイ電圧ＶｃｃＳを差動増幅し、その差動増幅した電圧をＰチャネルＭＯＳトランジスタ８７７のゲート端子へ出力する。そして、ＰチャネルＭＯＳトランジスタ８７７は、差動増幅回路８７６から受けた電圧に応じてキャリアをノードＮ２から出力ノードＮＯＵＴへ供給する。
【００３４】
したがって、差動増幅回路８７６、ＰチャネルＭＯＳトランジスタ８７７およびＮチャネルＭＯＳトランジスタ８７８は、ＤＲＡＭ８００のスタンバイ時に３．３Ｖの電源電圧を降圧して１．５Ｖのアレイ電圧ＶｃｃＳを発生する。この場合、ＮチャネルＭＯＳトランジスタ８７８は、０．７Ｖの電圧レベルから成る信号ＢＩＡＳＬをゲート端子に受けるので、通常動作時よりもチャネル幅が狭い。したがって、差動増幅回路８７６に流れる電流は通常動作時よりも少なく、差動増幅回路８７６は通常動作時よりも高いレベルの電圧をＰチャネルＭＯＳトランジスタ８７７へ出力する。そうすると、ＰチャネルＭＯＳトランジスタ８７７は、通常動作時よりも少ないキャリアをノードＮ２から出力ノードＮＯＵＴへ供給するので、アレイ電圧ＶｃｃＳが１．５Ｖの電圧レベルになる速度は通常動作時よりも遅い。
【００３５】
ＤＲＡＭ８００の通常動作時、ＮチャネルＭＯＳトランジスタ８７５は、Ｈレベルのセンスアンプイネーブル信号ＳＡＥをゲート端子に受け、ＮチャネルＭＯＳトランジスタ８７８は、０．７Ｖの電圧レベルから成る信号ＢＩＡＳＬをゲート端子に受ける。その結果、差動増幅回路８７３，８７６は活性化される。この場合、Ｈレベルのセンスアンプイネーブル信号ＳＡＥは３．３Ｖの電圧レベルから成るので、ＮチャネルＭＯＳトランジスタ８７５のチャネル幅は、ＮチャネルＭＯＳトランジスタ８７８のチャネル幅よりも広い。そうすると、差動増幅回路８７３に流れる電流は差動増幅回路８７６に流れる電流よりも大きく、差動増幅回路８７３は、差動増幅回路８７６よりも低い電圧をＰチャネルＭＯＳトランジスタ８７４へ出力する。その結果、ＰチャネルＭＯＳトランジスタ８７４は、ＰチャネルＭＯＳトランジスタ８７７よりも多くのキャリアをノードＮ２から出力ノードＮＯＵＴへ供給する。
【００３６】
したがって、ＤＲＡＭ８００の通常動作時、差動増幅回路８７３、ＰチャネルＭＯＳトランジスタ８７４およびＮチャネルＭＯＳトランジスタ８７５は、差動増幅回路８７６、ＰチャネルＭＯＳトランジスタ８７７およびＮチャネルＭＯＳトランジスタ８７８よりも速くアレイ電圧ＶｃｃＳの電圧レベルを１．５Ｖに設定する。
【００３７】
このように、差動増幅回路８７３、ＰチャネルＭＯＳトランジスタ８７４およびＮチャネルＭＯＳトランジスタ８７５は、ＤＲＡＭ８００の通常動作時、３．３Ｖの電源電圧を降圧してアレイ電圧ＶｃｃＳを１．５Ｖの電圧レベルに速く設定し、差動増幅回路８７６、ＰチャネルＭＯＳトランジスタ８７７およびＮチャネルＭＯＳトランジスタ８７８は、ＤＲＡＭ８００のスタンバイ時、３．３Ｖの電源電圧を降圧してアレイ電圧ＶｃｃＳを１．５Ｖの電圧レベルにゆっくり設定する。
【００３８】
なお、差動増幅回路８７３、ＰチャネルＭＯＳトランジスタ８７４およびＮチャネルＭＯＳトランジスタ８７５から成る回路の数、および差動増幅回路８７６、ＰチャネルＭＯＳトランジスタ８７７およびＮチャネルＭＯＳトランジスタ８７８から成る回路の数は、メモリセルアレイ８０１，８０２を構成するブロックの数に応じて変えられる。
【００３９】
上述したように、電圧降圧回路８７０は、３．３Ｖの電源電圧によって駆動され、ＤＲＡＭ８００の通常動作時、３．３Ｖの電源電圧を降圧して１．５Ｖのアレイ電圧ＶｃｃＳを速く出力ノードＮＯＵＴに供給し、ＤＲＡＭ８００のスタンバイ時、３．３Ｖの電源電圧を降圧して１．５Ｖのアレイ電圧ＶｃｃＳをゆっくり出力ノードＮＯＵＴに供給する。
【００４０】
１／２Ｖｃｃ発生回路８８０は、ノードＮ２から受けた３．３Ｖの電源電圧によって駆動される。そして、１／２Ｖｃｃ発生回路８８０は、出力ノードＮＯＵＴ上のアレイ電圧ＶｃｃＳを受け、アレイ電圧ＶｃｃＳを２分の１に分圧してプリチャージ電圧ＶＢＬを発生する。また、１／２Ｖｃｃ発生回路８９０は、ノードＮ２から受けた３．３Ｖの電源電圧によって駆動される。そして、１／２Ｖｃｃ発生回路８９０は、出力ノードＮＯＵＴ上のアレイ電圧ＶｃｃＳを受け、アレイ電圧ＶｃｃＳを２分の１に分圧してセルプレート電圧ＶＣＰを発生する。
【００４１】
ＶＰＰ発生回路９００は、レベル変換器９０１と、制御回路９０２と、分割回路９０３と、検出回路９０４，９０５と、発振器９０６と、ポンプ回路９０７〜９１０とを含む。
【００４２】
レベル変換器９０１は、１．５Ｖの電源電圧をノードＮ１から受け、３．３Ｖの電源電圧をノードＮ２から受ける。そして、レベル変換器９０１は、テストモード信号ＴＭまたはロウアドレスストローブ信号ＲＡＳを受け、その受けたテストモード信号ＴＭまたはロウアドレスストローブ信号ＲＡＳの電圧レベルを１．５Ｖから３．３Ｖに変換して制御回路９０２へ出力する。
【００４３】
制御回路９０２は、ノードＮ２から３．３Ｖの電源電圧を受ける。そして、制御回路９０２は、レベル変換器９０１から受けたテストモード信号ＴＭまたはロウアドレスストローブ信号ＲＡＳを検出回路９０４，９０５へ出力する。ＤＲＡＭ８００のテストモード時、制御回路９０２は、テスト内容に応じてＨレベルまたはＬレベルのテストモード信号ＴＭを受け、その受けたＨレベルまたはＬレベルのテストモード信号を検出回路９０４，９０５へ出力する。また、ＤＲＡＭ８００の通常動作時、制御回路９０２は、Ｈレベルのロウアドレスストローブ信号ＲＡＳを受け、その受けたＨレベルのロウアドレスストローブ信号ＲＡＳを検出回路９０４へ出力する。さらに、ＤＲＡＭ８００のスタンバイ時、制御回路９０２は、Ｌレベルのロウアドレスストローブ信号ＲＡＳを受け、その受けたＬレベルのロウアドレスストローブ信号ＲＡＳを検出回路９０４へ出力する。
【００４４】
分割回路９０３は、３．３Ｖの昇圧電圧ＶＰＰを分圧し、１．５Ｖの分圧電圧ＶＤＩＶを検出回路９０４，９０５へ出力する。検出回路９０４は、ノードＮ２から３．３Ｖの電源電圧を受ける。検出回路９０４は、制御回路９０２から受けたＨレベルのロウアドレスストローブ信号ＲＡＳによって活性化され、分割回路９０３から受けた分圧電圧ＶＤＩＶが基準電圧発生回路８６０から受けた基準電圧ＶｒｅｆＳになるように、分圧電圧ＶＤＩＶを差動増幅する。すなわち、検出回路９０４は、分圧電圧ＶＤＩＶを検出し、その検出した分圧電圧ＶＤＩＶを発振器９０６へ出力する。
【００４５】
検出回路９０５は、ノードＮ２から３．３Ｖの電源電圧を受ける。検出回路９０５は、基準電圧発生回路８６０の電流源８６１からの信号ＢＩＡＳＬによって活性化され、分割回路９０３から受けた分圧電圧ＶＤＩＶが基準電圧発生回路８６０から受けた基準電圧ＶｒｅｆＳになるように、分圧電圧ＶＤＩＶを差動増幅する。すなわち、検出回路９０５は、分圧電圧ＶＤＩＶを検出し、その検出した分圧電圧ＶＤＩＶを発振器９０６へ出力する。
【００４６】
Ｈレベルのロウアドレスストローブ信号ＲＡＳは３．３Ｖの電圧レベルから成り、信号ＢＩＡＳＬは０．７Ｖの電圧レベルから成るので、検出回路９０４は、検出回路９０５よりも速く分圧電圧ＶＤＩＶを検出して発振器９０６へ出力する。
【００４７】
そうすると、ＤＲＡＭ８００の通常動作時、検出回路９０４は、Ｈレベルのロウアドレスストローブ信号ＲＡＳを受け、検出回路９０５は、信号ＢＩＡＳＬを受けるので、検出回路９０４は検出回路９０５よりも分圧電圧ＶＤＩＶを速く検出して発振器９０６へ出力する。また、ＤＲＡＭ８００のスタンバイ時、検出回路９０４は、Ｌレベルのロウアドレスストローブ信号ＲＡＳを受け、検出回路９０５は、０．７Ｖの電圧レベルから成る信号ＢＩＡＳＬを受ける。そして、検出回路９０４は不活性化され、検出回路９０５は、通常動作時よりもゆっくりと分圧電圧ＶＤＩＶを検出して発振器９０６へ出力する。したがって、検出回路９０４は、通常動作時、分圧電圧ＶＤＩＶを検出し、検出回路９０５は、スタンバイ時、分圧電圧ＶＤＩＶを検出する。
【００４８】
発振器９０６は、ノードＮ２から３．３Ｖの電源電圧を受ける。そして、発振器９０６は、検出回路９０４または９０５から受けた分圧電圧ＶＤＩＶの電圧レベルに応じた位相を有するクロックＣＬＫを発生し、その発生したクロックＣＬＫをポンプ回路９０７〜９１０の各々へ出力する。
【００４９】
ポンプ回路９０７〜９１０の各々は、ノードＮ２から３．３Ｖの電源電圧を受ける。そして、ポンプ回路９０７〜９１０の各々は、発振器９０６から受けたクロックＣＬＫに同期してキャリアをポンピングして昇圧電圧ＶＰＰを発生する。なお、ポンプ回路９０７〜９１０の数は、メモリセルアレイ８０１，８０２を構成するブロックの数に応じて変えられる。
【００５０】
このように、ＶＰＰ発生回路９００は、３．３Ｖの電源電圧によって駆動され、３．３Ｖの電源電圧を昇圧して昇圧電圧ＶＰＰを発生する。
【００５１】
上述したように、電源回路８０７は、３．３Ｖの電源電圧によって駆動され、Ｖｂｂ発生回路８５０、基準電圧発生回路８６０、電圧降圧回路８７０、１／２Ｖｃｃ発生回路８８０、１／２Ｖｃｃ発生回路８９０およびＶＰＰ発生回路９００を構成するＭＯＳトランジスタは、３．３Ｖの駆動電圧に適する厚膜のゲート酸化膜によって作製される。
【００５２】
【発明が解決しようとする課題】
しかし、Ｖｂｂ発生回路８５０、基準電圧発生回路８６０、電圧降圧回路８７０、１／２Ｖｃｃ発生回路８８０、１／２Ｖｃｃ発生回路８９０およびＶＰＰ発生回路９００に含まれる制御回路８５２，８７２，９０２および検出回路８５３，９０４，９０５等は、メモリセルアレイ８０１，８０２を構成するアレイ回路の繰返しパターンに従って配置されないにも拘わらず、メモリセルアレイ８０１，８０２に隣接して配置される（図３５参照）。その結果、メモリセルアレイ８０１，８０２の構成が変化した場合、その変化に柔軟に対応できない。特に、制御回路は、まとまった機能を１つのまとまりにして、メモリセルアレイ８０１，８０２の分割数の整数倍の単位でレイアウトを予め作成している。
【００５３】
したがって、メモリセルアレイ８０１，８０２が小容量であるとき、電源回路８０７における各回路の配置に面積ロスが生じるという問題がある。
【００５４】
すなわち、図３７〜図４０に示すように、メモリセルアレイが１６メガバイト（Ｍｂ）の容量であるとき、電源回路における各回路は、面積ロスを生じることなく配置されるが（図３７参照）、メモリセルアレイの容量が４Ｍｂ、２Ｍｂ、および１Ｍｂと小さくなるに従って、空き領域が大きくなり、面積ロスが大きくなる（図３８〜図４０参照）。
【００５５】
また、電源回路における各回路の配置を小容量のメモリセルアレイに合わせて決定した場合、メモリセルアレイの容量が大きくなると面積ロスが生じる。
【００５６】
そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、メモリセルアレイの容量の変化に対して面積ロスの小さい電源回路を備える半導体記憶装置を提供することである。
【００５７】
【課題を解決するための手段および発明の効果】
この発明によれば、半導体記憶装置は、データを記憶するメモリセルアレイと、メモリセルアレイにデータを入出力する周辺回路と、メモリセルアレイおよび周辺回路に電源電圧を供給する電源回路とを備え、電源回路は、第１のゲート酸化膜厚を有する厚膜トランジスタにより構成され、かつ、メモリセルアレイにデータを入出力するための内部電圧を各々が発生するｍ（ｍは自然数）個の電圧発生回路を含む第１の電源回路群と、第１のゲート酸化膜厚よりも薄い第２のゲート酸化膜厚を有する薄膜トランジスタにより構成され、各々が内部電圧を発生するｎ（ｎは自然数）個の電圧発生回路を含む第２の電源回路群とから成り、第１の電源回路群は、メモリセルアレイに対応してメモリセルアレイに隣接した第１の領域に配置され、かつ、ｍ個の電圧発生回路は第１の領域にｍ個にユニット化して配置され、第２の電源回路群は、第１の領域と異なる第２の領域に配置され、かつ、ｎ個の電圧発生回路は、第２の領域内でシャッフル配置される。
【００５８】
好ましくは、第１の電源回路群は、メモリセルアレイに含まれる複数のワード線を活性化するための昇圧電圧を発生する第１の電圧発生回路と、メモリセルアレイに供給されるアレイ電圧を発生する第２の電圧発生回路と、第２の電圧発生回路において用いられる基準電圧を発生する第３の電圧発生回路とから成り、第１および第２の電圧発生回路は、メモリセルアレイに接する位置にユニット化して配置される。
【００５９】
好ましくは、第２の電源回路群は、メモリセルアレイに含まれる複数のメモリセルに供給されるセルプレート電圧を発生する第４の電圧発生回路と、メモリセルアレイに含まれるビット線対をプリチャージするためのプリチャージ電圧を発生する第５の電圧発生回路と、メモリセルアレイに供給される負電圧を発生する第６の電圧発生回路とから成る。
【００６０】
好ましくは、メモリセルアレイは、当該半導体記憶装置の記憶容量に応じて決定される複数のブロックを含み、第１の電圧発生回路は、第２の電圧発生回路が接するブロックと異なるブロックに接する位置に配置される。
【００６１】
好ましくは、メモリセルアレイは、当該半導体記憶装置の記憶容量に応じて決定される複数のブロックを含み、第２の領域は、複数のブロックに共通に設けられる。
【００６２】
好ましくは、ユニット化して配置されるｍ個の電圧発生回路は、昇圧電圧を発生する昇圧電圧発生回路を含み、昇圧電圧発生回路は、厚膜トランジスタにより構成され、データの入出力時にメモリセルアレイに供給される昇圧電圧を発生する第１のポンプ回路と、昇圧電圧の電圧レベルを検出し、その検出した電圧レベルに応じた信号を、昇圧電圧の発生を制御する制御信号を生成するために出力する第１の電圧検出回路とからなり、シャッフル配置されるｎ個の電圧発生回路は、負電圧を発生する負電圧発生回路を含み、負電圧発生回路は、薄膜トランジスタにより構成され、メモリセルアレイに供給される負電圧を発生する第２のポンプ回路と、負電圧の電圧レベルを検出し、その検出した電圧レベルに応じた信号を、負電圧の発生を制御する制御信号を生成するために出力する第２の電圧検出回路とからなり、第１および第２の電圧検出回路は、厚膜トランジスタを用いて構成される。
【００６３】
好ましくは、第１の電圧検出回路は、昇圧電圧を分圧した分圧電圧を出力する分圧回路と、分圧電圧を第１の基準電圧と比較し、その比較結果に応じた電圧レベルから成る信号を出力するカレントミラー型の第１の差動増幅回路とを含み、第１の差動増幅回路は、厚膜トランジスタにより構成され、分圧電圧は、第１の差動増幅回路のコモンソースの電位に厚膜トランジスタのしきい値電圧を加えた電圧レベルを有し、第２の電圧検出回路は、負電圧の電圧レベルに対応した正電圧を出力するカレントミラー型の第２の差動増幅回路と、正電圧を第２の基準電圧と比較し、その比較結果に応じた電圧レベルから成る信号を出力するカレントミラー型の第３の差動増幅回路とを含み、第３の差動増幅回路は、厚膜トランジスタにより構成され、正電圧は、第３の差動増幅回路のコモンソースの電位に厚膜トランジスタのしきい値電圧を加えた電圧レベルを有する。
【００６４】
好ましくは、ユニット化して配置されるｍ個の電圧発生回路は、昇圧電圧を発生する昇圧電圧発生回路を含み、昇圧電圧発生回路は、厚膜トランジスタにより構成され、データの入出力時にメモリセルアレイに供給される昇圧電圧を発生するポンプ回路と、昇圧電圧の電圧レベルを検出し、その検出した電圧レベルに応じた信号を、昇圧電圧の発生を制御する制御信号を生成するために出力する電圧検出回路とを含み、電圧検出回路は、昇圧電圧をｐ（ｐは３以上の自然数）分の１に分圧した分圧電圧を出力する分圧回路と、分圧電圧を基準電圧と比較し、その比較結果に応じた電圧レベルから成る信号を出力するカレントミラー型の差動増幅回路とを含み、差動増幅回路は、薄膜トランジスタにより構成され、分圧電圧は、差動増幅回路のコモンソースの電位に前記薄膜トランジスタのしきい値電圧を加えた電圧レベルを有する。
【００６５】
好ましくは、ユニット化して配置されるｍ個の電圧発生回路は、電圧発生回路を含み、電圧発生回路は、第１の電圧レベルを有する第１の電源電圧により駆動され、第１の電源電圧が供給されるまで不活性化信号を出力する信号出力回路と、第１の電圧レベルよりも高い第２の電圧レベルを有する第２の電源電圧により駆動され、メモリセルアレイを動作させるための内部電圧を発生するポンプ回路とを含み、ポンプ回路は、不活性化信号に応じてメモリセルアレイを不活性化するための電圧レベルから成る内部電圧を発生する。
【００６６】
好ましくは、ユニット化して配置されるｍ個の電圧発生回路は、データの入出力時にメモリセルアレイに供給される内部電圧を発生するための基準電圧を発生する基準電圧発生回路を含み、基準電圧発生回路は、一定電流を発生し、その発生した一定電流に応じた電圧レベルを有する第１の電圧を出力する電流発生回路と、第１の電圧を受けて一定電流と同じ電流を発生し、その発生した電流に応じた電圧レベルを有する第２の電圧を出力する電流ミラー回路と、第２の電圧を受け、その受けた第２の電圧に応じて基準電圧を発生する電圧発生回路とを含み、電流発生回路は、薄膜トランジスタにより構成され、電圧発生回路は、厚膜トランジスタを含み、電流ミラー回路は、第１の電圧を受ける薄膜トランジスタを含む。
【００６７】
好ましくは、半導体記憶装置は、第１の電源電圧により駆動される厚膜トランジスタを含むｍ個の電圧発生回路に第１の接地電圧を供給する第１の接地線と、第１の電源電圧よりも低い電圧レベルを有する第２の電源電圧により駆動される薄膜トランジスタを含むｎ個の電圧発生回路に第２の接地電圧を供給する第２の接地線とをさらに備え、第１の接地線は、第２の接地線と切離される。
【００６８】
この発明による半導体記憶装置においては、第１のゲート酸化膜厚を有する厚膜トランジスタを用いて構成される回路は、メモリセルアレイの配置位置に対応してユニット配置され、第２のゲート酸化膜厚を有する薄膜トランジスタを用いて構成される回路は、シャッフル配置される。
【００６９】
なお、この発明においては、厚膜トランジスタとは、電圧レベルが異なる２つの電源電圧が供給される場合に、電圧レベルが高い電源電圧に適したゲート酸化膜厚を有するＭＯＳトランジスタを言い、薄膜トランジスタとは、電圧レベルが低い電源電圧に適したゲート酸化膜厚を有するＭＯＳトランジスタを言う。
【００７０】
したがって、この発明によれば、メモリセルアレイの容量が変化しても厚膜トランジスタを用いて構成される回路と、薄膜トランジスタを用いて構成される回路とを面積ロスを低減して配置できる。
【００７１】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００７２】
［実施の形態１］
図１を参照して、この発明の実施の形態１による半導体記憶装置１００は、メモリセルアレイ１０，２０と、ロウコラムデコーダ３０と、データバス４０，５０と、制御回路６０と、電源回路７０と、テスト回路８０とを備える。
【００７３】
なお、半導体記憶装置１００は、具体的には、ロジック回路とメモリとが混載されたロジック混載メモリに用いられるＤＲＡＭである。
【００７４】
メモリセルアレイ１０，２０は、複数のメモリセル、複数のワード線、複数のビット線対、複数のセンスアンプ、および複数のイコライズ回路を含む。複数のメモリセルは、行列状に配列される。複数のワード線は、行列状に配列された複数のメモリセルの行方向に設けられる。複数のビット線対は、行列状に配列された複数のメモリセルの列方向に設けられる。複数のセンスアンプは、複数のビット線対に対応して設けられる。複数のイコライズ回路は、複数のビット線対に対応して設けられる。
【００７５】
ロウコラムデコーダ３０は、外部から入力されたアドレスをデコードし、そのデコードしたアドレスによって指定されたワード線またはビット線対を選択的に活性化する。より具体的には、ロウコラムデコーダ３０は、制御回路６０から受けたロウアドレスストローブ信号ＲＡＳがＬレベルからＨレベルに切換わるタイミングでアドレスを受けたとき、その受けたアドレスをロウアドレスと見なしてデコードし、そのデコードしたロウアドレスによって指定されたワード線を活性化する。また、ロウコラムデコーダ３０は、制御回路６０から受けたコラムアドレスストローブ信号ＣＡＳがＬレベルからＨレベルに切換わるタイミングでアドレスを受けたとき、その受けたアドレスをコラムアドレスと見なしてデコードし、そのデコードしたコラムアドレスによって指定されたビット線対を活性化する。
【００７６】
データバス４０，５０は、メモリセルアレイ１０，２０と入出力回路（図示せず）との間でデータをやり取りする。
【００７７】
制御回路６０は、ロウアドレスストローブ信号ＲＡＳ、コラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、出力イネーブル信号ＯＥおよびテストモード信号ＴＭ等の制御信号を外部から受ける。そして、制御回路６０は、ロウアドレスストローブ信号ＲＡＳおよびコラムアドレスストローブ信号ＣＡＳをロウコラムデコーダ３０へ出力し、ロウアドレスストローブ信号ＲＡＳを電源回路７０へ出力する。また、制御回路６０は、テストモード信号ＴＭを電源回路７０およびテスト回路８０へ出力する。さらに、制御回路６０は、ライトイネーブル信号ＷＥおよび出力イネーブル信号ＯＷを入出力回路（図示せず）へ出力する。
【００７８】
電源回路７０は、後述するように、半導体記憶装置１００において用いられる各種の内部電圧を発生し、その発生した内部電圧をメモリセルアレイ１０，２０等に供給する。
【００７９】
テスト回路８０は、制御回路６０からのテストモード信号ＴＭに基づいて各種のテストを行なう。
【００８０】
半導体記憶装置１００においては、ロウコラムデコーダ３０は、メモリセルアレイ１０とメモリセルアレイ２０との間に配置される。また、電源回路７０は、メモリセルアレイ１０に隣接して配置される。さらに、データバス４０，５０、制御回路６０およびテスト回路８０は、半導体記憶装置１００の周辺部に配置される。
【００８１】
図２を参照して、電源回路７０は、Ｖｂｂ発生回路７１と、基準電圧発生回路７２と、電圧降圧回路７３と、１／２Ｖｃｃ発生回路７４と、１／２Ｖｃｃ発生回路７５と、ＶＰＰ発生回路７６とを含む。
【００８２】
Ｖｂｂ発生回路７１は、制御回路７１０と、検出回路７１１と、発振器７１２と、ポンプ回路７１３とを含む。ノードＮ１は、外部から１．５Ｖの電源電圧を受ける。制御回路７１０は、ノードＮ１から１．５Ｖの電源電圧を受ける。したがって、制御回路７１０は、１．５Ｖの電源電圧によって駆動され、ゲート酸化膜厚が薄いＭＯＳトランジスタにより構成される。なお、この発明において、ゲート酸化膜厚が薄いＭＯＳトランジスタとは、１．５Ｖの電源電圧に適したゲート酸化膜厚を有するＭＯＳトランジスタを言う。
【００８３】
制御回路７１０は、テストモード信号ＴＭを受け、テスト内容に応じて検出回路７１１を活性化または不活性化する。
【００８４】
検出回路７１１は、ノードＮ１から受ける１．５Ｖの電源電圧によって駆動される。検出回路７１１は、基準電圧発生回路７２の電流源７２０から信号ＢＩＡＳＬを受ける。そして、検出回路７１１は、制御回路７１０からの信号によって活性化されると、負電圧Ｖｂｂを検出し、その検出信号を発振器７１２へ出力する。
【００８５】
発振器７１２は、ノードＮ１から受ける１．５Ｖの電源電圧によって駆動される。発振器７１２は、検出回路７１１から検出信号を受け、その受けた検出信号の電圧レベルに応じた位相を有するクロックＣＬＫを発生する。
【００８６】
ポンプ回路７１３は、ノードＮ１から受ける１．５Ｖの電源電圧によって駆動される。ポンプ回路７１３は、発振器７１２からクロックＣＬＫを受け、その受けたクロックＣＬＫに同期してキャリアをポンピングし、負電圧Ｖｂｂを発生する。
【００８７】
図３を参照して、検出回路７１１は、ＰチャネルＭＯＳトランジスタ７１１１，７１１２，７１２２，７１２４，７１２６，７１２７と、ＮチャネルＭＯＳトランジスタ７１１３，７１１４，７１１５〜７１１８，７１２３，７１２５，７１２８，７１２９と、インバータ７１３０とを含む。なお、ＰチャネルＭＯＳトランジスタ７１１１，７１１２，７１２２，７１２４，７１２６，７１２７、ＮチャネルＭＯＳトランジスタ７１１３，７１１４，７１１５〜７１１８，７１２３，７１２５，７１２８，７１２９、およびインバータ７１３０を構成するＭＯＳトランジスタ（図示せず）は、ゲート酸化膜厚が薄いＭＯＳトランジスタである。
【００８８】
ＰチャネルＭＯＳトランジスタ７１１１およびＮチャネルＭＯＳトランジスタ７１１３は、ノードＮ１とノード７１２０との間に直列に接続される。ＰチャネルＭＯＳトランジスタ７１１２およびＮチャネルＭＯＳトランジスタ７１１４は、ノードＮ１と接地ノードＮＳ１との間に直列に接続される。ＰチャネルＭＯＳトランジスタ７１１１およびＮチャネルＭＯＳトランジスタ７１１３は、ＰチャネルＭＯＳトランジスタ７１１２およびＮチャネルＭＯＳトランジスタ７１１４と並列に接続される。
【００８９】
ＰチャネルＭＯＳトランジスタ７１１１および７１１２は、そのゲート端子にノード７１１９上の電圧を受ける。ＮチャネルＭＯＳトランジスタ７１１３および７１１４は、そのゲート端子に電流源７２０からの信号ＢＩＡＳＬを受ける。
【００９０】
ＮチャネルＭＯＳトランジスタ７１１５〜７１１８は、ノード７１２０と接地ノードＮＳ２との間に直列に接続される。接地ノードＮＳ２は、−０．７Ｖの負電圧Ｖｂｂを受ける。ＮチャネルＭＯＳトランジスタ７１１５〜７１１８の各々は、接地ノードＮＳ２の負電圧Ｖｂｂ（−０．７Ｖ）を基板電圧として受け、接地ノードＮＳ１の電圧（０Ｖ）をゲート端子に受ける。したがって、ＮチャネルＭＯＳトランジスタ７１１５〜７１１８の各々は、ゲート端子に実質的に正の電圧が印加され、オンされる。
【００９１】
ＮチャネルＭＯＳトランジスタ７１１５〜７１１８は、ノード７１２０における電位を接地電位、すなわち、０Ｖに調整するためのＭＯＳトランジスタである。したがって、実際の使用においては、フューズ（図示せず）を選択的に溶断し、ノード７１２０における電位が０Ｖになるように直列に接続されるＮチャネルＭＯＳトランジスタ７１１５〜７１１８の個数が調整される。なお、０Ｖに設定されたノード７１２０をバーチャルグランドという。
【００９２】
ノード７１２０上の電位が０Ｖになるとき、ＰチャネルＭＯＳトランジスタ７１１１およびＮチャネルＭＯＳトランジスタ７１１３の両端に印加される電圧は、ＰチャネルＭＯＳトランジスタ７１１２およびＮチャネルＭＯＳトランジスタ７１１４の両端に印加される電圧と等しい。また、ＮチャネルＭＯＳトランジスタ７１１３および７１１４は、０．７Ｖの電圧レベルからなる信号ＢＩＡＳＬを共にゲート端子に受ける。したがって、ＰチャネルＭＯＳトランジスタ７１１１およびＮチャネルＭＯＳトランジスタ７１１３に流れる電流は、ＰチャネルＭＯＳトランジスタ７１１２およびＮチャネルＭＯＳトランジスタ７１１４に流れる電流と等しく、ノード７１２１上の電位は、ノード７１１９上の電位と等しい。
【００９３】
このように、−０．７Ｖの負電圧Ｖｂｂが接地ノードＮＳ２に供給され、ノード７１２０がバーチャルグランドになるとき、ノード７１２１は、接地ノードＮＳ１上の電位（０Ｖ）よりもＮチャネルＭＯＳトランジスタ７１１４のチャネル抵抗による電圧降下分だけ高い電圧を出力する。
【００９４】
つまり、ＰチャネルＭＯＳトランジスタ７１１１，７１１２およびＮチャネルＭＯＳトランジスタ７１１３，７１１４，７１１５〜７１１８からなるカレントミラー回路ＣＭＣは、−０．７Ｖの負電圧Ｖｂｂを検出し、その検出した負電圧Ｖｂｂを正の電圧に変換して出力する。
【００９５】
ＰチャネルＭＯＳトランジスタ７１２２およびＮチャネルＭＯＳトランジスタ７１２３は、ノードＮ１と接地ノードＮＳ１との間に直列に接続される。ＰチャネルＭＯＳトランジスタ７１２４およびＮチャネルＭＯＳトランジスタ７１２５は、ノードＮ１と接地ノードＮＳ１との間に直列に接続される。ＰチャネルＭＯＳトランジスタ７１２２およびＮチャネルＭＯＳトランジスタ７１２３は、ＰチャネルＭＯＳトランジスタ７１２４およびＮチャネルＭＯＳトランジスタ７１２５に対して並列に接続される。
【００９６】
ＰチャネルＭＯＳトランジスタ７１２２，７１２４は、ＰチャネルＭＯＳトランジスタ７１２２とＮチャネルＭＯＳトランジスタ７１２３との間の電圧をゲート端子に受ける。ＮチャネルＭＯＳトランジスタ７１２３は、そのゲート端子に０．７Ｖの電圧レベルから成る信号ＢＩＡＳＬを受ける。また、ＮチャネルＭＯＳトランジスタ７１２５は、ノード７１２１から出力される正の電圧をゲート端子に受ける。
【００９７】
ＰチャネルＭＯＳトランジスタ７１２２，７１２４およびＮチャネルＭＯＳトランジスタ７１２３，７１２５から成る差動増幅回路ＤＦＡ１は、カレントミラー型の差動増幅回路であり、ＮチャネルＭＯＳトランジスタ７１２５のゲート端子に受ける電圧をＮチャネルＭＯＳトランジスタ７１２３のゲート端子に受ける電圧と比較し、その比較結果に応じた電圧をＰチャネルＭＯＳトランジスタ７１２６およびＮチャネルＭＯＳトランジスタ７１２９のゲート端子へ出力する。
【００９８】
この場合、ＮチャネルＭＯＳトランジスタ７１２５のゲート端子に受ける電圧がＮチャネルＭＯＳトランジスタ７１２３のゲート端子に受ける電圧よりも高いとき、差動増幅回路ＤＦＡ１は、ＰチャネルＭＯＳトランジスタ７１２６，７１２７とＮチャネルＭＯＳトランジスタ７１２８，７１２９とから成るインバータＩＶ１においてＰチャネルＭＯＳトランジスタ７１２６をオンし、ＮチャネルＭＯＳトランジスタ７１２９をオフするためのＬレベルの信号を出力する。また、ＮチャネルＭＯＳトランジスタ７１２５のゲート端子に受ける電圧がＮチャネルＭＯＳトランジスタ７１２３のゲート端子に受ける電圧よりも低いとき、差動増幅回路ＤＦＡ１は、インバータＩＶ１においてＰチャネルＭＯＳトランジスタ７１２６をオフし、ＮチャネルＭＯＳトランジスタ７１２９をオンするためのＨレベルの信号を出力する。
【００９９】
ＰチャネルＭＯＳトランジスタ７１２６，７１２７およびＮチャネルＭＯＳトランジスタ７１２８，７１２９はノードＮ１と接地ノードＮＳ１との間に直列に接続される。ＰチャネルＭＯＳトランジスタ７１２７は、接地ノードＮＳ１から０Ｖの接地電圧をゲート端子に受ける。また、ＮチャネルＭＯＳトランジスタ７１２８は、ノードＮ１から１．５Ｖの電源電圧をゲート端子に受ける。したがって、ＰチャネルＭＯＳトランジスタ７１２７およびＮチャネルＭＯＳトランジスタ７１２８は、それぞれ、０Ｖの接地電圧および１．５Ｖの電源電圧が供給されているとき常時オンされている。
【０１００】
ＰチャネルＭＯＳトランジスタ７１２６およびＮチャネルＭＯＳトランジスタ７１２９は、差動増幅回路ＤＦＡ１からの信号をゲート端子に受ける。そして、ＰチャネルＭＯＳトランジスタ７１２６，７１２７とＮチャネルＭＯＳトランジスタ７１２８，７１２９とから成るインバータＩＶ１は、差動増幅回路ＤＦＡ１がＬレベルの信号を出力するとき、Ｈレベルの信号をインバータ７１３０へ出力し、差動増幅回路ＤＦＡ１がＨレベルの信号を出力するとき、Ｌレベルの信号をインバータ７１３０へ出力する。
【０１０１】
インバータ７１３０は、入力信号を反転して検出信号ＶＢＢＤＥＴを接地ノードＮＳ２および発振器７１２へ出力する。
【０１０２】
このように、検出回路７１１は、１．５Ｖの電源電圧により駆動され、−０．７Ｖの負電圧Ｖｂｂを検出し、その検出信号ＶＢＢＤＥＴを発振器７１２へ出力する。
【０１０３】
図４を参照して、発振器７１２は、ＰチャネルＭＯＳトランジスタ７１３１，７１３３，７１３７，７１４１，７１４５，７１４９，７１３４，７１３８，７１４２，７１４６，７１５０と、ＮチャネルＭＯＳトランジスタ７１３２，７１３５，７１３９，７１４３，７１４７，７１５１，７１３６，７１４０，７１４４，７１４８，７１５２と、インバータ７１５３と、ＡＮＤゲート７１５４とを含む。
【０１０４】
ＰチャネルＭＯＳトランジスタ７１３１およびＮチャネルＭＯＳトランジスタ７１３２は、ノードＮ１と接地ノードＮＳ１との間に直列に接続される。
【０１０５】
ＰチャネルＭＯＳトランジスタ７１３３，７１３４およびＮチャネルＭＯＳトランジスタ７１３５，７１３６は、ノードＮ１と接地ノードＮＳ１との間に直列に接続される。
【０１０６】
ＰチャネルＭＯＳトランジスタ７１３７，７１３８およびＮチャネルＭＯＳトランジスタ７１３９，７１４０は、ノードＮ１と接地ノードＮＳ１との間に直列に接続される。
【０１０７】
ＰチャネルＭＯＳトランジスタ７１４１，７１４２およびＮチャネルＭＯＳトランジスタ７１４３，７１４４は、ノードＮ１と接地ノードＮＳ１との間に直列に接続される。
【０１０８】
ＰチャネルＭＯＳトランジスタ７１４５，７１４６およびＮチャネルＭＯＳトランジスタ７１４７，７１４８は、ノードＮ１と接地ノードＮＳ１との間に直列に接続される。
【０１０９】
ＰチャネルＭＯＳトランジスタ７１４９，７１５０およびＮチャネルＭＯＳトランジスタ７１５１，７１５２は、ノードＮ１と接地ノードＮＳ１との間に直列に接続される。
【０１１０】
ＰチャネルＭＯＳトランジスタ７１３１，７１３３，７１３７，７１４１，７１４５，７１４９は、ＰチャネルＭＯＳトランジスタ７１３１とＮチャネルＭＯＳトランジスタ７１３２との間の電圧をゲート端子に受ける。また、ＮチャネルＭＯＳトランジスタ７１３２，７１３６，７１４０，７１４４，７１４８，７１５２は、０．７Ｖの電圧レベルから成る信号ＢＩＡＳＬをゲート端子に受ける。
【０１１１】
ＰチャネルＭＯＳトランジスタ７１３３およびＮチャネルＭＯＳトランジスタ７１３６がオンされると、ＰチャネルＭＯＳトランジスタ７１３４およびＮチャネルＭＯＳトランジスタ７１３５は、入力信号を反転して出力信号をＰチャネルＭＯＳトランジスタ７１３８およびＮチャネルＭＯＳトランジスタ７１３９のゲート端子へ出力する。
【０１１２】
ＰチャネルＭＯＳトランジスタ７１３７およびＮチャネルＭＯＳトランジスタ７１４０がオンされると、ＰチャネルＭＯＳトランジスタ７１３８およびＮチャネルＭＯＳトランジスタ７１３９は、入力信号を反転して出力信号をＰチャネルＭＯＳトランジスタ７１４２およびＮチャネルＭＯＳトランジスタ７１４３のゲート端子へ出力する。
【０１１３】
ＰチャネルＭＯＳトランジスタ７１４１およびＮチャネルＭＯＳトランジスタ７１４４がオンされると、ＰチャネルＭＯＳトランジスタ７１４２およびＮチャネルＭＯＳトランジスタ７１４３は、入力信号を反転して出力信号をＰチャネルＭＯＳトランジスタ７１４６およびＮチャネルＭＯＳトランジスタ７１４７のゲート端子へ出力する。
【０１１４】
ＰチャネルＭＯＳトランジスタ７１４５およびＮチャネルＭＯＳトランジスタ７１４８がオンされると、ＰチャネルＭＯＳトランジスタ７１４６およびＮチャネルＭＯＳトランジスタ７１４７は、入力信号を反転して出力信号をＰチャネルＭＯＳトランジスタ７１５０およびＮチャネルＭＯＳトランジスタ７１５１のゲート端子へ出力する。
【０１１５】
ＰチャネルＭＯＳトランジスタ７１４９およびＮチャネルＭＯＳトランジスタ７１５２がオンされると、ＰチャネルＭＯＳトランジスタ７１５０およびＮチャネルＭＯＳトランジスタ７１５１は、入力信号を反転して出力信号をインバータ７１５３およびＡＮＤゲート７１５４へ出力する。
【０１１６】
インバータ７１５３は、ノードＮ１から受けた１．５Ｖの電源電圧によって駆動され、入力信号を反転してクロックＣＬＫを出力する。
【０１１７】
ＡＮＤゲート７１５４は、ノードＮ１から受けた１．５Ｖの電源電圧によって駆動され、ＰチャネルＭＯＳトランジスタ７１５０およびＮチャネルＭＯＳトランジスタ７１５１からなるインバータの出力信号を一方端子に受け、検出回路７１１からの信号ＶＢＢＤＥＴを他方端子に受ける。そして、ＡＮＤゲート７１５４は、２つの信号の論理積を演算し、その演算結果をＰチャネルＭＯＳトランジスタ７１３４およびＮチャネルＭＯＳトランジスタ７１３５のゲート端子へ出力する。
【０１１８】
このように、発振器７１２は、５段のインバータをリング状に接続したリングオシレータである。
【０１１９】
ＡＮＤゲート７１５４は、Ｌレベルの信号ＶＢＢＤＥＴを受けたときＬレベルの信号を出力するので、発振器７１２は、ＬレベルのクロックＣＬＫを出力する。また、ＡＮＤゲート７１５４は、Ｈレベルの信号ＶＢＢＤＥＴを受けたとき、ＰチャネルＭＯＳトランジスタ７１５０およびＮチャネルＭＯＳトランジスタ７１５１からなるインバータの出力信号の論理レベルと同じ論理レベルの信号を出力するので、発振器７１２は、ＰチャネルＭＯＳトランジスタ７１５０およびＮチャネルＭＯＳトランジスタ７１５１からなるインバータの出力信号の論理レベルを反転したクロックＣＬＫを出力する。
【０１２０】
したがって、発振器７１２は、信号ＶＢＢＤＥＴの論理レベルによって位相の異なるクロックＣＬＫを出力する。
【０１２１】
図５を参照して、ポンプ回路７１３は、インバータ７１５５〜７１５７と、ＰチャネルＭＯＳトランジスタ７１５８〜７１６３とを含む。インバータ７１５５〜７１５７は、ノードＮ１から受けた１．５Ｖの電源電圧によって駆動される。インバータ７１５５は、発振器７１２からのクロックＣＬＫを受け、その受けたクロックＣＬＫを反転してインバータ７１５６へ出力する。インバータ７１５６は、インバータ７１５５の出力信号を反転してＰチャネルＭＯＳトランジスタ７１５８のソース端子およびドレイン端子へ出力する。
【０１２２】
インバータ７１５７は、発振器７１２からクロックＣＬＫを受け、その受けクロックＣＬＫを反転してＰチャネルＭＯＳトランジスタ７１６０のソース端子およびドレイン端子へ出力する。
【０１２３】
ＰチャネルＭＯＳトランジスタ７１６１，７１６２は、ノードＮＬ１と接地ノードＮＳ１との間に並列に接続される。ＰチャネルＭＯＳトランジスタ７１６１は、接地ノードＮＳ１から接地電圧（０Ｖ）をゲート端子に受ける。ＰチャネルＭＯＳトランジスタ７１６２は、ノードＮＬ１上の電圧をゲート端子に受ける。
【０１２４】
ＰチャネルＭＯＳトランジスタ７１６３は、ＰチャネルＭＯＳトランジスタ７１５９のゲート端子と接地ノードＮＳ１との間に接続される。ＰチャネルＭＯＳトランジスタ７１６０，７１６３は、そのゲート端子にノードＮＬ１上の電圧を受ける。
【０１２５】
ＰチャネルＭＯＳトランジスタ７１５９は、ノードＮＬ２とノードＮＬ３との間に接続される。ＰチャネルＭＯＳトランジスタ７１５８，７１５９は、ノードＮＬ２上の電圧をゲート端子に受ける。
【０１２６】
インバータ７１５６が出力する信号は、インバータ７１５７が出力する信号を反転した信号であるので、ＰチャネルＭＯＳトランジスタ７１５８のゲート端子、すなわちノードＮＬ２にキャリアが誘起されるタイミングは、ＰチャネルＭＯＳトランジスタ７１６０のゲート端子、すなわちノードＮＬ１にキャリアが誘起されるタイミングと１８０度の位相差を有する。
【０１２７】
インバータ７１５７がＨレベルの信号をＰチャネルＭＯＳトランジスタ７１６０のソース端子およびドレイン端子へ出力すると、電子がＰチャネルＭＯＳトランジスタ７１６１を介して接地ノードＮＳ１からノードＮＬ１に流れる。そうすると、ノードＮＬ１上の電位はさらに低下し、電子がＰチャネルＭＯＳトランジスタ７１６２を介して接地ノードＮＳ１からノードＮＬ１にさらに流れる。したがって、ノードＮＬ１上の電位は、インバータ７１５７から出力される信号がＨレベルを保持する期間、すなわち、クロックＣＬＫがＨレベルを保持する期間に比例して低下する。
【０１２８】
そうすると、ＰチャネルＭＯＳトランジスタ７１６３は、ノードＮＬ１上の電位の低下に応じてチャネル幅は広くなり、接地ノードＮＳ１からノードＮＬ２へ供給される電子の量は多くなる。この場合、インバータ７１５６は、Ｌレベルの信号をＰチャネルＭＯＳトランジスタ７１５８のソース端子およびドレイン端子へ出力するので、ノードＮＬ２の電子は、オンされたＰチャネルＭＯＳトランジスタ７１５９を介してノードＮＬ３へ供給される。そして、ノードＮＬ３は、−０．７Ｖの負電圧Ｖｂｂを出力する。
【０１２９】
インバータ７１５７がＬレベルの信号をＰチャネルＭＯＳトランジスタ７１６０のソース端子およびドレイン端子へ出力し、インバータ７１５６がＨレベルの信号をＰチャネルＭＯＳトランジスタ７１５８のソース端子およびドレイン端子へ出力すると、ノードＮＬ１上の電子は、ＰチャネルＭＯＳトランジスタ７１６１を介して接地ノードＮＳ１へ流れ、ノードＮＬ１上の電位は上昇する。
【０１３０】
そうすると、ＰチャネルＭＯＳトランジスタ７１６３を介して接地ノードＮＳ１からノードＮＬ２へ流れる電子は減少し、ノードＮＬ２上の電位は上昇する。そして、ＰチャネルＭＯＳトランジスタ７１５９を介してノードＮＬ２からノードＮＬ３へ流れる電子も減少し、ノードＮＬ３上の電位も上昇する。
【０１３１】
その後、インバータ７１５７がＨレベルの信号をＰチャネルＭＯＳトランジスタ７１６０のソース端子およびドレイン端子へ出力し、インバータ７１５６がＬレベルの信号をＰチャネルＭＯＳトランジスタ７１５８のソース端子およびドレイン端子へ出力すると、上述したようにノードＮＬ３は、−０．７Ｖの負電圧Ｖｂｂを出力する。
【０１３２】
このように、ポンプ回路７１３は、ノードＮＬ３上の電位を大きく負電位に設定する周期と、ノードＮＬ３上の電位を若干上昇させる周期とを繰返しながら−０．７Ｖの負電圧Ｖｂｂを出力する。そして、このノードＮＬ３上の電位を大きく負電位に設定する周期と、ノードＮＬ３上の電位を若干上昇させる周期とを繰返す動作がポンピングに相当する。
【０１３３】
再び、図２を参照して、基準電圧発生回路７２は、電流源７２０と、カレントミラー回路７２１と、電圧発生回路７２２とを含む。電流源７２０は、ノードＮ１から供給される１．５Ｖの電源電圧により駆動される。そして、電流源７２０は、一定の電流を発生し、その発生した一定の電流に基づいて一定の電圧から成る信号ＩＣＯＮＳＴ，ＢＩＡＳＬを生成する。電流源７２０は、その生成した信号ＩＣＯＮＳＴをカレントミラー回路７２１へ出力し、信号ＢＩＡＳＬをＶｂｂ発生回路７１の検出回路７１１、発振器７１２、電圧降圧回路７３およびＶＰＰ発生回路７６へ出力する。
【０１３４】
カレントミラー回路７２１は、ノードＮ１から供給される１．５Ｖの電源電圧によって駆動される。そして、カレントミラー回路７２１は、信号ＩＣＯＮＳＴに基づいて、電流源７２０が発生した電流と同じ一定の電流を発生し、その発生した一定の電流に基づいて生成される電圧を電圧発生回路７２２へ出力する。
【０１３５】
電圧発生回路７２２は、ノードＮ１から供給される１．５Ｖの電源電圧によって駆動される。そして、電圧発生回路７２２は、カレントミラー回路７２１からの電圧に基づいて基準電圧ＶｒｅｆＳを発生し、その発生した基準電圧ＶｒｅｆＳを電圧降圧回路７３およびＶＰＰ発生回路７６へ出力する。
【０１３６】
図６を参照して、電流源７２０は、ＰチャネルＭＯＳトランジスタ１５７，１５９と、抵抗１５８と、ＮチャネルＭＯＳトランジスタ１６０，１６１とを含む。カレントミラー回路７２１は、ＰチャネルＭＯＳトランジスタ１６４，１６８と、ＮチャネルＭＯＳトランジスタ１６５，１６６とを含む。電圧発生回路７２２は、ＰチャネルＭＯＳトランジスタ１７０〜１７５を含む。
【０１３７】
ＰチャネルＭＯＳトランジスタ１５７，１５９，１６４，１７１〜１７５およびＮチャネルＭＯＳトランジスタ１６０，１６１は薄膜ＭＯＳトランジスタであり、ＮチャネルＭＯＳトランジスタ１６５，１６６およびＰチャネルＭＯＳトランジスタ１６８，１７０は、ゲート酸化膜厚が厚い厚膜ＭＯＳトランジスタである。
【０１３８】
この発明においては、ゲート酸化膜厚が厚い厚膜ＭＯＳトランジスタとは、３．３Ｖの電源電圧に適したゲート酸化膜厚を有するＭＯＳトランジスタを言う。
【０１３９】
ＰチャネルＭＯＳトランジスタ１５７およびＮチャネルＭＯＳトランジスタ１６０は、ノードＮ１と接地ノードＮＳ１との間に直列に接続される。抵抗１５８、ＰチャネルＭＯＳトランジスタ１５９およびＮチャネルＭＯＳトランジスタ１６１は、ノードＮ１と接地ノードＮＳ１との間に直列に接続される。
【０１４０】
ＰチャネルＭＯＳトランジスタ１５７およびＮチャネルＭＯＳトランジスタ１６０は、抵抗１５８、ＰチャネルＭＯＳトランジスタ１５９およびＮチャネルＭＯＳトランジスタ１６１に対して並列に接続される。
【０１４１】
ＰチャネルＭＯＳトランジスタ１５９のサイズは、ＰチャネルＭＯＳトランジスタ１５７のサイズよりも大きい。したがった、ＰチャネルＭＯＳトランジスタ１５９における電圧降下は、ＰチャネルＭＯＳトランジスタ１５７における電圧降下よりも小さい。
【０１４２】
そして、抵抗１５８の抵抗値は、抵抗１５８およびＰチャネルＭＯＳトランジスタ１５９における電圧降下がＰチャネルＭＯＳトランジスタ１５７における電圧降下に等しくなるように決定される。
【０１４３】
ＰチャネルＭＯＳトランジスタ１５７，１５９は、ノード１６２上の電圧をゲート端子に受ける。
【０１４４】
ＮチャネルＭＯＳトランジスタ１６０のサイズは、ＮチャネルＭＯＳトランジスタ１６１のサイズと同じである。そして、ＮチャネルＭＯＳトランジスタ１６０，１６１は、ノード１６３上の電圧をゲート端子に受ける。
【０１４５】
抵抗１５８およびＰチャネルＭＯＳトランジスタ１５９における電圧降下は、ＰチャネルＭＯＳトランジスタ１５７における電圧降下と同じであり、ＮチャネルＭＯＳトランジスタ１６０，１６１は同じサイズであり、同じ電圧をゲート端子に受けるので、ＰチャネルＭＯＳトランジスタ１５７およびＮチャネルＭＯＳトランジスタ１６０を介してノードＮ１から接地ノードＮＳ１へ流れる電流は、抵抗１５８、ＰチャネルＭＯＳトランジスタ１５９およびＮチャネルＭＯＳトランジスタ１６１を介してノードＮ１から接地ノードＮＳ１へ流れる電流ｉと等しい。
【０１４６】
そして、電流源７２０は、ノード１６２上の電圧から成る信号ＩＣＯＮＳＴをカレントミラー回路７２１へ出力し、ノード１６３上の電圧から成る信号ＢＩＡＳＬをＶｂｂ発生回路７１の検出回路７１１、発振器７１２、電圧降圧回路７３およびＶＰＰ発生回路７６へ出力する。
【０１４７】
この場合、信号ＩＣＯＮＳＴを構成する電圧は、ノードＮ１に供給される電源電圧ＶｄｄＬ（１．５Ｖ）よりもＰチャネルＭＯＳトランジスタ１５７のしきい値電圧Ｖｔｈだけ低いＶｄｄＬ−Ｖｔｈである。この電圧ＶｄｄＬ−Ｖｔｈは、ＭＯＳトランジスタのドレイン電流がドレイン電圧の増加に対して一定となる直線動作領域における最大のドレイン電圧に相当する。
【０１４８】
また、信号ＢＩＡＳＬを構成する電圧は、ＭＯＳトランジスタの直線動作領域における最小のドレイン電圧に相当する。
【０１４９】
このように、電流源７２０は、一定の電流ｉを発生し、その発生した一定の電流ｉに基づいて生成される電圧から成る信号ＩＣＯＮＳＴ，ＢＩＡＳＬを生成する。そして、電流源７２０は、生成した信号ＩＣＯＮＳＴをカレントミラー回路７２１へ出力し、生成した信号ＢＩＡＳＬをＶｂｂ発生回路７１の検出回路７１１、発振器７１２、電圧降圧回路７３およびＶＰＰ発生回路７６へ出力する。
【０１５０】
ＰチャネルＭＯＳトランジスタ１６４およびＮチャネルＭＯＳトランジスタ１６５は、ノードＮ１と接地ノードＮＳ１との間に直列に接続される。ＰチャネルＭＯＳトランジスタ１６８およびＮチャネルＭＯＳトランジスタ１６６は、ノードＮ２と接地ノードＮＳ１との間に直列に接続される。
【０１５１】
ノードＮ２は、３．３Ｖの電源電圧が供給される。ＰチャネルＭＯＳトランジスタ１６４は、ＰチャネルＭＯＳトランジスタ１５７，１５９がゲート端子に受ける電圧と同じ電圧から成る信号ＩＣＯＮＳＴをゲート端子に受ける。そして、ＰチャネルＭＯＳトランジスタ１６４のサイズは、ＰチャネルＭＯＳトランジスタ１５７のサイズと同じである。したがって、ＰチャネルＭＯＳトランジスタ１６４およびＮチャネルＭＯＳトランジスタ１６５を介してノードＮ１から接地ノードＮＳ１へ流れる電流は、電流源７２０において発生した電流ｉに等しい。
【０１５２】
ＮチャネルＭＯＳトランジスタ１６５，１６６は、同じサイズを有し、ノード１６７上の電圧をゲート端子に受ける。したがって、ＰチャネルＭＯＳトランジスタ１６８およびＮチャネルＭＯＳトランジスタ１６６を介してノードＮ２から接地ノードＮＳ１へ流れる電流は、ＰチャネルＭＯＳトランジスタ１６４およびＮチャネルＭＯＳトランジスタ１６５を介してノードＮ１から接地ノードＮＳ１へ流れる電流ｉと等しい。
【０１５３】
このように、カレントミラー回路７２１は、ノードＮ１、ＰチャネルＭＯＳトランジスタ１６４、ＮチャネルＭＯＳトランジスタ１６５および接地ノードＮＳ１に流れる電流ｉをノードＮ２、ＰチャネルＭＯＳトランジスタ１６８、ＮチャネルＭＯＳトランジスタ１６６および接地ノードＮＳ１から成る回路に写し換える。そして、カレントミラー回路７２１は、この電流ｉの写し換えを厚膜ＭＯＳトランジスタであるＮチャネルＭＯＳトランジスタ１６５，１６６を用いて行なう。
【０１５４】
カレントミラー回路７２１は、ＰチャネルＭＯＳトランジスタ１６８およびＮチャネルＭＯＳトランジスタ１６６を介してノードＮ２から接地ノードＮＳ１へ電流ｉが流れることにより発生したノード１６９上の電圧をＰチャネルＭＯＳトランジスタ１７０のゲート端子へ出力する。
【０１５５】
ＰチャネルＭＯＳトランジスタ１７０〜１７５は、ノードＮ２と接地ノードＮＳ１との間に直列に接続される。ＰチャネルＭＯＳトランジスタ１７１〜１７５の各々は、接地ノードＮＳ１上の接地電圧（０Ｖ）をゲート端子に受ける。
【０１５６】
ＰチャネルＭＯＳトランジスタ１６８，１７０は、ノード１６９上の電圧をゲート端子に受ける。したがって、ＰチャネルＭＯＳトランジスタ１７０に流れる電流は、ＰチャネルＭＯＳトランジスタ１６８に流れる電流ｉと等しい。
【０１５７】
そうすると、基準電圧ＶｒｅｆＳは、ＰチャネルＭＯＳトランジスタ１７１〜１７５の全体のチャネル抵抗ＲｃとＰチャネルＭＯＳトランジスタ１７１〜１７５の全体のしきい値Ｖｔｈ３とによりＶｒｅｆＳ＝ｉＲｃ＋Ｖｔｈ３と表わされる。
【０１５８】
したがって、ＰチャネルＭＯＳトランジスタ１７１〜１７５の個数を変化させることにより、チャネル抵抗Ｒｃおよびしきい値電圧Ｖｔｈ３が変化し、基準電圧ＶｒｅｆＳの電圧レベルが変化する。
【０１５９】
電圧発生回路７２２においては、直列に接続されるＰチャネルＭＯＳトランジスタ１７１〜１７５の個数は、フューズを溶断することにより基準電圧ＶｒｅｆＳが１．５Ｖになるように決定される。
【０１６０】
このように、電圧発生回路７２２は、３．３Ｖの電源電圧を降圧した１．５Ｖの基準電圧ＶｒｅｆＳを発生し、その発生した基準電圧ＶｒｅｆＳを電圧降圧回路７３およびＶＰＰ発生回路７６へ出力する。
【０１６１】
そして、実施の形態１においては、カレントミラー回路７２１のＮチャネルＭＯＳトランジスタ１６５，１６６およびＰチャネルＭＯＳトランジスタ１６８と、電圧発生回路７２２のＰチャネルＭＯＳトランジスタ１７０とを厚膜ＭＯＳトランジスタにより構成したことを特徴とする。
【０１６２】
ＮチャネルＭＯＳトランジスタ１６５，１６６を厚膜ＭＯＳトランジスタにより構成することにしたのは、次の理由による。３．３Ｖの電源電圧がＰチャネルＭＯＳトランジスタ１６８に印加されるので、ＮチャネルＭＯＳトランジスタ１６６は、３．３Ｖの電源電圧からＰチャネルＭＯＳトランジスタ１６８のしきい値（０．８Ｖ）を差し引いた２．５Ｖの電圧が印加される。
【０１６３】
そうすると、ＮチャネルＭＯＳトランジスタ１６６を薄膜ＭＯＳトランジスタにより構成した場合、２．５Ｖの電圧がＮチャネルＭＯＳトランジスタ１６６のソース端子とドレイン端子との間に印加され、ＮチャネルＭＯＳトランジスタ１６６の信頼性が低下するからである。
【０１６４】
そして、ＮチャネルＭＯＳトランジスタ１６６を厚膜ＭＯＳトランジスタにより構成すると、一定の電流ｉを写し換えるＮチャネルＭＯＳトランジスタ１６５，１６６の役割によりＮチャネルＭＯＳトランジスタ１６５も厚膜ＭＯＳトランジスタにより構成する必要がある。
【０１６５】
再び、図２を参照して、電圧降圧回路７３は、制御回路７３１と、レベル変換器７３２と、差動増幅回路７３３，７３６と、ＮチャネルＭＯＳトランジスタ７３４，７３７と、ＰチャネルＭＯＳトランジスタ７３５，７３８とを含む。
【０１６６】
なお、レベル変換器７３２および差動増幅回路７３３，７３６は、厚膜ＭＯＳトランジスタにより構成され、ＮチャネルＭＯＳトランジスタ７３４，７３７およびＰチャネルＭＯＳトランジスタ７３５，７３８は厚膜ＭＯＳトランジスタである。
【０１６７】
制御回路７３１は、ノードＮ１から供給された１．５Ｖの電源電圧により駆動される。そして、制御回路７３１は、テストモード信号ＴＭまたはセンスアンプイネーブル信号ＳＡＥを受け、その受けたテストモード信号ＴＭまたはセンスアンプイネーブル信号ＳＡＥをレベル変換器７３２へ出力する。
【０１６８】
より具体的には、制御回路７３１は、半導体記憶装置１００のテストモード時、テスト内容に応じてＨレベルまたはＬレベルのテストモード信号ＴＭを受け、その受けたＨレベルまたはＬレベルのテストモード信号ＴＭをレベル変換器７３２へ出力する。
【０１６９】
また、制御回路７３１は、半導体記憶装置１００の通常動作時、Ｈレベルのセンスアンプイネーブル信号ＳＡＥを受け、その受けたＨレベルのセンスアンプイネーブル信号ＳＡＥをレベル変換器７３２へ出力する。
【０１７０】
さらに、制御回路７３１は、半導体記憶装置１００のスタンバイ時、Ｌレベルのセンスアンプイネーブル信号ＳＡＥを受け、その受けたＬレベルのセンスアンプイネーブル信号ＳＡＥをレベル変換器７３２へ出力する。
【０１７１】
レベル変換器７３２は、ノードＮ１から１．５Ｖの電源電圧を受け、ノードＮ２から３．３Ｖの電源電圧を受ける。そして、レベル変換器７３２は、制御回路７３１から受けたＨレベルのテストモード信号またはＨレベルのセンスアンプイネーブル信号ＳＡＥを構成する電圧レベルを１．５Ｖから３．３Ｖへ変換し、その変換したＨレベルのテストモード信号ＴＭまたはＨレベルのセンスアンプイネーブル信号ＳＡＥをＮチャネルＭＯＳトランジスタ７３４のゲート端子へ出力する。
【０１７２】
なお、レベル変換器７３２は、Ｌレベルのテストモード信号ＴＭまたはＬレベルのセンスアンプイネーブル信号ＳＡＥを制御回路７３１から受けたとき、これらの信号を構成する電圧レベルを変換せずに、Ｌレベルのテストモード信号ＴＭまたはＬレベルのセンスアンプイネーブル信号ＳＡＥをＮチャネルＭＯＳトランジスタ７３４のゲート端子へ出力する。
【０１７３】
差動増幅回路７３３およびＮチャネルＭＯＳトランジスタ７３４は、ノードＮ２と接地ノードＮＳ１との間に直列に接続される。そして、差動増幅回路７３３は、３．３Ｖの電源電圧により駆動される。差動増幅回路７３３は、ＮチャネルＭＯＳトランジスタ７３４がオンされると活性化され、ＮチャネルＭＯＳトランジスタ７３４がオフされると不活性化される。
【０１７４】
そして、差動増幅回路７３３は、非反転入力端子に基準電圧発生回路７２からの基準電圧ＶｒｅｆＳを受け、反転入力端子に出力ノードＮＯＵＴ上のアレイ電圧ＶｃｃＳを受ける。差動増幅回路７３３は、活性化されると、アレイ電圧ＶｃｃＳの電圧レベルが基準電圧ＶｒｅｆＳの電圧レベルになるようにアレイ電圧ＶｃｃＳを差動増幅し、その差動増幅した１．５Ｖの電圧をＰチャネルＭＯＳトランジスタ７３５のゲート端子へ出力する。また、差動増幅回路７３３は、不活性化されると、ノードＮ２から受けた３．３Ｖの電源電圧に近い電圧をＰチャネルＭＯＳトランジスタ７３５のゲート端子へ出力する。
【０１７５】
ＰチャネルＭＯＳトランジスタ７３５は、ノードＮ２と出力ノードＮＯＵＴとの間に接続される。そして、ＰチャネルＭＯＳトランジスタ７３５は、差動増幅回路７３３から受けた電圧に応じてキャリアをノードＮ２から出力ノードＮＯＵＴへ供給する。
【０１７６】
ＮチャネルＭＯＳトランジスタ７３４は、テストモード信号ＴＭまたはセンスアンプイネーブル信号ＳＡＥをレベル変換器７３２からゲート端子に受ける。
【０１７７】
差動増幅回路７３６およびＮチャネルＭＯＳトランジスタ７３７は、ノードＮ２と接地ノードＮＳ１との間に直列に接続される。そして、差動増幅回路７３６は、ノードＮ２から供給される３．３Ｖの電源電圧によって駆動される。また、差動増幅回路７３６は、ＮチャネルＭＯＳトランジスタ７３７がオンされると活性化され、ＮチャネルＭＯＳトランジスタ７３７がオフされると不活性化される。
【０１７８】
差動増幅回路７３６は、非反転入力端子に基準電圧発生回路７２からの基準電圧ＶｒｅｆＳを受け、反転入力端子に出力ノードＮＯＵＴ上のアレイ電圧ＶｃｃＳを受ける。ＮチャネルＭＯＳトランジスタ７３７は、基準電圧発生回路７２の電流源７２０から信号ＢＩＡＳＬをゲート端子に受ける。
【０１７９】
差動増幅回路７３６は、活性化されると、アレイ電圧ＶｃｃＳの電圧レベルが基準電圧ＶｒｅｆＳの電圧レベルになるようにアレイ電圧ＶｃｃＳを差動増幅し、その差動増幅した１．５Ｖの電圧をＰチャネルＭＯＳトランジスタ７３８のゲート端子へ出力する。
【０１８０】
ＰチャネルＭＯＳトランジスタ７３８は、ノードＮ２と出力ノードＮＯＵＴとの間に接続される。そして、ＰチャネルＭＯＳトランジスタ７３８は、差動増幅回路７３６から受けた電圧に応じてキャリアをノードＮ２から出力ノードＮＯＵＴへ供給する。
【０１８１】
ＮチャネルＭＯＳトランジスタ７３７は、基準電圧発生回路７２の電流源７２０から信号ＢＩＡＳＬをゲート端子に受ける。
【０１８２】
ＮチャネルＭＯＳトランジスタ７３４がＨレベルのテストモード信号ＴＭまたはＨレベルのセンスアンプイネーブル信号ＳＡＥをゲート端子に受けると、差動増幅回路７３３は、活性化され、アレイ電圧ＶｃｃＳの電圧レベルが基準電圧ＶｒｅｆＳの電圧レベルになるようにアレイ電圧ＶｃｃＳを差動増幅し、その差動増幅した１．５Ｖの電圧をＰチャネルＭＯＳトランジスタ７３５のゲート端子へ出力する。そして、ＰチャネルＭＯＳトランジスタ７３５は、差動増幅回路７３から受けた１．５Ｖの電圧に応じてキャリアをノードＮ２から出力ノードＮＯＵＴへ供給し、出力ノードＮＯＵＴ上のアレイ電圧ＶｃｃＳを１．５Ｖに設定する。なお、差動増幅回路７３３が不活性化されたとき、ＰチャネルＭＯＳトランジスタ７３５は、３．３Ｖに近い電圧をゲート端子に受けるので、殆どオフされ出力ノードＮＯＵＴ上のアレイ電圧ＶｃｃＳの電圧レベルは低下する。
【０１８３】
ＮチャネルＭＯＳトランジスタ７３７がＨレベルの信号ＢＩＡＳＬをゲート端子に受けたとき、差動増幅回路７３６およびＰチャネルＭＯＳトランジスタ７３８は、それぞれ、差動増幅回路７３３およびＰチャネルＭＯＳトランジスタ７３５と同じ動作を行ない、出力ノードＮＯＵＴ上のアレイ電圧ＶｃｃＳは１．５Ｖに設定される。ＮチャネルＭＯＳトランジスタ７３７がＬレベルの信号ＢＩＡＳＬを受け、差動増幅回路７３６が不活性化されたとき、差動増幅回路７３３が不活性化されたときと同様に、出力ノードＮＯＵＴ上のアレイ電圧ＶｃｃＳの電圧レベルは低下する。
【０１８４】
半導体記憶装置１００のスタンバイ時、ＮチャネルＭＯＳトランジスタ７３４は、Ｌレベルのセンスアンプイネーブル信号ＳＡＥをゲート端子に受け、ＮチャネルＭＯＳトランジスタ７３７は、０．７Ｖの電圧レベルから成る信号ＢＩＡＳＬをゲート端子に受ける。その結果、差動増幅回路７３３は不活性化され、差動増幅回路７３６は活性化される。
【０１８５】
そうすると、差動増幅回路７３６は、出力ノードＮＯＵＴ上のアレイ電圧ＶｃｃＳの電圧レベルが基準電圧ＶｒｅｆＳの電圧レベルになるようにアレイ電圧ＶｃｃＳを差動増幅し、その差動増幅した電圧をＰチャネルＭＯＳトランジスタ７３８のゲート端子へ出力する。そして、ＰチャネルＭＯＳトランジスタ７３８は、差動増幅回路７３６から受けた電圧に応じてキャリアをノードＮ２から出力ノードＮＯＵＴへ供給する。
【０１８６】
したがって、差動増幅回路７３６、ＰチャネルＭＯＳトランジスタ７３８およびＮチャネルＭＯＳトランジスタ７３７は、半導体記憶装置１００のスタンバイ時に３．３Ｖの電源電圧を降圧して１．５Ｖのアレイ電圧ＶｃｃＳを発生する。この場合、ＮチャネルＭＯＳトランジスタ７３７は、０．７Ｖの電圧レベルから成る信号ＢＩＡＳＬをゲート端子に受けるので、３．３Ｖの電圧からなるテストモード信号ＴＭまたはセンスアンプイネーブル信号ＳＡＥをゲート端子に受けるＮチャネルＭＯＳトランジスタ７３４のチャネル幅よりも狭いチャネル幅を有する。したがって、差動増幅回路７３６に流れる電流は通常動作時に差動増幅回路７３３に流れる電流よりも少なく、差動増幅回路７３６は通常動作時よりも高いレベルの電圧をＰチャネルＭＯＳトランジスタ７３８のゲート端子へ出力する。そうすると、ＰチャネルＭＯＳトランジスタ７３８は、通常動作時よりも少ないキャリアをノードＮ２から出力ノードＮＯＵＴへ供給するので、アレイ電圧ＶｃｃＳが１．５Ｖの電圧レベルになる速度は通常動作時よりも遅い。
【０１８７】
半導体記憶装置１００の通常動作時、ＮチャネルＭＯＳトランジスタ７３４は、Ｈレベルのセンスアンプイネーブル信号ＳＡＥをゲート端子に受け、ＮチャネルＭＯＳトランジスタ７３７は、０．７Ｖの電圧レベルから成る信号ＢＩＡＳＬをゲート端子に受ける。その結果、差動増幅回路７３３，７３６は活性化される。この場合、Ｈレベルのセンスアンプイネーブル信号ＳＡＥは３．３Ｖの電圧レベルから成るので、ＮチャネルＭＯＳトランジスタ７３４のチャネル幅はＮチャネルＭＯＳトランジスタ７３７のチャネル幅よりも広い。そうすると、差動増幅回路７３３に流れる電流は差動増幅回路７３６に流れる電流よりも大きく、差増幅回路７３３は、差動増幅回路７３６よりも低い電圧をＰチャネルＭＯＳトランジスタ７３５へ出力する。その結果、ＰチャネルＭＯＳトランジスタ７３５は、ＰチャネルＭＯＳトランジスタ７３８よりも多くのキャリアをノードＮ２から出力ノードＮＯＵＴへ供給する。
【０１８８】
したがって、半導体記憶装置１００の通常動作時、差動増幅回路７３３、ＰチャネルＭＯＳトランジスタ７３５およびＮチャネルＭＯＳトランジスタ７３４は、差動増幅回路７３６、ＰチャネルＭＯＳトランジスタ７３８およびＮチャネルＭＯＳトランジスタ７３７よりも速くアレイ電圧ＶｃｃＳの電圧レベルを１．５Ｖに設定する。
【０１８９】
このように、差動増幅回路７３３、ＰチャネルＭＯＳトランジスタ７３５およびＮチャネルＭＯＳトランジスタ７３４は、半導体記憶装置１００の通常動作時、３．３Ｖの電源電圧を降圧してアレイ電圧ＶｃｃＳを１．５Ｖの電圧レベルに速く設定し、差動増幅回路７３６、ＰチャネルＭＯＳトランジスタ７３８およびＮチャネルＭＯＳトランジスタ７３７は、半導体記憶装置１００のスタンバイ時、３．３Ｖの電源電圧を降圧してアレイ電圧ＶｃｃＳを１．５Ｖの電圧レベルにゆっくり設定する。
【０１９０】
なお、差動増幅回路７３３、ＰチャネルＭＯＳトランジスタ７３５およびＮチャネルＭＯＳトランジスタ７３４から成る回路の数、および差動増幅回路７３６、ＰチャネルＭＯＳトランジスタ７３８およびＮチャネルＭＯＳトランジスタ７３７から成る回路の数は、メモリセルアレイ１０，２０を構成するブロックの数に応じて変えられる。
【０１９１】
上述したように、電圧降圧回路７３は、３．３Ｖの電源電圧によって駆動され、半導体記憶装置１００の通常動作時、３．３Ｖの電源電圧を降圧して１．５Ｖのアレイ電圧ＶｃｃＳを速く出力ノードＮＯＵＴに供給し、半導体記憶装置１００のスタンバイ時、３．３Ｖの電源電圧を降圧して１．５Ｖのアレイ電圧ＶｃｃＳをゆっくり出力ノードＮＯＵＴに供給する。
【０１９２】
図７を参照して、差動増幅回路７３３は、ＰチャネルＭＯＳトランジスタ１５３，１５５と、ＮチャネルＭＯＳトランジスタ１５４，１５６とを含む。ＰチャネルＭＯＳトランジスタ１５３，１５５およびＮチャネルＭＯＳトランジスタ１５４，１５６は、厚膜ＭＯＳトランジスタである。
【０１９３】
ＰチャネルＭＯＳトランジスタ１５３およびＮチャネルＭＯＳトランジスタ１５４は、ノードＮ２とＮチャネルＭＯＳトランジスタ７３４との間に直列に接続される。ＰチャネルＭＯＳトランジスタ１５５およびＮチャネルＭＯＳトランジスタ１５６は、ノードＮ２とＮチャネルＭＯＳトランジスタ７３４との間に直列に接続される。
【０１９４】
ＰチャネルＭＯＳトランジスタ１５３およびＮチャネルＭＯＳトランジスタ１５４は、ＰチャネルＭＯＳトランジスタ１５５およびＮチャネルＭＯＳトランジスタ１５６に対して並列に接続される。
【０１９５】
ＰチャネルＭＯＳトランジスタ１５３，１５５は、ノードＮ３上の電圧をゲート端子に受ける。ＮチャネルＭＯＳトランジスタ１５４は、出力ノードＮＯＵＴ上のアレイ電圧ＶｃｃＳをゲート端子に受ける。ＮチャネルＭＯＳトランジスタ１５６は、基準電圧発生回路７２からの基準電圧ＶｒｅｆＳをゲート端子に受ける。
【０１９６】
そして、差動増幅回路７３３は、アレイ電圧ＶｃｃＳの電圧レベルが基準電圧ＶｒｅｆＳの電圧レベルになるようにアレイ電圧ＶｃｃＳを差動増幅し、その差動増幅した電圧をノードＮ３からＰチャネルＭＯＳトランジスタ７３５のゲート端子へ出力する。
【０１９７】
差動増幅回路７３６は、差動増幅回路７３３と同じ回路構成から成る。
図８を参照して、レベル変換器７３２は、ＰチャネルＭＯＳトランジスタ１８２，１８３，１８５，１８６と、ＮチャネルＭＯＳトランジスタ１８４，１８７と、インバータ１８８〜１９０とを含む。
【０１９８】
ＰチャネルＭＯＳトランジスタ１８２，１８３，１８５，１８６、ＮチャネルＭＯＳトランジスタ１８４，１８７、およびインバータ１８９，１９０を構成するＭＯＳトランジスタは、厚膜ＭＯＳトランジスタであり、インバータ１８８を構成するＭＯＳトランジスタは、薄膜ＭＯＳトランジスタである。
【０１９９】
ＰチャネルＭＯＳトランジスタ１８２，１８３およびＮチャネルＭＯＳトランジスタ１８４は、ノードＮ２と接地ノードＮＳ１との間に直列に接続される。ＰチャネルＭＯＳトランジスタ１８５，１８６およびＮチャネルＭＯＳトランジスタ１８７は、ノードＮ２と接地ノードＮＳ１との間に直列に接続される。
【０２００】
ＰチャネルＭＯＳトランジスタ１８２，１８３およびＮチャネルＭＯＳトランジスタ１８４は、ＰチャネルＭＯＳトランジスタ１８５，１８６およびＮチャネルＭＯＳトランジスタ１８７に対して並列に接続される。
【０２０１】
インバータ１８８は、ＮチャネルＭＯＳトランジスタ１８４のゲート端子と、ＰチャネルＭＯＳトランジスタ１８６およびＮチャネルＭＯＳトランジスタ１８７のゲート端子との間に接続される。そして、インバータ１８８は、ＮチャネルＭＯＳトランジスタ１８４のゲート端子に入力される信号の論理レベルを反転し、その反転した信号をＰチャネルＭＯＳトランジスタ１８６およびＮチャネルＭＯＳトランジスタ１８７のゲート端子へ出力する。なお、インバータ１８８は、ノードＮ１から供給される１．５Ｖの電源電圧により駆動される。
【０２０２】
インバータ１８９は、ノード１９２から入力される信号の論理レベルを反転してインバータ１９０へ出力し、インバータ１９０は、インバータ１８９の出力信号を反転して出力する。なお、インバータ１８９，１９０は、ノードＮ２から供給される３．３Ｖの電源電圧により駆動される。
【０２０３】
ＰチャネルＭＯＳトランジスタ１８２は、ノード１９２上の電圧をゲート端子に受ける。ＰチャネルＭＯＳトランジスタ１８３およびＮチャネルＭＯＳトランジスタ１８４は、レベル変換器７３２への入力信号ＩＮを構成する電圧をゲート端子に受ける。
【０２０４】
ＰチャネルＭＯＳトランジスタ１８５は、ノード１９１上の電圧をゲート端子に受ける。ＰチャネルＭＯＳトランジスタ１８６およびＮチャネルＭＯＳトランジスタ１８７は、インバータ１８８の出力信号を構成する電圧をゲート端子に受ける。
【０２０５】
レベル変換器７３２へ入力される入力信号ＩＮは、ＨレベルまたはＬレベルのテストモード信号ＴＭ、またはＨレベルまたはＬレベルのセンスアンプイネーブル信号ＳＡＥである。そして、Ｈレベルのテストモード信号ＴＭおよびセンスアンプイネーブル信号ＳＡＥは１．５Ｖの電圧から成り、Ｌレベルのテストモード信号ＴＭおよびセンスアンプイネーブル信号ＳＡＥは０Ｖの電圧から成る。
【０２０６】
Ｈレベルの入力信号ＩＮがレベル変換器７３２に入力されると、ＮチャネルＭＯＳトランジスタ１８４は、Ｈレベルの入力信号ＩＮを構成する１．５Ｖの電圧をゲート端子に受けてオンされ、ノード１９１上の電圧は接地電圧（０Ｖ）になる。そうすると、ＰチャネルＭＯＳトランジスタ１８５は、ノード１９１上の接地電圧を受けてオンされる。また、ＰチャネルＭＯＳトランジスタ１８３は、Ｈレベルの入力信号ＩＮを構成する１．５Ｖの電圧をゲート端子に受けてオフされる。
【０２０７】
インバータ１８８は、Ｈレベルの入力信号ＩＮを反転して接地電圧から成るＬレベルの信号をＰチャネルＭＯＳトランジスタ１８６およびＮチャネルＭＯＳトランジスタ１８７のゲート端子へ出力する。そして、ＰチャネルＭＯＳトランジスタ１８６はオンされ、ＮチャネルＭＯＳトランジスタ１８７はオフされる。
【０２０８】
そうすると、ノード１９２の電圧は３．３Ｖになり、ＰチャネルＭＯＳトランジスタ１８２はオフされる。そして、インバータ１８９は、３．３Ｖの電圧から成るＨレベルの信号を反転して接地電圧（０Ｖ）から成るＬレベルの信号を出力し、インバータ１９０は、接地電圧から成るＬレベルの信号を反転した３．３Ｖの電圧から成るＨレベルの出力信号ＯＵＴを出力する。
【０２０９】
このように、レベル変換器７３２は、１．５Ｖの電圧から成るＨレベルの信号を３．３Ｖの電圧から成るＨレベルの信号に変換して出力する。
【０２１０】
接地電圧から成るＬレベルの入力信号ＩＮがレベル変換器７３２に入力されると、ＰチャネルＭＯＳトランジスタ１８３はオンされ、ＮチャネルＭＯＳトランジスタ１８４はオフされる。そして、インバータ１８８は、接地電圧から成るＬレベルの入力信号ＩＮを１．５Ｖの電圧から成るＨレベルの信号に変換してＰチャネルＭＯＳトランジスタ１８６およびＮチャネルＭＯＳトランジスタ１８７のゲート端子へ出力する。
【０２１１】
そうすると、ＰチャネルＭＯＳトランジスタ１８６はオフされ、ＮチャネルＭＯＳトランジスタ１８７はオンされる。そして、ノード１９２上の電圧は接地電圧（０Ｖ）になり、ＰチャネルＭＯＳトランジスタ１８２はオンされ、ノード１９１上の電圧は３．３Ｖになる。その結果、ＰチャネルＭＯＳトランジスタ１８５はオフされる。
【０２１２】
インバータ１８９は、ノード１９２上の接地電圧から成るＬレベルの信号を反転して３．３Ｖの電圧から成るＨレベルの信号を出力し、インバータ１９０は、３．３Ｖの電圧から成るＨレベルの信号を反転して接地電圧から成るＬレベルの出力信号ＯＵＴを出力する。
【０２１３】
このように、レベル変換器７３２は、接地電圧から成るＬレベルの信号を電圧レベルを変えずに接地電圧から成るＬレベルの信号として出力する。
【０２１４】
再び、図２を参照して、１／２Ｖｃｃ発生回路７４は、ノードＮ１から受けた１．５Ｖの電源電圧によって駆動される。そして、１／２Ｖｃｃ発生回路７４は、出力ノードＮＯＵＴ上のアレイ電圧ＶｃｃＳを受け、アレイ電圧ＶｃｃＳを２分の１に分圧してプリチャージ電圧ＶＢＬを発生する。また、１／２Ｖｃｃ発生回路７５は、ノードＮ１から受けた１．５Ｖの電源電圧によって駆動される。そして、１／２Ｖｃｃ発生回路７５は、出力ノードＮＯＵＴ上のアレイ電圧ＶｃｃＳを受け、アレイ電圧ＶｃｃＳを２分の１に分圧してセルプレート電圧ＶＣＰを発生する。
【０２１５】
図９を参照して、１／２Ｖｃｃ発生回路７４，７５は、抵抗１７６，１７９と、ＮチャネルＭＯＳトランジスタ１７７，１８０と、ＰチャネルＭＯＳトランジスタ１７８，１８１とを含む。
【０２１６】
ＮチャネルＭＯＳトランジスタ１７７，１８０およびＰチャネルＭＯＳトランジスタ１７８，１８１は薄膜ＭＯＳトランジスタである。
【０２１７】
抵抗１７６、ＮチャネルＭＯＳトランジスタ１７７、ＰチャネルＭＯＳトランジスタ１７８および抵抗１７９は、ノードＮ１と接地ノードＮＳ１との間に直列に接続される。ＮチャネルＭＯＳトランジスタ１８０およびＰチャネルＭＯＳトランジスタ１８１は、ノードＮ１と接地ノードＮＳ１との間に直列に接続される。
【０２１８】
抵抗１７６、ＮチャネルＭＯＳトランジスタ１７７、ＰチャネルＭＯＳトランジスタ１７８および抵抗１７９は、ＮチャネルＭＯＳトランジスタ１８０およびＰチャネルＭＯＳトランジスタ１８１に対して並列に接続される。
【０２１９】
ＮチャネルＭＯＳトランジスタ１７７，１８０は、ノードＮ４上の電圧をゲート端子に受ける。ＮチャネルＭＯＳトランジスタ１７７はダイオード接続される。ＰチャネルＭＯＳトランジスタ１７８，１８１は、ノードＮ５上の電圧をゲート端子に受ける。ＰチャネルＭＯＳトランジスタ１７８はダイオード接続される。
【０２２０】
ノードＮ１は、電圧降圧回路７３から出力された１．５Ｖの電圧からなるアレイ電圧ＶｃｃＳが供給される。抵抗１７６，１７９の抵抗値は、ＮチャネルＭＯＳトランジスタ１７７とＰチャネルＭＯＳトランジスタ１７８との間の電圧が０．７５Ｖになるように決定される。
【０２２１】
そうすると、ノードＮ４上の電圧は、０．７５ＶにＮチャネルＭＯＳトランジスタ１７７のしきい値電圧Ｖｔｈ４を加えた０．７５＋Ｖｔｈ４（Ｖ）となり、ノードＮ５上の電圧は、０．７５ＶからＰチャネルＭＯＳトランジスタ１７８のしきい値電圧Ｖｔｈ４を差引いた０．７５−Ｖｔｈ４（Ｖ）となる。
【０２２２】
そして、ＮチャネルＭＯＳトランジスタ１８０およびＰチャネルＭＯＳトランジスタ１８１における電圧降下は０．７５Ｖとなり、１／２Ｖｃｃ発生回路７４，７５は、それぞれ、０．７５Ｖのプリチャージ電圧ＶＢＬまたは０．７５Ｖのセルプレート電圧ＶＣＰを出力する。
【０２２３】
再び、図２を参照して、ＶＰＰ発生回路７６は、制御回路７６１と、分割回路７６２と、検出回路７６３，７６４と、発振器７６５と、レベル変換器７６６と、ポンプ回路７６７とを含む。
【０２２４】
制御回路７６１は、ノードＮ１から供給される１．５Ｖの電源電圧により駆動される。そして、制御回路７６１は、テストモード信号ＴＭまたはロウアドレスストローブ信号ＲＡＳを受け、その受けたテストモード信号ＴＭを検出回路７６３，７６４へ出力し、ロウアドレスストローブ信号ＲＡＳを検出回路７６３へ出力する。
【０２２５】
より具体的には、制御回路７６１は、半導体記憶装置１００のテストモード時、テスト内容に応じてＨレベルまたはＬレベルのテストモード信号ＴＭを受け、その受けたＨレベルまたはＬレベルのテストモード信号ＴＭを検出回路７６３，７６４へ出力する。
【０２２６】
また、制御回路７６１は、半導体記憶装置１００の通常動作時、Ｈレベルのロウアドレスストローブ信号ＲＡＳを受け、その受けたＨレベルのロウアドレスストローブ信号ＲＡＳを検出回路７６３へ出力する。
【０２２７】
さらに、制御回路７６１は、半導体記憶装置１００のスタンバイ時、Ｌレベルのロウアドレスストローブ信号ＲＡＳを受け、その受けたＬレベルのロウアドレスストローブ信号ＲＡＳを検出回路７６３へ出力する。
【０２２８】
分割回路７６２は、昇圧電圧ＶＰＰを２分の１に分圧し、その分圧した分圧電圧ＶＰＤＩＶを検出回路７６３，７６４へ出力する。
【０２２９】
検出回路７６３は、ノードＮ１から供給される１．５Ｖの電源電圧により駆動される。そして、検出回路７６３は、制御回路７６１から受けたＨレベルのロウアドレスストローブ信号ＲＡＳによって活性化され、分割回路７６２から受けた分圧電圧ＶＰＤＩＶが基準電圧発生回路７２から受けた基準電圧ＶｒｅｆＳになるように、分圧電圧ＶＰＤＩＶを差動増幅する。すなわち、検出回路７６３は、分圧電圧ＶＰＤＩＶを検出し、その検出した分圧電圧ＶＰＤＩＶを発振器７６５へ出力する。
【０２３０】
検出回路７６４は、ノードＮ１から供給される１．５Ｖの電源電圧により駆動される。そして、検出回路７６４は、基準電圧発生回路７２の電流源７２０からの信号ＢＩＡＳＬによって活性化され、分割回路７６２から受けた分圧電圧ＶＰＤＩＶが基準電圧発生回路７２から受けた基準電圧ＶｒｅｆＳになるように、分圧電圧ＶＰＤＩＶを差動増幅する。すなわち、検出回路７６４は、分圧電圧ＶＰＤＩＶを検出し、その検出した分圧電圧ＶＰＤＩＶを発振器７６５へ出力する。
【０２３１】
Ｈレベルのロウアドレスストローブ信号ＲＡＳは１．５Ｖの電圧レベルから成り、信号ＢＩＡＳＬは０．７Ｖの電圧レベルから成るので、検出回路７６３は、検出回路７６４よりも速く分圧電圧ＶＰＤＩＶを検出して発振器７６５へ出力する。
【０２３２】
そうすると、半導体記憶装置１００の通常動作時、検出回路７６３は、Ｈレベルのロウアドレスストローブ信号ＲＡＳを受け、検出回路７６４は、信号ＢＩＡＳＬを受けるので、検出回路７６３は検出回路７６４よりも分圧電圧ＶＰＤＩＶを速く検出して発振器７６５へ出力する。また、半導体記憶装置１００のスタンバイ時、検出回路７６３は、Ｌレベルのロウアドレスストローブ信号ＲＡＳを受け、検出回路７６４は、０．７Ｖの電圧から成る信号ＢＩＡＳＬを受ける。そして、検出回路７６３は不活性化され、検出回路７６４は、通常動作時よりもゆっくりと分圧電圧ＶＰＤＩＶを検出して発振器７６５へ出力する。したがって、検出回路７６３は、通常動作時、分圧電圧ＶＰＤＩＶを検出し、検出回路７６４は、スタンバイ時、分圧電圧ＶＰＤＩＶを検出する。
【０２３３】
発振器７６５は、ノードＮ１から供給される１．５Ｖの電源電圧により駆動される。そして、発振器７６５は、検出回路７６３または７６４から受けた分圧電圧ＶＰＤＩＶの電圧レベルに応じた位相を有するクロックＣＬＫを発生し、その発生したクロックＣＬＫをレベル変換器７６６へ出力する。
【０２３４】
レベル変換器７６６は、ノードＮ１から１．５Ｖの電源電圧を受け、ノードＮ２から３．３Ｖの電源電圧を受ける。そして、レベル変換器７６６は、発振器７６５から受けたクロックＣＬＫのＨレベルを構成する電圧を１．５Ｖから３．３Ｖに変換し、その変換したクロックＣＬＫをポンプ回路７６７へ出力する。
【０２３５】
ポンプ回路７６７は、ノードＮ２から供給される３．３Ｖの電源電圧により駆動される。そして、ポンプ回路７６７は、レベル変換器７６６から受けたクロックＣＬＫに同期してキャリアをポンピングして昇圧電圧ＶＰＰを発生する。なお、ポンプ回路７６７の数は、メモリセルアレイ１０，２０を構成するブロックの数に応じて変えられる。
【０２３６】
このように、ＶＰＰ発生回路７６は、１．５Ｖの電源電圧と３．３Ｖの電源電圧とによって駆動され、３．３Ｖの電源電圧を昇圧して昇圧電圧ＶＰＰを発生する。
【０２３７】
図１０を参照して、分割回路７６２は、ＰチャネルＭＯＳトランジスタ１１０，１１１を含む。ＰチャネルＭＯＳトランジスタ１１０，１１１は、ノードＮ１と接地ノードＮＳ１との間に直列に接続される。ＰチャネルＭＯＳトランジスタ１１０のサイズは、ＰチャネルＭＯＳトランジスタ１１１のサイズと等しい。ＰチャネルＭＯＳトランジスタ１１０は、ノード１０９上の電圧をゲート端子に受け、ＰチャネルＭＯＳトランジスタ１１１は、接地ノードＮＳ１上の接地電圧をゲート端子に受ける。ノードＮ１は、３．３Ｖの昇圧電圧ＶＰＰが供給される。
【０２３８】
ＰチャネルＭＯＳトランジスタ１１０，１１１は、同じ抵抗値の抵抗として機能し、ノード１０９上の電圧は、３．３Ｖの昇圧電圧ＶＰＰを２分の１に分圧した１．６５Ｖになる。
【０２３９】
したがって、分割回路７６２は、３．３Ｖの昇圧電圧ＶＰＰを２分の１に分圧した１．６５Ｖの分圧電圧ＶＰＤＩＶをノード１０９から出力する。
【０２４０】
検出回路７６３，７６４は、ＰチャネルＭＯＳトランジスタ１１２，１１４，１１７と、ＮチャネルＭＯＳトランジスタ１１３，１１５，１１６，１１８，１１９と、インバータ１２０，１２１とを含む。
【０２４１】
ＰチャネルＭＯＳトランジスタ１１２，１１４，１１７、およびＮチャネルＭＯＳトランジスタ１１３，１１５，１１６，１１８，１１９は、薄膜ＭＯＳトランジスタである。また、インバータ１２０，１２１は、薄膜ＭＯＳトランジスタにより構成される。
【０２４２】
ＰチャネルＭＯＳトランジスタ１１２およびＮチャネルＭＯＳトランジスタ１１３は、ノードＮ１とコモンソースＣＭＳとの間に直列に接続される。ＰチャネルＭＯＳトランジスタ１１４およびＮチャネルＭＯＳトランジスタ１１５は、ノードＮ１とコモンソースＣＭＳとの間に直列に接続される。
【０２４３】
ＰチャネルＭＯＳトランジスタ１１２およびＮチャネルＭＯＳトランジスタ１１３は、ＰチャネルＭＯＳトランジスタ１１４およびＮチャネルＭＯＳトランジスタ１１５に対して並列に接続される。
【０２４４】
ＰチャネルＭＯＳトランジスタ１１２，１１４は、ノード１０８上の電圧をゲート端子に受ける。ＮチャネルＭＯＳトランジスタ１１３は、分割回路７６２からの分圧電圧ＶＰＤＩＶをゲート端子に受ける。ＮチャネルＭＯＳトランジスタ１１５は、基準電圧発生回路７６２からの基準電圧ＶｒｅｆＳをゲート端子に受ける。
【０２４５】
ＮチャネルＭＯＳトランジスタ１１６は、コモンソースＣＭＳと接地ノードＮＳ１との間に接続される。ＮチャネルＭＯＳトランジスタ１１６は、検出回路７６３の場合、信号ＡＣＴとしてロウアドレスストローブ信号ＲＡＳをゲート端子に受け、検出回路７６４の場合、基準電圧発生回路７２からの信号ＢＩＡＳＬをゲート端子に受ける。
【０２４６】
ＰチャネルＭＯＳトランジスタ１１７およびＮチャネルＭＯＳトランジスタ１１８，１１９は、ノードＮ１と接地ノードＮＳ１との間に直列に接続される。ＰチャネルＭＯＳトランジスタ１１７およびＮチャネルＭＯＳトランジスタ１１８は、ノード１０７上の電圧をゲート端子に受ける。ＮチャネルＭＯＳトランジスタ１１９は、検出回路７６３の場合、信号ＡＣＴとしてロウアドレスストローブ信号ＲＡＳをゲート端子に受け、検出回路７６４の場合、基準電圧発生回路７２からの信号ＢＩＡＳＬをゲート端子に受ける。
【０２４７】
インバータ１２０は、ノード１０６上の信号を反転して出力し、インバータ１２１は、インバータ１２０の出力信号を反転して検出信号ＶＰＰＤＥＴを出力する。なお、インバータ１２０，１２１は、ノードＮ１から供給される１．５Ｖの電源電圧により駆動される。
【０２４８】
ＰチャネルＭＯＳトランジスタ１１２，１１４およびＮチャネルＭＯＳトランジスタ１１３，１１５，１１６から成る差動増幅回路ＤＦＡ２は、ＮチャネルＭＯＳトランジスタ１１６がＨレベルのロウアドレスストローブ信号ＲＡＳ（すなわち、信号ＡＣＴ）または０．７Ｖの電圧から成る信号ＢＩＡＳＬをゲート端子に受けると活性化され、分圧電圧ＶＰＤＩＶを基準電圧ＶｒｅｆＳと比較する。そして、差動増幅回路ＤＦＡ２は、分圧電圧ＶＰＤＩＶが基準電圧ＶｒｅｆＳよりも高いとき、ＰチャネルＭＯＳトランジスタ１１７をオフし、かつ、ＮチャネルＭＯＳトランジスタ１１８をオンする電圧から成るＨレベルの信号をノード１０７から出力し、分圧電圧ＶＰＤＩＶが基準電圧ＶｒｅｆＳよりも低いとき、ＰチャネルＭＯＳトランジスタ１１７をオンし、かつ、ＮチャネルＭＯＳトランジスタ１１８をオフする電圧から成るＬレベルの信号をノード１０７から出力する。
【０２４９】
通常、分圧電圧ＶＰＤＩＶは１．６５Ｖであり、基準電圧ＶｒｅｆＳは１．５Ｖであるので、差動増幅回路ＤＦＡ２は、Ｈレベルの信号をノード１０７から出力する。
【０２５０】
ＰチャネルＭＯＳトランジスタ１１７およびＮチャネルＭＯＳトランジスタ１１８から成るインバータＩＶ２は、ＮチャネルＭＯＳトランジスタ１１９がＨレベルのロウアドレスストローブ信号ＲＡＳ（すなわち、信号ＡＣＴ）または０．７Ｖの電圧から成る信号ＢＩＡＳＬをゲート端子に受けると活性化され、ノード１０７から出力されたＨレベルの信号を反転してＬレベルの信号をノード１０６から出力する。
【０２５１】
インバータ１２０は、ノード１０６から出力されたＬレベルの信号を反転してＨレベルの信号を出力し、インバータ１２１は、インバータ１２０から出力されたＨレベルの信号を反転してＬレベルの検出信号ＶＰＰＤＥＴを発振器７６５へ出力する。
【０２５２】
図１１を参照して、発振器７６５は、ＰチャネルＭＯＳトランジスタ１２２，１２５，１２６，１２９，１３０，１３３，１３４，１３７，１３８，１４１，１４２と、ＮチャネルＭＯＳトランジスタ１２３，１２７，１２８，１３１，１３２，１３５，１３６，１３９，１４０，１４３，１４４と、ＡＮＤゲート１２４と、インバータ１０５とを含む。
【０２５３】
ＰチャネルＭＯＳトランジスタ１２２，１２５，１２６，１２９，１３０，１３３，１３４，１３７，１３８，１４１，１４２、およびＮチャネルＭＯＳトランジスタ１２３，１２７，１２８，１３１，１３２，１３５，１３６，１３９，１４０，１４３，１４４は、薄膜ＭＯＳトランジスタであり、インバータ１０５およびＡＮＤゲート１２４は、薄膜ＭＯＳトランジスタにより構成され、ノードＮ１から供給される１．５Ｖの電源電圧により駆動される。
【０２５４】
ＰチャネルＭＯＳトランジスタ１２２，１２５，１２６，１２９，１３０，１３３，１３４，１３７，１３８，１４１，１４２、ＮチャネルＭＯＳトランジスタ１２３，１２７，１２８，１３１，１３２，１３５，１３６，１３９，１４０，１４３，１４４、ＡＮＤゲート１２４、インバータ１０５は、それぞれ、図４に示す発振器７１２のＰチャネルＭＯＳトランジスタ７１３１，７１３３，７１３４，７１３７，７１３８，７１４１，７１４２，７１４５，７１４６，７１４９，７１５０、ＮチャネルＭＯＳトランジスタ７１３２，７１３５，７１３６，７１３９，７１４０，７１４３，７１４４，７１４７，７１４８，７１５１，７１５２、ＮＡＤゲート７１５４およびインバータ７１５３に相当する。
【０２５５】
したがって、発振器７６５は、図４において説明した動作により検出信号ＶＰＰＤＥＴの論理レベルに応じた位相を有するクロックＣＬＫを発生する。
【０２５６】
レベル変換器７６６は、図８に示すレベル変換器７３２と同じ構成から成る。図１２を参照して、ポンプ回路７６７は、インバータ１４５〜１４７と、ＰチャネルＭＯＳトランジスタ１４８，１５２と、ＮチャネルＭＯＳトランジスタ１０４，１４９〜１５１とを含む。
【０２５７】
インバータ１４５〜１４７は、厚膜ＭＯＳトランジスタにより構成され、ノードＮ２から供給される３．３Ｖの電源電圧により駆動される。また、ＰチャネルＭＯＳトランジスタ１４８，１５２、およびＮチャネルＭＯＳトランジスタ１０４，１４９〜１５１は、厚膜ＭＯＳトランジスタである。
【０２５８】
インバータ１４５は、レベル変換器７６６からのクロックＣＬＫを反転してインバータ１４６へ出力し、インバータ１４６は、インバータ１４５の出力信号を反転してＰチャネルＭＯＳトランジスタ１５２のソース端子およびドレイン端子へ出力する。インバータ１４７は、レベル変換器７６６からのクロックＣＬＫを反転してＰチャネルＭＯＳトランジスタ１４８のソース端子およびドレイン端子へ出力する。
【０２５９】
したがって、インバータ１４６が出力する信号の論理レベルは、インバータ１４７が出力する信号の論理レベルを反転した論理レベルである。
【０２６０】
ＮチャネルＭＯＳトランジスタ１４９，１５０は、ノードＮ２とノードＮＬ４との間に並列に接続される。ＮチャネルＭＯＳトランジスタ１４９は、ノードＮ２に供給される３．３Ｖの電源電圧をゲート端子に受ける。ＮチャネルＭＯＳトランジスタ１５０は、ノードＮＬ４上の電圧をゲート端子に受ける。
【０２６１】
ＮチャネルＭＯＳトランジスタ１５１は、ノードＮ２とＮチャネルＭＯＳトランジスタ１０４のゲート端子との間に接続される。そして、ＮチャネルＭＯＳトランジスタ１５１は、ノードＮＬ４上の電圧をゲート端子に受ける。ＮチャネルＭＯＳトランジスタ１０４は、ノードＮＬ５とノードＮＬ６との間に接続される。そして、ＮチャネルＭＯＳトランジスタ１０４は、ノードＮＬ５上の電圧をゲート端子に受ける。
【０２６２】
インバータ１４７がＬレベルの信号をＰチャネルＭＯＳトランジスタ１４８のソース端子およびドレイン端子へ出力すると、正孔がＮチャネルＭＯＳトランジスタ１４９を介してノードＮ２からノードＮＬ４へ流れる。そして、ノードＮＬ４上の電圧は高くなる。そうすると、ＮチャネルＭＯＳトランジスタ１５０のチャネル幅は、ノードＮＬ４上の電圧が高くなるのに比例して広くなり、ＮチャネルＭＯＳトランジスタ１５０を介してノードＮ２からノードＮＬ４へ流れる正孔は増加する。そして、ノードＮＬ４上の電圧はさらに高くなる。
【０２６３】
このように、ノードＮＬ４上の電圧は、インバータ１４７が出力する信号のＬレベルの期間に比例して高くなる。
【０２６４】
ノードＮＬ４上の電圧が高くなると、ＮチャネルＭＯＳトランジスタ１５１のチャネル幅も広くなり、ＮチャネルＭＯＳトランジスタ１５１を介してノードＮ２からノードＮＬ５へ流れる正孔は増加し、ノードＮＬ５上の電圧も高くなる。
【０２６５】
インバータ１４７がＬレベルの信号を出力する期間、インバータ１４６はＨレベルの信号をＰチャネルＭＯＳトランジスタ１５２のソース端子およびドレイン端子へ出力するので、ＰチャネルＭＯＳトランジスタ１５２のチャネル領域にはソース端子およびドレイン端子から正孔が注入され、ノードＮＬ５上の正孔は、ＰチャネルＭＯＳトランジスタ１５２のゲート端子から遠ざかる方向にクーロン力を受ける。
【０２６６】
したがって、ノードＮＬ５上の正孔は、ＮチャネルＭＯＳトランジスタ１０４を介してノードＮＬ６へ供給され、ノードＮＬ６上の電圧は高くなる。そして、ノードＮＬ６は、３．３Ｖの電源電圧を昇圧した３．３Ｖの昇圧電圧ＶＰＰを出力する。なお、昇圧電圧ＶＰＰの電圧レベルは、ノードＮ２に供給される電源電圧と同じ電圧レベルであるが、ノードＮ２に供給される電源電圧は、±０．３Ｖ程度の誤差が許容されているので、昇圧電圧ＶＰＰの電圧レベルが３．３Ｖであっても、ノードＮ２に供給された電源電圧を昇圧したことになる。
【０２６７】
インバータ１４７がＨレベルの信号をＰチャネルＭＯＳトランジスタ１４８のソース端子およびドレイン端子へ出力し、インバータ１４６がＬレベルの信号をＰチャネルＭＯＳトランジスタ１５２のソース端子およびドレイン端子へ出力する期間においては、電子がＮチャネルＭＯＳトランジスタ１４９，１５０を介してノードＮ２からノードＮＬ４へ流れる。
【０２６８】
そうすると、ノードＮＬ４上の電圧は若干低くなり、ＮチャネルＭＯＳトランジスタ１５０のチャネル幅も狭くなる。そして、ＮチャネルＭＯＳトランジスタ１５１を介してノードＮ２からノードＮＬ５へ流れる正孔は減少し、ノードＮＬ５に供給された正孔は、ＰチャネルＭＯＳトランジスタ１５２のゲート端子に引き寄せられる。
【０２６９】
したがって、この期間、ノードＮＬ６上の昇圧電圧ＶＰＰは若干低くなる。
そして、インバータ１４７がＬレベルの信号をＰチャネルＭＯＳトランジスタ１４８のソース端子およびドレイン端子へ出力し、インバータ１４６がＨレベルの信号をＰチャネルＭＯＳトランジスタ１５２のソース端子およびドレイン端子へ出力すると、上述した動作と同じ動作によりノードＮＬ６上の電圧は昇圧される。
【０２７０】
このように、ポンプ回路７６７は、ノードＮＬ６上の電位を大きく正電位に設定する周期と、ノードＮＬ６上の電位を若干低下させる周期とを繰返しながら３．３Ｖの昇圧電圧ＶＰＰを出力する。そして、このノードＮＬ６上の電位を大きく正電位に設定する周期と、ノードＮＬ６上の電位を若干低下させる周期とを繰返す動作がポンピングに相当する。
【０２７１】
図１３および図１４を参照して、レベル変換器７６６の好ましい実施の形態について説明する。図１３を参照して、インバータ１８８を駆動するための１．５Ｖの電源電圧がノードＮ１に供給されておらず、インバータ１８９，１９０を駆動するための３．３Ｖの電源電圧がノードＮ２に供給されているとき、レベル変換器７６６が誤動作する可能性がある。
【０２７２】
すなわち、発振器７６５から出力されるクロックＣＬＫがＬレベルであるとき、ＰチャネルＭＯＳトランジスタ１８３はオンされ、ＮチャネルＭＯＳトランジスタ１８４はオフされる。そして、インバータ１８８は、駆動電源が供給されていないので、接地電圧から成るＬレベルの信号をＰチャネルＭＯＳトランジスタ１８６およびＮチャネルＭＯＳトランジスタ１８７のゲート端子へ出力する。
【０２７３】
そうすると、ＰチャネルＭＯＳトランジスタ１８６はオンされ、ＮチャネルＭＯＳトランジスタ１８７はオフされる。そして、ノード１９１，１９２上の電圧は、ノードＮ２に供給される３．３Ｖの電源電圧に引っ張られて上昇する。その結果、インバータ１８９は、常時、Ｈレベルの信号を受け、そのＨレベルの信号を反転して接地電圧から成るＬレベルの信号をインバータ１９０へ出力し、インバータ１９０は、Ｌレベルの信号を反転して３．３Ｖの電源電圧から成るＨレベルの信号をポンプ回路７６７へ出力する。これは、ＨレベルのクロックＣＬＫが入力された場合も生じる。
【０２７４】
したがって、３．３Ｖの電源電圧が供給され、１．５Ｖの電源電圧が供給されていないとき、レベル変換器７６６は誤動作する可能性がある。
【０２７５】
そこで、図１４に示すようにレベル変換器は、好ましくは、リセット信号ＲＥＳＥＴによりリセットする機能を備える。図１４を参照して、レベル変換器７６６Ａは、レベル変換器７６６（図８に示すレベル変換器７３２と同じ回路構成）にＮチャネルＭＯＳトランジスタ１９３と、リセット回路ＣＫＴＲＥとを追加したものであり、その他はレベル変換器７６６と同じである。
【０２７６】
リセット回路ＣＫＴＲＥは、ＰチャネルＭＯＳトランジスタ１９４と、ＮチャネルＭＯＳトランジスタ１９５と、インバータ１９６，１９７とを含む。
【０２７７】
ＮチャネルＭＯＳトランジスタ１９３，１９５およびＰチャネルＭＯＳトランジスタ１９４は厚膜ＭＯＳトランジスタであり、インバータ１９６，１９７は厚膜ＭＯＳトランジスタにより構成される。
【０２７８】
ＮチャネルＭＯＳトランジスタ１９３は、ノード１９２と接地ノードＮＳ１との間に接続され、ソース端子およびドレイン端子は、それぞれ、ＮチャネルＭＯＳトランジスタ１８７のソース端子およびドレイン端子に接続される。そして、ＮチャネルＭＯＳトランジスタ１９３は、リセット信号ＲＥＳＥＴをゲート端子に受ける。
【０２７９】
ＰチャネルＭＯＳトランジスタ１９４およびＮチャネルＭＯＳトランジスタ１９５は、ノードＮ２と接地ノードＮＳ１との間に直列に接続される。ＰチャネルＭＯＳトランジスタ１９４は、接地ノードＮＳ１から接地電圧をゲート端子に受ける。ＮチャネルＭＯＳトランジスタ１９５は、ノードＮ１に供給される電源電圧をゲート端子に受ける。
【０２８０】
インバータ１９６は、ノードＮ２に供給される３．３Ｖの電源電圧により駆動され、入力信号を反転してインバータ１９７へ出力する。インバータ１９７は、入力信号を反転してリセット信号ＲＥＳＥＴをＮチャネルＭＯＳトランジスタ１９３のゲート端子へ出力する。
【０２８１】
１．５Ｖの電源電圧および３．３Ｖの電源電圧が供給されているとき、ＰチャネルＭＯＳトランジスタ１９４およびＮチャネルＭＯＳトランジスタ１９５はオンされ、インバータ１９６は、Ｌレベルの信号を受け、その受けたＬレベルの信号を反転してＨレベルの信号をインバータ１９７へ出力する。そして、インバータ１９７は、Ｈレベルの信号を反転してＬレベルのリセット信号ＲＥＳＥＴをＮチャネルＭＯＳトランジスタ１９３のゲート端子へ出力する。
【０２８２】
そうすると、ＮチャネルＭＯＳトランジスタ１９３はオフされ、レベル変換器７６６Ａは、上述した動作により、クロックＣＬＫのＨレベルを構成する電圧レベルを１．５Ｖから３．３Ｖへ変換する。
【０２８３】
一方、１．５Ｖの電源電圧が供給されておらず、３．３Ｖの電源電圧が供給されているとき、ＰチャネルＭＯＳトランジスタ１９４はオンされ、ＮチャネルＭＯＳトランジスタ１９５はオフされる。そうすると、インバータ１９６は、Ｈレベルの信号を受け、その受けたＨレベルの信号を反転してＬレベルの信号をインバータ１９７へ出力する。そして、インバータ１９７は、Ｌレベルの信号を反転してＨレベルのリセット信号ＲＥＳＥＴをＮチャネルＭＯＳトランジスタ１９３のゲート端子へ出力する。
【０２８４】
ＮチャネルＭＯＳトランジスタ１９３は、Ｈレベルのリセット信号ＲＥＳＥＴによりオンされ、ノード１９２上の電圧は接地電圧になる。したがって、この場合、レベル変換器７６６Ａは、Ｌレベルの信号を出力するので、誤動作を防止できる。
【０２８５】
このように、レベル変換器７６６Ａを用いれば、１．５Ｖの電源電圧が供給されず、３．３Ｖの電源電圧が供給された場合も、レベル変換器における誤動作を防止できる。
【０２８６】
レベル変換器７３２にも、好ましくは、レベル変換器７６６Ａを用いる。
１．５Ｖの電源電圧が供給されないとき、発振器７６５は、Ｌレベルが連続したクロックＣＬＫを出力し、レベル変換器７６６Ａは、Ｌレベルが連続したクロックＣＬＫに応じてＬレベルが連続する信号を出力する。そして、レベル変換器７６６Ａは、１．５Ｖの電源電圧が供給されるまでＬレベルが連続する信号を出力する。
【０２８７】
そうすると、ポンプ回路７６７は、Ｌレベルが連続する信号に応じて、上述したポンプ動作を行なわず、電圧レベルの低い電圧ＶＰＰを出力し、メモリセルアレイ１０，２０は不活性化される。
【０２８８】
この場合、１．５Ｖの電源電圧が供給されないときにレベル変換回路７６６Ａが出力するＬレベルの信号は、不活性化信号を構成する。また、レベル変換器７６６Ａは、１．５Ｖの電源電圧が供給するまで不活性化信号を出力する「信号出力回路」を構成する。さらに、ポンプ回路７６７は、レベル変換器７６６Ａ（信号出力回路）からのＬレベルの信号（不活性化信号）に応じてメモリセルアレイを不活性化するための電圧レベルからなる電圧ＶＰＰ（内部電圧）を発生する回路を構成する。
【０２８９】
再び、図２を参照して、上述したように、電源回路７０に含まれるＶｂｂ発生回路７１、基準電圧発生回路７２、電圧降圧回路７３、１／２Ｖｃｃ発生回路７４，７５およびＶＰＰ発生回路７６のうち、基準電圧発生回路７２、電圧降圧回路７３およびＶＰＰ発生回路７６の一部の回路を厚膜ＭＯＳトランジスタにより構成し、それ以外の回路は薄膜ＭＯＳトランジスタにより構成した。
【０２９０】
これらの厚膜ＭＯＳトランジスタが必要な部分、すなわち、アレイ電圧ＶｃｃＳを出力する電圧降圧回路７３および昇圧電圧ＶＰＰを出力するＶＰＰ発生回路７６の一部の回路の数は、一度に活性化されるワード線の数と、ワード線の活性化に伴って活性化されるセンスアンプの個数とにより消費電流が決定されるので、アレイ容量の変化、バンク構成、Ｉ／Ｏ構成、ページサイズ（一度のロウ系の活性化でセンスアンプにラッチされるメモリセルデータの数）およびリフレッシュサイクルなどの構成に依存する。そして、これらの一部の回路の数は、最小構成のアレイに必要な電流のほぼ整数倍である。
【０２９１】
したがって、厚膜ＭＯＳトランジスタにより構成された回路は、メモリセルアレイに対応してユニット配置され、薄膜ＭＯＳトランジスタにより構成された回路は、シャッフル配置される。
【０２９２】
この発明の実施の形態１による電源回路７０における各回路の配置例を図１５〜図１７に示す。図１５および図１６は、容量が４Ｍｂの場合であり、図１７は、容量が１Ｍｂの場合である。
【０２９３】
図１５を参照して、半導体記憶装置１００Ａは、メモリセルアレイ１０Ａ，１０Ｂと、データバス４０と、基準電圧発生回路７２と、電圧降圧回路７３と、ＶＰＰ発生回路７６と、テスト回路８０と、回路群７７とを含む。回路群７７は、Ｖｂｂ発生回路７１および１／２Ｖｃｃ発生回路７４，７５の電源電圧を生成する電源系と、薄膜ＭＯＳトランジスタにより構成される制御回路とを含む。
【０２９４】
電圧降圧回路７３は、メモリセルアレイ１０Ａに隣接して配置される。また、ＶＰＰ発生回路７６は、メモリセルアレイ１０Ｂに隣接して配置される。さらに、基準電圧発生回路７２は、電圧降圧回路７３に隣接して配置される。つまり、厚膜ＭＯＳトランジスタを含む基準電圧発生回路７２、電圧降圧回路７３およびＶＰＰ発生回路７６は、メモリセルアレイ１０Ａ，１０Ｂの配置位置に対応して配置される。
【０２９５】
電圧降圧回路７３は、メモリセルアレイ１０Ａの幅Ｗ１にわたって配置され、ＶＰＰ発生回路７６は、メモリセルアレイ１０Ｂの幅Ｗ１にわたって配置される。
【０２９６】
テスト回路８０は、データバス４０に隣接してデータバス４０の幅Ｗ２にわたって配置される。
【０２９７】
基準電圧発生回路７２、電圧降圧回路７３、ＶＰＰ発生回路７６およびテスト回路８０は、各回路の占有面積を考慮して配置位置が決定される。すなわち、基準電圧発生回路７２、電圧降圧回路７３、ＶＰＰ発生回路７６およびテスト回路８０は、各々、一定の面積を占有する一定の大きさを有する。そして、基準電圧発生回路７２、電圧降圧回路７３、ＶＰＰ発生回路７６およびテスト回路８０を配置するとき、各回路の境界を考慮して各回路は一定の大きさを有するものとして各回路を配置する。したがって、基準電圧発生回路７２、電圧降圧回路７３、ＶＰＰ発生回路７６およびテスト回路８０は、ユニット化されて配置される。そして、基準電圧発生回路７２を構成する素子と電圧降圧回路７３を構成する素子とが入り乱れて配置されることはなく、電圧降圧回路７３を構成する素子とＶＰＰ発生回路７６を構成する素子とが入り乱れて配置されることもない。
【０２９８】
厚膜ＭＯＳトランジスタを含む回路は、メモリセルアレイ１０Ａ，１０Ｂに対応して配置位置が決定されるとともに、メモリセルアレイ１０Ａ，１０Ｂに隣接して配置される。これは、基準電圧発生回路７２、電圧降圧回路７３、およびＶＰＰ発生回路７６は、メモリセルアレイ１０Ａ，１０Ｂに含まれるメモリセルにデータを入出力するときに必要なアレイ電圧ＶｃｃＳおよび昇圧電圧ＶＰＰをメモリセルアレイ１０Ａ，１０Ｂに供給するため、アレイ電圧ＶｃｃＳおよび昇圧電圧ＶＰＰの電圧レベルが低下するのを防止するためである。
【０２９９】
したがって、基準電圧発生回路７２、電圧発生回路７３およびＶＰＰ発生回路７６は、メモリセルアレイ１０Ａ，１０Ｂに隣接した領域に配置され、その領域内で３個にユニット化されて配置される。つまり、厚膜ＭＯＳトランジスタを含む複数の回路は、メモリセルアレイ１０Ａ，１０Ｂに隣接した領域に配置され、厚膜ＭＯＳトランジスタを含む回路の数にユニット化されてその領域内に配置される。そして、厚膜ＭＯＳトランジスタを含む複数の回路は、メモリセルアレイ１０Ａ，１０Ｂに隣接した領域内で、各回路を１つのユニットとして配置位置が調整され、かつ、決定される。
【０３００】
回路群７７に含まれる各回路は、基準電圧発生回路７２、電圧降圧回路７３、ＶＰＰ発生回路７６およびテスト回路８０が配置される領域以外の領域にシャッフル配置される。回路群７７に含まれる各回路については、一定の面積を占有する回路とは考えず、各回路を構成する複数の素子は、一定の範囲に存在するように配置される。つまり、各回路を構成する複数の素子は、１つの回路を構成するように１つの「かたまり」として配置される。したがって、回路群７７に含まれる１つの回路を構成する素子と、もう１つの回路を構成する素子とが入り乱れて配置されることもある。回路群７７に含まれる各回路は、メモリセルアレイ１０Ａ，１０Ｂに対して共通に設けられる。
【０３０１】
図１５に示すような配置を行なうことにより、厚膜ＭＯＳトランジスタを含む回路を基準電圧発生回路７２、電圧降圧回路７３およびＶＰＰ発生回路７６が配置される領域に集め、薄膜ＭＯＳトランジスタを含む回路を回路群７７が配置される領域に集めることができる。その結果、半導体記憶装置１００Ａにおけるノイズを低減できるとともに、従来の半導体記憶装置で生じていた面積ロスを少なくすることができる。
【０３０２】
なお、メモリセルアレイ１０Ａ，１０Ｂの幅Ｗ１が狭くなってレイアウト条件が厳しくなった場合等には、図２および図１５に示される電圧降圧回路７３およびＶＰＰ発生回路７６内の制御回路７３１，７６１については、これらの回路が薄膜トランジスタで構成される制御回路であるため、電圧降圧回路７３またはＶＰＰ発生回路７６等のユニットから除外して回路群７７の中にシャッフル配置されてもよい。
【０３０３】
なお、回路群７７における各回路の配置は、ＥＤＡ（Ｅｌｅｃｔｒｏｎｉｃ　Ｄｅｓｉｇｎ　Ａｕｔｏｍａｔｉｏｎ）という自動配置装置を用いて配置してもよい。基準電圧発生回路７２、電圧降圧回路７３、ＶＰＰ発生回路７６およびテスト回路８０の回路配置は、メモリセルアレイ１０Ａ，１０Ｂの配置位置に対応させて手動で行なう。
【０３０４】
図１６を参照して、半導体記憶装置１００Ｂは、半導体記憶装置１００Ａにおいてテスト回路８０を回路群７７に含めるように配置した半導体記憶装置であり、その他は、半導体記憶装置１００Ａと同じである。
【０３０５】
図１７を参照して、半導体記憶装置１００Ｃは、メモリセルアレイ１０Ｃと、データバス４０と、ＶＰＰ発生回路７６と、電圧降圧回路７３と、基準電圧発生回路７２と、回路群７７とを含む。
【０３０６】
半導体記憶装置１００Ｃは、１Ｍｂの容量を有する半導体記憶装置である。そして、半導体記憶装置１００Ｃにおいては、ＶＰＰ発生回路７６がメモリセルアレイ１０Ｃおよびデータバス４０に接して配置され、ＶＰＰ発生回路７６に隣接して電圧降圧回路７３が配置され、電圧降圧回路７３に隣接して基準電圧発生回路７２が配置される。そして、これらの基準電圧発生回路７２、電圧降圧回路７３およびＶＰＰ発生回路７６は、各回路の占有面積に従って配置位置が調整される。
【０３０７】
回路群７７に含まれる各回路は、基準電圧発生回路７２、電圧降圧回路７３およびＶＰＰ発生回路７６が配置される領域以外の領域にシャッフル配置される。
【０３０８】
このように、この発明においては、厚膜ＭＯＳトランジスタを含む回路は、メモリセルアレイの配置位置に対応して一箇所にユニット化して配置され、薄膜ＭＯＳトランジスタを含む回路は、シャッフル配置される。そして、厚膜ＭＯＳトランジスタを含む回路の配置位置は、メモリセルアレイの容量に応じて変えられる。
【０３０９】
図１８を参照して、この発明における「シャッフル配置」について説明する。上述したように、回路群７７は、Ｖｂｂ発生回路７１を含む。そして、Ｖｂｂ発生回路７１を構成する制御回路７１０、検出器７１１、発振器７１２およびポンプ回路７１３は、それぞれ、点線で示される１つの領域内に配置される。この場合、たとえば、検出器７１１を構成するＮチャネルＭＯＳトランジスタ７１１８が発振器７１２を構成するＮチャネルＭＯＳトランジスタ７１３２に近接して配置される。したがって、検出器７１１を構成する複数の素子が発振器７１２を構成する複数の素子と入り乱れることもある。
【０３１０】
また、Ｖｂｂ発生回路７１を構成する回路のみならず、薄膜ＭＯＳトランジスタで構成される１／２Ｖｃｃ発生回路７４，７５も点線で示される１つの領域内に配置される。
【０３１１】
つまり、この発明において、「シャッフル配置」とは、各回路を構成する複数の素子をランダムに配置するのではなく、各回路を構成する複数の素子を１つの回路を構成するように１つの「かたまり」として把握し、各回路をランダムに配置することを言う。そして、各回路の配置を決定する場合、各回路の境界は考慮されない。したがって、図１８に示す点線は、各回路の境界を示すものではなく、各回路を構成する複数の素子が配置される領域の目安を示すものである。
【０３１２】
なお、半導体記憶装置１００のメモリセルアレイ１０，２０に含まれる複数のメモリセルへデータを入出力する動作は、通常の入出力動作と同じであるので、ここでの説明は省略する。
【０３１３】
また、ロウコラムデコーダ３０、データバス４０，５０、センスアンプ、およびイコライズ回路は、メモリセルアレイ１０，２０に含まれる複数のメモリセルにデータを入出力する「周辺回路」を構成する。
【０３１４】
さらに、図１５および図１６においては、メモリセルアレイ１０Ａ，１０Ｂの全体を１つのメモリセルアレイと考えれば、メモリセルアレイ１０Ａ，１０Ｂは、その１つのメモリセルアレイに含まれる複数のブロックを構成する。したがって、電圧降圧回路７３は、ＶＰＰ発生回路７６が接するブロック１０Ｂと異なるブロック１０Ａに接して配置される。
【０３１５】
実施の形態１によれば、半導体記憶装置は、メモリセルアレイの配置位置に対応して配置された基準電圧発生回路、電圧降圧回路およびＶＰＰ発生回路と、シャッフル配置されたＶｂｂ発生回路等を含む回路群とを備えるので、メモリセルアレイの容量が変化しても面積ロスを低減して各電源回路を配置できる。
【０３１６】
［実施の形態２］
図１９を参照して、実施の形態２による半導体記憶装置２００は、半導体記憶装置１００の電源回路７０を電源回路７０Ａに代えたものであり、その他は半導体記憶装置１００と同じである。
【０３１７】
図２０を参照して、電源回路７０Ａは、電源回路７０のＶｂｂ発生回路７１をＶｂｂ発生回路７１Ａに代え、ＶＰＰ発生回路７６をＶＰＰ発生回路７６Ａに代えたものであり、その他は、電源回路７０と同じである。
【０３１８】
Ｖｂｂ発生回路７１Ａは、Ｖｂｂ発生回路７１の検出回路７１１を検出回路７１１Ａに代え、レベル変換器７７０，７７１を追加したものであり、その他は、Ｖｂｂ発生回路７１と同じである。
【０３１９】
レベル変換器７７０は、制御回路７１０と検出回路７１１Ａとの間に接続される。また、レベル変換器７７１は、検出回路７１１Ａと発振器７１２との間に接続される。
【０３２０】
レベル変換器７７０は、ノードＮ１から１．５Ｖの電源電圧を受け、ノードＮ２から３．３Ｖの電源電圧を受ける。そして、レベル変換器７７０は、制御回路７１０から受けたＨレベルのテストモード信号ＴＭを構成する電圧レベルを１．５Ｖから３．３Ｖに変換して検出回路７１１Ａへ出力する。レベル変換器７７０は、より具体的には、図８または図１４に示す回路構成から成る。
【０３２１】
検出回路７１１Ａは、ノードＮ２から供給される３．３Ｖの電源電圧により駆動される。そして、検出回路７１１Ａは、活性化されると、負電圧Ｖｂｂを検出し、検出信号をレベル変換器７７１へ出力する。
【０３２２】
レベル変換器７７１は、ノードＮ１から供給される１．５Ｖの電源電圧により駆動される。そして、レベル変換器７７１は、検出回路７１１Ａから受けた検出信号を構成する電圧レベルを３．３Ｖから１．５Ｖに変換して発振器７１２へ出力する。
【０３２３】
図２１を参照して、検出回路７１１Ａは、ＰチャネルＭＯＳトランジスタ７１１１Ａ，７１１２Ａ，７１２２Ａ，７１２４Ａ，７１２６Ａ，７１２７Ａと、ＮチャネルＭＯＳトランジスタ７１１３Ａ，７１１４Ａ，７１１５Ａ〜７１１８Ａ，７１２３Ａ，７１２５Ａ，７１２８Ａ，７１２９Ａと、インバータ７１３０Ａとを含む。なお、ＰチャネルＭＯＳトランジスタ７１１１Ａ，７１１２Ａ，７１２２Ａ，７１２４Ａ，７１２６Ａ，７１２７Ａ、およびＮチャネルＭＯＳトランジスタ７１１３Ａ，７１１４Ａ，７１１５Ａ〜７１１８Ａ，７１２３Ａ，７１２５Ａ，７１２８Ａ，７１２９Ａは、厚膜ＭＯＳトランジスタであり、インバータ７１３０は厚膜ＭＯＳトランジスタにより構成される。
【０３２４】
検出回路７１１ＡのＰチャネルＭＯＳトランジスタ７１１１Ａ，７１１２Ａ，７１２２Ａ，７１２４Ａ，７１２６Ａ，７１２７Ａ、ＮチャネルＭＯＳトランジスタ７１１３Ａ，７１１４Ａ，７１１５Ａ〜７１１８Ａ，７１２３Ａ，７１２５Ａ，７１２８Ａ，７１２９Ａ、およびインバータ７１３０Ａは、それぞれ、検出回路７１１のＰチャネルＭＯＳトランジスタ７１１１，７１１２，７１２２，７１２４，７１２６，７１２７、ＮチャネルＭＯＳトランジスタ７１１３，７１１４，７１１５〜７１１８，７１２３，７１２５，７１２８，７１２９、およびインバータ７１３０に相当する。
【０３２５】
検出回路７１１Ａにおいては、ノードＮ２から３．３Ｖの電源電圧が供給される。つまり、検出回路７１１Ａにおいては、１．５Ｖの電源電圧に代えて３．３Ｖの電源電圧が駆動電源である。
【０３２６】
ＰチャネルＭＯＳトランジスタ７１２２Ａ，７１２４ＡおよびＮチャネルＭＯＳトランジスタ７１２３Ａ，７１２５Ａから成る差動増幅回路ＤＦＡ３は、ＮチャネルＭＯＳトランジスタ７１２５Ａのゲート端子に受ける電圧を、ＮチャネルＭＯＳトランジスタ７１２３Ａのゲート端子に受ける信号ＢＩＡＳＬを構成する０．７Ｖの電圧と比較する。
【０３２７】
差動増幅回路ＤＦＡ３は、カレントミラー型の差動増幅回路であり、参照電圧である信号ＢＩＡＳＬを構成する０．７Ｖの電圧が、コモンソースの電位にＮチャネルＭＯＳトランジスタ７１２５Ａのしきい値電圧を加えた電圧になるように設定されることが望ましい。
【０３２８】
厚膜ＭＯＳトランジスタのしきい値電圧は０．８Ｖであり、差動増幅回路ＤＦＡ３におけるコモンソースは、接地ノードＮＳ１であるので、ＮチャネルＭＯＳトランジスタ７１２５Ａを厚膜ＭＯＳトランジスタで構成することにより、参照電圧である信号ＢＩＡＳＬを構成する０．７Ｖの電圧が、コモンソースの電位にＮチャネルＭＯＳトランジスタ７１２５Ａのしきい値電圧を加えた電圧にほぼ等しくなる。
【０３２９】
したがって、実施の形態２においては、検出回路７１１Ａを厚膜ＭＯＳトランジスタにより構成したものである。そして、検出回路７１１Ａは、−０．７Ｖの負電圧Ｖｂｂを検出し、その検出信号ＶＢＢＤＥＴを３．３Ｖの電圧により構成して出力する。
【０３３０】
このように、検出回路７１１Ａを厚膜ＭＯＳトランジスタにより構成することにより、比較用のＭＯＳトランジスタであるＮチャネルＭＯＳトランジスタ７１２３Ａが線形動作領域に陥るのを防止し、差動増幅回路ＤＦＡ３における電圧の比較動作を、応答性およびゲインの良い領域で行なうことができる。
【０３３１】
図２２を参照して、レベル変換器７７１は、インバータ１９８，１９９を含む。インバータ１８９，１９０は、直列に接続される。インバータ１９８，１９９は、ノードＮ１から供給される１．５Ｖの電源電圧により駆動される。インバータ１９８は、３．３Ｖの電源電圧から成るＨレベルの検出信号ＶＢＢＤＥＴを反転した接地電圧から成るＬレベルの検出信号ＶＢＢＤＥＴをインバータ１９９へ出力する。
【０３３２】
インバータ１９９は、接地電圧から成るＬレベルの検出信号ＶＢＢＤＥＴを反転して１．５Ｖの電源電圧から成るＨレベルの検出信号ＶＢＢＤＥＴを出力する。これにより、検出信号ＶＢＢＤＥＴを構成する電圧レベルが３．３Ｖから１．５Ｖへ変換される。
【０３３３】
再び、図２０を参照して、ＶＰＰ発生回路７６Ａは、ＶＰＰ発生回路７６の検出回路７６３，７６４をそれぞれ検出回路７６３Ａ，７６４Ａに代え、レベル変換器７７２，７７３を追加したものであり、その他はＶＰＰ発生回路７６と同じである。
【０３３４】
レベル変換器７７２は、制御回路７６１と検出回路７６３Ａ，７６４Ａとの間に接続される。レベル変換器７７３は、検出回路７６３Ａ，７６４Ａと発振器７６５との間に接続される。
【０３３５】
レベル変換器７７２，７７３は、ノードＮ１から１．５Ｖの電源電圧を受け、レベル変換器７７２は、ノードＮ２から３．３Ｖの電源電圧を受ける。そして、レベル変換器７７２は、図８または図１４に示す回路構成から成り、制御回路７６１から受けたＨレベルのテストモード信号ＴＭまたはＨレベルのロウアドレスストローブ信号ＲＡＳを構成する電圧レベルを１．５Ｖから３．３Ｖに変換し、その変換したＨレベルのテストモード信号ＴＭまたはＨレベルのロウアドレスストローブ信号ＲＡＳを検出回路７６３Ａ，７６４Ａへ出力する。
【０３３６】
検出回路７６３Ａ，７６４Ａは、ノードＮ２から供給される３．３Ｖの電源電圧により駆動される。検出回路７６３Ａ，７６４Ａは、それぞれ、検出回路７６３，７６４と同じ機能を果たし、検出信号ＶＰＰＤＥＴをレベル変換器７７３へ出力する。
【０３３７】
レベル変換器７７３は、検出回路７６３Ａまたは７６４Ａから受けた検出信号ＶＰＰＤＥＴを構成する電圧レベルを３．３Ｖから１．５Ｖに変換し、その変換した検出信号ＶＰＰＤＥＴを発振器７６５へ出力する。なお、レベル変換器７７３は、図２１に示すレベル変換器７７１と同じ回路構成から成る。
【０３３８】
図２３を参照して、検出回路７６３Ａ，７６４Ａは、ＰチャネルＭＯＳトランジスタ１１２Ａ，１１４Ａ，１１７Ａと、ＮチャネルＭＯＳトランジスタ１１３Ａ，１１５Ａ，１１６Ａ，１１８Ａ，１１９Ａと、インバータ１２０Ａ，１２１Ａとを含む。
【０３３９】
ＰチャネルＭＯＳトランジスタ１１２Ａ，１１４Ａ，１１７Ａ、およびＮチャネルＭＯＳトランジスタ１１３Ａ，１１５Ａ，１１６Ａ，１１８Ａ，１１９Ａは、厚膜ＭＯＳトランジスタである。また、インバータ１２０Ａ，１２１Ａは、厚膜ＭＯＳトランジスタにより構成される。
【０３４０】
検出回路７６３Ａ，７６４ＡのＰチャネルＭＯＳトランジスタ１１２Ａ，１１４Ａ，１１７Ａ、ＮチャネルＭＯＳトランジスタ１１３Ａ，１１５Ａ，１１６Ａ，１１８Ａ，１１９Ａ、およびインバータ１２０Ａ，１２１Ａは、それぞれ、検出回路７６３，７６４のＰチャネルＭＯＳトランジスタ１１２，１１４，１１７、ＮチャネルＭＯＳトランジスタ１１３，１１５，１１６，１１８，１１９、およびインバータ１２０，１２１に相当する。したがって、検出回路７６３Ａ，７６４Ａにおける各ＭＯＳトランジスタの動作は、上述した動作と同じである。
【０３４１】
検出回路７６３Ａ，７６４Ａにおいては、差動増幅回路ＤＦＡ４は、１．６５Ｖの電圧から成る分圧電圧ＶＰＤＩＶを１．５Ｖの電圧から成る基準電圧ＶｒｅｆＳと比較する。したがって、ＮチャネルＭＯＳトランジスタ１１３Ａが線形動作領域に陥らずに、ゲインおよび応答性のよい領域で分圧電圧ＶＰＤＩＶが基準電圧ＶｒｅｆＳと比較されるためには、１．６５Ｖの電圧がコモンソースＣＳの電位にＮチャネルＭＯＳトランジスタ１１３Ａ，１１５Ａのしきい値電圧を加えた電圧になるようにする必要がある。
【０３４２】
そこで、ＮチャネルＭＯＳトランジスタ１１３Ａ，１１５Ａ，１１６Ａを厚膜ＭＯＳトランジスタにより構成することにより、コモンソースＣＳの電位（０．８Ｖ）にＮチャネルＭＯＳトランジスタ１１３Ａ，１１５Ａのしきい値電圧（０．８Ｖ）を加えた電圧（１．６Ｖ）が比較用の電圧（分圧電圧ＶＰＤＩＶ＝１．６５Ｖ）にほぼ等しくなるようにした。
【０３４３】
これにより、差動増幅回路ＤＦＡ４における比較動作を、応答性およびゲインの良い領域で行なうことができ、検出回路７６３Ａ，７６４Ａにおける分圧電圧ＶＰＤＩＶの検出動作を向上させることができる。
【０３４４】
その他は、実施の形態１と同じである。
実施の形態２によれば、２つの電圧を比較して差動増幅を行なうカレントミラー型の差動増幅回路は、厚膜ＭＯＳトランジスタにより構成され、入力される比較用の電圧は、コモンソースの電位にＭＯＳトランジスタのしきい値電圧を加えた値にほぼ等しいので、応答性およびゲインが良い領域で２つの電圧を比較できる。その結果、検出回路における検出動作をより正確に行なうことができる。
【０３４５】
［実施の形態３］
図２４を参照して、実施の形態３による半導体記憶装置３００は、半導体記憶装置１００の電源回路７０を電源回路７０Ｂに代えたものであり、その他は半導体記憶装置１００と同じである。
【０３４６】
図２５を参照して、電源回路７０Ｂは、電源回路７０のＶＰＰ発生回路７６をＶＰＰ発生回路７６Ｂに代えたものであり、その他は、電源回路７０と同じである。ＶＰＰ発生回路７６Ｂは、ＶＰＰ発生回路７６にレベル変換器７７４を追加し、分割回路７６２を分割回路７６２Ａに代えたものであり、その他はＶＰＰ発生回路７６と同じである。
【０３４７】
図２６を参照して、レベル変換器７７４は、ＰチャネルＭＯＳトランジスタ２０１，２０２と、ＮチャネルＭＯＳトランジスタ２０３〜２０５とを含む。ＰチャネルＭＯＳトランジスタ２０１およびＮチャネルＭＯＳトランジスタ２０３は、ノードＮ２とノードＮ７との間に直列に接続される。ＰチャネルＭＯＳトランジスタ２０２およびＮチャネルＭＯＳトランジスタ２０４は、ノードＮ２とノードＮ７との間に直列に接続される。ＰチャネルＭＯＳトランジスタ２０１およびＮチャネルＭＯＳトランジスタ２０３は、ＰチャネルＭＯＳトランジスタ２０２およびＮチャネルＭＯＳトランジスタ２０４に対して並列に接続される。
【０３４８】
ＮチャネルＭＯＳトランジスタ２０５は、ノードＮ７と接地ノードＮＳ１との間に接続される。ＰチャネルＭＯＳトランジスタ２０１，２０２は、ノード２０６上の電圧をゲート端子に受ける。ＰチャネルＭＯＳトランジスタ２０２のサイズは、ＰチャネルＭＯＳトランジスタ２０１のサイズよりも小さい。
【０３４９】
ＮチャネルＭＯＳトランジスタ２０３は、基準電圧発生回路７２からの基準電圧ＶｒｅｆＳをゲート端子に受ける。ＮチャネルＭＯＳトランジスタ２０４は、ノード２０７上の電圧ＶｒｅｆＤをゲート端子に受ける。ＮチャネルＭＯＳトランジスタ２０５は、基準電圧発生回路７２の電流源７２０からの信号ＢＩＡＳＬをゲート端子に受ける。
【０３５０】
レベル変換器７７４は、ＮチャネルＭＯＳトランジスタ２０５が信号ＢＩＡＳＬをゲート端子に受けると活性化され、１．５Ｖの基準電圧ＶｒｅｆＳを１．１Ｖの基準電圧ＶｒｅｆＤに変換して出力する。ＰチャネルＭＯＳトランジスタ２０２のサイズは、ＰチャネルＭＯＳトランジスタ２０１のサイズよりも小さいので、ノードＮ２からノード２０７へ供給される電荷は、ノードＮ２からノード２０６へ供給される電荷よりも少ない。したがって、ノード２０７上の電位は、ノード２０６上の電位よりも低下し、１．５Ｖの基準電圧ＶｒｅｆＳは、１．１Ｖの基準電圧ＶｒｅｆＤに変換される。
【０３５１】
図２７を参照して、分割回路７６２Ａは、ＰチャネルＭＯＳトランジスタ２０８〜２１０を含む。ＰチャネルＭＯＳトランジスタ２０８〜２１０は、ノードＮ１と接地ノードＮＳ１との間に直列にダイオード接続される。
【０３５２】
したがって、分割回路７６２Ａは、ノードＮ１に供給された昇圧電圧ＶＰＰを３分の１に分圧し、その分圧した分圧電圧ＶＰＤＩＶをノード２１１から検出回路７６３，７６４へ出力する。
【０３５３】
昇圧電圧ＶＰＰは、３．３Ｖの電圧からなるので、分圧電圧ＶＰＤＩＶは１．１Ｖの電圧から成る。
【０３５４】
したがって、差動増幅回路ＤＦＡ２のＮチャネルＭＯＳトランジスタ１１３のゲート端子に印加される電圧は、１．１Ｖの分圧電圧ＶＰＤＩＶであり、ＮチャネルＭＯＳトランジスタ１１５のゲート端子に印加される電圧は、レベル変換器７７４から受ける１．１の基準電圧ＶｒｅｆＤである。
【０３５５】
そうすると、ＮチャネルＭＯＳトランジスタ１１３，１１５のゲート端子に印加される電圧は、差動増幅回路ＤＦＡ２のコモンソースＣＭＳの電位（０．４Ｖ＝ＮチャネルＭＯＳトランジスタ１１６のしきい値電圧）にＮチャネルＭＯＳトランジスタ１１３，１１５のしきい値電圧（０．４Ｖ）を加えた電圧（＝０．４＋０．４＝０．８Ｖ）にほぼ等しい。
【０３５６】
したがって、分割回路７６２Ａにおいて昇圧電圧ＶＰＰを３分の１に分圧することにより、差動増幅回路ＤＦＡ２を薄膜ＭＯＳトランジスタにより構成しても、差動増幅回路ＤＦＡ２における２つの電圧ＶＰＤＩＶ，ＶｒｅｆＤの比較動作を応答性およびゲインの良い領域で行なうことができる。
【０３５７】
上記においては、分割回路７６２Ａは、昇圧電圧ＶＰＰを３分の１に分圧すると説明したが、この発明においては、分割回路７６２Ａは、３分の１に限らず、一般的に、昇圧電圧ＶＰＰをｎ（ｎは自然数）分の１に分圧する回路であればよい。
【０３５８】
その他は、実施の形態１と同じである。
実施の形態３によれば、半導体記憶装置は、ワード線を活性化するための昇圧電圧をｎ分の１に分圧する分割回路を備えるので、カレントミラー型の差動増幅回路において応答性およびゲインが良い領域で２つの電圧を差動増幅することができる。その結果、昇圧電圧を正確に検出することができる。
【０３５９】
［実施の形態４］
図２８を参照して、実施の形態４による半導体記憶装置４００は、半導体記憶装置１００の電源回路７０を電源回路７０Ｃに代えたものであり、その他は、半導体記憶装置１００と同じである。
【０３６０】
図２９を参照して、電源回路７０Ｃは、電源回路７０の基準電圧発生回路７２を基準電圧発生回路７２Ａに代えたものであり、その他は、電源回路７０と同じである。
【０３６１】
基準電圧発生回路７２Ａは、基準電圧発生回路７２のカレントミラー回路７２１をカレントミラー回路７２１Ａに代えたものであり、その他は基準電圧発生回路７２と同じである。
【０３６２】
図３０を参照して、カレントミラー回路７２１Ａは、カレントミラー回路７２１のＰチャネルＭＯＳトランジスタ１６４およびＮチャネルＭＯＳトランジスタ１６５を削除し、ＮチャネルＭＯＳトランジスタ１６６をＮチャネルＭＯＳトランジスタ２１３に代え、ＮチャネルＭＯＳトランジスタ２１２を追加したものであり、その他はカレントミラー回路７２１と同じである。
【０３６３】
ＰチャネルＭＯＳトランジスタ１６８およびＮチャネルＭＯＳトランジスタ２１２，２１３は、ノードＮ２と接地ノードＮＳ１との間に直列に接続される。
【０３６４】
ＮチャネルＭＯＳトランジスタ２１３は、薄膜ＭＯＳトランジスタであり、電流源７２０からの信号ＢＩＡＳＬをゲート端子に受ける。また、ＮチャネルＭＯＳトランジスタ２１２は厚膜ＭＯＳトランジスタであり、ダイオード接続される。
【０３６５】
ＮチャネルＭＯＳトランジスタ２１３は、ＮチャネルＭＯＳトランジスタ１６０，１６１がゲート端子に受ける電圧と同じ電圧から成る信号ＢＩＡＳＬをゲート端子に受けるので、ノード２１４から接地ノードＮＳ１へ一定の電流ｉを流す。
【０３６６】
また、３．３Ｖの電源電圧がノードＮ２に供給され、ノード１６９における電圧は２．５Ｖである。そして、ノード２１４における電圧は、ノード１６９における２．５Ｖの電圧をＮチャネルＭＯＳトランジスタ２１２のしきい値（０．８Ｖ）だけ低下させた１．７Ｖの電圧である。
【０３６７】
したがって、薄膜ＭＯＳトランジスタであるＮチャネルＭＯＳトランジスタ２１３のソース端子とドレイン端子との間には１．７Ｖ程度の電圧しか印加されず、ＮチャネルＭＯＳトランジスタ２１３は、電流源７２０が発生した一定の電流ｉを信頼性よく、写し換えることができる。
【０３６８】
ＮチャネルＭＯＳトランジスタ２１２は、ノード１６９における電圧を薄膜ＭＯＳトランジスタに印加可能な電圧まで低下し、その低下した電圧をＮチャネルＭＯＳトランジスタ２１３に供給するので、ＮチャネルＭＯＳトランジスタ２１２は、薄膜ＭＯＳトランジスタであるＮチャネルＭＯＳトランジスタ２１３を保護する回路である。
【０３６９】
カレントミラー回路７２１Ａは、カレントミラー回路７２１に比べ、ノードＮ１、ＰチャネルＭＯＳトランジスタ１６４、ＮチャネルＭＯＳトランジスタ１６５および接地ノードＮＳ１が存在しないので、貫通電流がカレントミラー回路７２１よりも少なく、消費電流を低減することができる。
【０３７０】
なお、電流源７２０は、電流発生回路を構成する。
その他は、実施の形態１と同じである。
【０３７１】
実施の形態４によれば、半導体記憶装置は、貫通電流を低減して基準電圧ＶｒｅｆＳを発生する基準電圧発生回路を備えるので、通常動作時における消費電力をさらに低減できる。
【０３７２】
［実施の形態５］
図３１を参照して、実施の形態５による半導体記憶装置５００は、接地配線５２０と、接地配線５４０とを備える。接地配線５２０は、３．３Ｖの電源電圧用の接地配線であり、接地配線５４０は、１．５Ｖの電源電圧用の接地配線である。
【０３７３】
接地配線５２０は、領域５１０に配置される。領域５１０には、厚膜ＭＯＳトランジスタを含む基準電圧発生回路７２、電圧降圧回路７３およびＶＰＰ発生回路７６が配置される。そして、これらの基準電圧発生回路７２、電圧降圧回路７３およびＶＰＰ発生回路７６は、接地配線５１０に接続される。
【０３７４】
また、接地配線５４０は、領域５３０に配置される。領域５３０には薄膜ＭＯＳトランジスタを含む１／２Ｖｃｃ発生回路７４，７５および制御回路等が配置される。そして、これらの回路は、接地配線５４０に接続される。
【０３７５】
このように、実施の形態５による半導体記憶装置５００においては、電圧レベルの高い電源電圧用の接地配線５２０は、電圧レベルの低い電源電圧用の接地配線５４０と分離される。接地配線５２０を接地配線５４０と接続すると、２つの接地配線５２０，５４０に主に別々の要因でピーク電流が生じ、それにより、接地配線５２０，５４０間で相互に電位上昇の干渉が生じる。したがって、この電位上昇の干渉を防止するために、接地配線５２０は、接地配線５４０から電気的に切離される。
【０３７６】
接地配線５２０にピーク電流が生じる例としては、アレイ電圧ＶｃｃＳが消費されるＤＲＡＭのセンスアンプ動作などがあり、接地配線５４０にピーク電流が生じる例としては、メモリセルのリード／ライト動作などがある。
【０３７７】
たとえば、複数のバンクを持つ半導体記憶装置では、あるバンクでリード動作中に接地配線５４０の電位が上昇し、その影響を受けた接地配線５２０の電位も上昇してしまうと、この状態で別のバンクがセンスアンプ動作を行なうと、接地配線５２０の電位がさらに上昇し、誤動作を引き起こすことが想定される。
【０３７８】
そこで、この実施の形態５による半導体記憶装置５００においては、接地配線５２０は接地配線５４０から電気的に切り離される。
【０３７９】
なお、半導体装置に一般的に用いられているＰ型基板の場合、基板自体が接地電位となるため完全に絶縁することが困難であるが、基板の電気抵抗をメタル配線の抵抗と比べると、メタル配線の方が、抵抗は十分に小さいので、接地配線５２０を接地配線５４０とメタル配線で接続した場合、接地配線５２０と接地配線５４０との間でノイズが相互に干渉するが、接地配線５２０を接地配線５４０から分離したときは、接地配線５２０と接地配線５４０との間でのノイズの干渉が低減される。
【０３８０】
すなわち、図３２を参照して、Ｐ型基板１に２つのＭＯＳトランジスタ８，９が形成されている。ＭＯＳトランジスタ８は、厚膜ＭＯＳトランジスタであり、ＭＯＳトランジスタ９は、薄膜ＭＯＳトランジスタである。ＭＯＳトランジスタ８は、ソース端子２と、ドレイン端子３と、ゲート端子４とを含む。ＭＯＳトランジスタ９は、ソース端子５と、ドレイン端子６と、ゲート端子７とを含む。
【０３８１】
接地配線５２０は、ＭＯＳトランジスタ８のドレイン端子３に接続される。接地配線５４０は、ＭＯＳトランジスタ９のドレイン端子６に接続される。そして、接地配線５２０は、メタル配線５５０により接地配線５４０と接続される。
【０３８２】
そうすると、Ｐ型基板１を介したＭＯＳトランジスタ８のドレイン端子３とＭＯＳトランジスタ９のドレイン端子６との間の抵抗は大きく、接地配線５２０に発生したノイズは、メタル配線５５０を介して接地配線５４０に伝達され、接地配線５４０に発生したノイズは、メタル配線５５０を介して接地配線５２０に伝達される。その結果、接地配線に発生したノイズは、接地配線５２０，５４０間で相互に干渉し合う。
【０３８３】
一方、図３３に示すように、接地配線５２０が接地配線５４０から電気的に切離されると、ＭＯＳトランジスタ８とＭＯＳトランジスタ９との間には、Ｐ型基板１の大きな抵抗が存在するため、接地配線５２０に発生したノイズは、接地配線５４０に伝達されにくく、接地配線５４０に発生したノイズは、接地配線５２０に伝達されにくい。その結果、接地配線に発生したノイズは、接地配線５２０，５４０間で干渉しにくい。
【０３８４】
その他は、実施の形態１と同じである。
実施の形態５によれば、２つの異なる電源電圧用の２つの接地配線を相互に分離するので、一方の接地配線に生じたノイズが他方の接地配線へ伝達するのを防止できる。その結果、半導体記憶装置における誤動作を防止できる。
【０３８５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】実施の形態１による半導体記憶装置の概略ブロック図である。
【図２】図１に示す電源回路の回路およびブロック図である。
【図３】図２に示すＶｂｂ発生回路に含まれる検出回路の回路図である。
【図４】図２に示すＶｂｂ発生回路に含まれる発振器の回路図である。
【図５】図２に示すＶｂｂ発生回路に含まれるポンプ回路の回路図である。
【図６】図２に示す基準電圧発生回路の回路図である。
【図７】図２に示す電圧降圧回路に含まれる差動増幅回路の回路図である。
【図８】図２に示す電圧降圧回路に含まれるレベル変換器の回路図である。
【図９】図２に示す１／２Ｖｃｃ発生回路の回路図である。
【図１０】図２に示すＶＰＰ発生回路に含まれる分割回路および検出回路の回路図である。
【図１１】図２に示すＶＰＰ発生回路に含まれる発振器の回路図である。
【図１２】図２に示すＶＰＰ発生回路に含まれるポンプ回路の回路図である。
【図１３】図２に示すＶＰＰ発生回路に含まれるレベル変換器の回路図およびポンプ回路のブロック図である。
【図１４】図２に示すＶＰＰ発生回路に含まれるレベル変換器の他の回路図およびポンプ回路のブロック図である。
【図１５】実施の形態１における４Ｍｂの容量を有する半導体記憶装置の概略ブロック図である。
【図１６】実施の形態１における４Ｍｂの容量を有する半導体記憶装置の他の概略ブロック図である。
【図１７】実施の形態１における１Ｍｂの容量を有する半導体記憶装置の概略ブロック図である。
【図１８】シャッフル配置を説明するための回路配置図である。
【図１９】実施の形態２による半導体記憶装置の概略ブロック図である。
【図２０】図１９に示す電源回路の回路図およびブロック図である。
【図２１】図２０に示すＶｂｂ発生回路に含まれる検出回路の回路図である。
【図２２】図２０に示すＶｂｂ発生回路に含まれるレベル変換器の回路図である。
【図２３】図２０に示すＶＰＰ発生回路に含まれる分割回路および検出回路の回路図である。
【図２４】実施の形態３による半導体記憶装置の概略ブロック図である。
【図２５】図２４に示す電源回路の回路図およびブロック図である。
【図２６】図２５に示すＶＰＰ発生回路に含まれるレベル変換器の回路図である。
【図２７】図２５に示すＶＰＰ発生回路に含まれる分割回路および検出回路の回路図である。
【図２８】実施の形態４による半導体記憶装置の概略ブロック図である。
【図２９】図２８に示す電源回路の回路図およびブロック図である。
【図３０】図２９に示す基準電圧発生回路の回路図である。
【図３１】実施の形態５による半導体記憶装置の接地配線を示す平面図である。
【図３２】半導体記憶装置における断面図である。
【図３３】半導体記憶装置における他の断面図である。
【図３４】ロジック混載メモリの概略ブロック図である。
【図３５】図３４に示すＤＲＡＭの概略ブロック図である。
【図３６】図３５に示す電源回路の回路図およびブロック図である。
【図３７】１６Ｍｂの容量を有する従来の半導体記憶装置の概略ブロック図である。
【図３８】４Ｍｂの容量を有する従来の半導体記憶装置の概略ブロック図である。
【図３９】２Ｍｂの容量を有する従来の半導体記憶装置の概略ブロック図である。
【図４０】１Ｍｂの容量を有する従来の半導体記憶装置の概略ブロック図である。
【符号の説明】
１　Ｐ型基板、２，５　ソース端子、３，６　ドレイン端子、４，７　ゲート端子、８，９　ＭＯＳトランジスタ、１０，１０Ａ，１０Ｂ，１０Ｃ，２０，８０１，８０２　メモリセルアレイ、３０，８０３　ロウコラムデコーダ、４０，５０，８０４，８０５　データバス、６０，７１０，７３１，７６１，８０６，８５２，８７２，９０２　制御回路、７０，７０Ａ，７０Ｂ，７０Ｃ，８０７　電源回路、７１，８５０　Ｖｂｂ発生回路、７２，７２Ａ，８６０　基準電圧発生回路、７３，８７０　電圧降圧回路、７４，７５，８８０，８９０　１／２Ｖｃｃ発生回路、７６，７６Ａ，７６Ｂ，９００　ＶＰＰ発生回路、７７　回路群、８０，８０８　テスト回路、１００，１００Ａ，１００Ｂ，１００Ｃ，２００，３００，４００，５００　半導体記憶装置、１０４，１１３，１１３Ａ，１１５，１１５Ａ，１１６，１１６Ａ，１１８，１１８Ａ，１１９，１１９Ａ，１２３，１２６，１２７，１３１，１３２，１３５，１３６，１３９，１４０，１４３，１４４，１５０，１５１，１５４，１５６，１６０，１６１，１６５，１６６，１７７，１８０，１８４，１８７，１９３，１９５，２０３〜２０５，２１２，２１３，７３４，７３７，８７５，８７８，７１１３，７１１３Ａ，７１１４，７１１４Ａ，７１１５〜７１１８，７１１５Ａ〜７１１８Ａ，７１２３，７１２３Ａ，７１２５，７１２５Ａ，７１２８，７１２８Ａ，７１２９，７１２９Ａ，７１３２，７１３５，７１３６，７１３９，７１４０，７１４３，７１４４，７１４７，７１４８，７１５１，７１５２　ＮチャネルＭＯＳトランジスタ、１０５，１２０，１２０Ａ，１２１，１２１Ａ，１４５〜１４７，１８８〜１９０，１９６，１９７〜１９９，７１３０，７１３０Ａ，７１５３，７１５５〜７１５７，ＩＶ１，ＩＶ２　インバータ、１１０〜１１２，１１２Ａ，１１４，１１４Ａ，１１７，１１７Ａ，１２２，１２５，１２６，１２９，１３０，１３３，１３４，１３７，１３８，１４１，１４２，１４８，１５２，１５３，１５５，１５７，１５９，１６４，１６８，１７０〜１７５，１７８，１８１〜１８３，１８５，１８６，１９４，２０１，２０２，２０８〜２１０，７３５，７３８，８７４，８７７，７１１１，７１１１Ａ，７１１２，７１１２Ａ，７１２２，７１２２Ａ，７１２４，７１２４Ａ，７１２６，７１２６Ａ，７１２７，７１２７Ａ，７１３１，７１３３，７１３４，７１３７，７１３８，７１４１，７１４２，７１４５，７１４６，７１４９，７１５０，７１５８〜７１６３　ＰチャネルＭＯＳトランジスタ、１２４，７１５４　ＡＮＤゲート、１５８，１７６，１７９　抵抗、１６２，１６３，１６９，１９１，１９２，２０６，２０７，２１４，７１１９，７１１９Ａ，７１２１，７１２１Ａ，Ｎ１〜Ｎ７，ＮＬ１〜ＮＬ６　ノード、５１０，５３０　領域、５２０，５４０　接地配線、５５０　メタル配線、７００　ロジック混載メモリ、７１１，７１１Ａ，７６３，７６３Ａ，７６４，７６４Ａ，８５３，９０４，９０５　検出回路、７１２，７６５，８５４，９０６　発振器、７１３，７６７，８５５，９０７〜９１０　ポンプ回路、７２０，８６１　電流源、７２１，７２１Ａ，ＣＭＣ　カレントミラー回路、７２２，８６２　電圧発生回路、７３２，７６６，７７０〜７７４，８５１，８７１，９０１　レベル変換器、７３３，７３６，８７３，８７６，ＤＦＡ１〜ＤＦＡ４　差動増幅回路、７６２，７６２Ａ，９０３　分割回路、８００　ＤＲＡＭ、８１０，８２０　ＳＲＡＭ、８３０　ロジック回路、ＣＭＳ　コモンソース、ＣＫＴＲＥ　リセット回路、ＮＯＵＴ　出力ノード、ＮＳ１，ＮＳ２　接地ノード。

Claims (11)

1. データを記憶するメモリセルアレイと、
   前記メモリセルアレイに前記データを入出力する周辺回路と、
   前記メモリセルアレイおよび前記周辺回路に電源電圧を供給する電源回路とを備え、
   前記電源回路は、
   第１のゲート酸化膜厚を有する厚膜トランジスタにより構成され、かつ、前記メモリセルアレイに前記データを入出力するための内部電圧を各々が発生するｍ（ｍは自然数）個の電圧発生回路を含む第１の電源回路群と、
   前記第１のゲート酸化膜厚よりも薄い第２のゲート酸化膜厚を有する薄膜トランジスタにより構成され、各々が内部電圧を発生するｎ（ｎは自然数）個の電圧発生回路を含む第２の電源回路群とから成り、
   前記第１の電源回路群は、前記メモリセルアレイに対応して前記メモリセルアレイに隣接した第１の領域に配置され、かつ、前記ｍ個の電圧発生回路は前記第１の領域にｍ個にユニット化して配置され、
   前記第２の電源回路群は、前記第１の領域と異なる第２の領域に配置され、かつ、前記ｎ個の電圧発生回路は、前記第２の領域内でシャッフル配置される、半導体記憶装置。
2. 前記第１の電源回路群は、
   前記メモリセルアレイに含まれる複数のワード線を活性化するための昇圧電圧を発生する第１の電圧発生回路と、
   前記メモリセルアレイに供給されるアレイ電圧を発生する第２の電圧発生回路と、
   前記第２の電圧発生回路において用いられる基準電圧を発生する第３の電圧発生回路とから成り、
   前記第１および第２の電圧発生回路は、前記メモリセルアレイに接する位置にユニット化して配置される、請求項１に記載の半導体記憶装置。
3. 前記第２の電源回路群は、
   前記メモリセルアレイに含まれる複数のメモリセルに供給されるセルプレート電圧を発生する第４の電圧発生回路と、
   前記メモリセルアレイに含まれるビット線対をプリチャージするためのプリチャージ電圧を発生する第５の電圧発生回路と、
   前記メモリセルアレイに供給される負電圧を発生する第６の電圧発生回路とから成る、請求項２に記載の半導体記憶装置。
4. 前記メモリセルアレイは、当該半導体記憶装置の記憶容量に応じて決定される複数のブロックを含み、
   前記第１の電圧発生回路は、前記第２の電圧発生回路が接するブロックと異なるブロックに接する位置に配置される、請求項２に記載の半導体記憶装置。
5. 前記メモリセルアレイは、当該半導体記憶装置の記憶容量に応じて決定される複数のブロックを含み、
   前記第２の領域は、前記複数のブロックに共通に設けられる、請求項１に記載の半導体記憶装置。
6. 前記ユニット化して配置される前記ｍ個の電圧発生回路は、昇圧電圧を発生する昇圧電圧発生回路を含み、
   前記昇圧電圧発生回路は、
   前記厚膜トランジスタにより構成され、前記データの入出力時に前記メモリセルアレイに供給される前記昇圧電圧を発生する第１のポンプ回路と、
   前記昇圧電圧の電圧レベルを検出し、その検出した電圧レベルに応じた信号を、前記昇圧電圧の発生を制御する制御信号を生成するために出力する第１の電圧検出回路とからなり、
   前記シャッフル配置されるｎ個の電圧発生回路は、負電圧を発生する負電圧発生回路を含み、
   前記負電圧発生回路は、
   前記薄膜トランジスタにより構成され、前記メモリセルアレイに供給される負電圧を発生する第２のポンプ回路と、
   前記負電圧の電圧レベルを検出し、その検出した電圧レベルに応じた信号を、前記負電圧の発生を制御する制御信号を生成するために出力する第２の電圧検出回路とからなり、
   前記第１および第２の電圧検出回路は、前記厚膜トランジスタを用いて構成される、請求項１に記載の半導体記憶装置。
7. 前記第１の電圧検出回路は、
   前記昇圧電圧を分圧した分圧電圧を出力する分圧回路と、
   前記分圧電圧を第１の基準電圧と比較し、その比較結果に応じた電圧レベルから成る信号を出力するカレントミラー型の第１の差動増幅回路とを含み、
   前記第１の差動増幅回路は、前記厚膜トランジスタにより構成され、
   前記分圧電圧は、前記第１の差動増幅回路のコモンソースの電位に前記厚膜トランジスタのしきい値電圧を加えた電圧レベルを有し、
   前記第２の電圧検出回路は、
   前記負電圧の電圧レベルに対応した正電圧を出力するカレントミラー型の第２の差動増幅回路と、
   前記正電圧を第２の基準電圧と比較し、その比較結果に応じた電圧レベルから成る信号を出力するカレントミラー型の第３の差動増幅回路とを含み、
   前記第３の差動増幅回路は、前記厚膜トランジスタにより構成され、
   前記正電圧は、前記第３の差動増幅回路のコモンソースの電位に前記厚膜トランジスタのしきい値電圧を加えた電圧レベルを有する、請求項６に記載の半導体記憶装置。
8. 前記ユニット化して配置される前記ｍ個の電圧発生回路は、昇圧電圧を発生する昇圧電圧発生回路を含み、
   前記昇圧電圧発生回路は、
   前記厚膜トランジスタにより構成され、前記データの入出力時に前記メモリセルアレイに供給される前記昇圧電圧を発生するポンプ回路と、
   前記昇圧電圧の電圧レベルを検出し、その検出した電圧レベルに応じた信号を、前記昇圧電圧の発生を制御する制御信号を生成するために出力する電圧検出回路とを含み、
   前記電圧検出回路は、
   前記昇圧電圧をｐ（ｐは３以上の自然数）分の１に分圧した分圧電圧を出力する分圧回路と、
   前記分圧電圧を基準電圧と比較し、その比較結果に応じた電圧レベルから成る信号を出力するカレントミラー型の差動増幅回路とを含み、
   前記差動増幅回路は、前記薄膜トランジスタにより構成され、
   前記分圧電圧は、前記差動増幅回路のコモンソースの電位に前記薄膜トランジスタのしきい値電圧を加えた電圧レベルを有する、請求項１に記載の半導体記憶装置。
9. 前記ユニット化して配置される前記ｍ個の電圧発生回路は、電圧発生回路を含み、
   前記電圧発生回路は、
   第１の電圧レベルを有する第１の電源電圧により駆動され、前記第１の電源電圧が供給されるまで不活性化信号を出力する信号出力回路と、
   前記第１の電圧レベルよりも高い第２の電圧レベルを有する第２の電源電圧により駆動され、前記メモリセルアレイを動作させるための内部電圧を発生するポンプ回路とを含み、
   前記ポンプ回路は、前記不活性化信号に応じて前記メモリセルアレイを不活性化するための電圧レベルから成る内部電圧を発生する、請求項１に記載の半導体記憶装置。
10. 前記ユニット化して配置される前記ｍ個の電圧発生回路は、前記データの入出力時に前記メモリセルアレイに供給される内部電圧を発生するための基準電圧を発生する基準電圧発生回路を含み、
    前記基準電圧発生回路は、
    一定電流を発生し、その発生した一定電流に応じた電圧レベルを有する第１の電圧を出力する電流発生回路と、
    前記第１の電圧を受けて前記一定電流と同じ電流を発生し、その発生した電流に応じた電圧レベルを有する第２の電圧を出力する電流ミラー回路と、
    前記第２の電圧を受け、その受けた第２の電圧に応じて前記基準電圧を発生する電圧発生回路とを含み、
    前記電流発生回路は、前記薄膜トランジスタにより構成され、
    前記電圧発生回路は、前記厚膜トランジスタを含み、
    前記電流ミラー回路は、前記第１の電圧を受ける前記薄膜トランジスタを含む、請求項１に記載の半導体記憶装置。
11. 第１の電源電圧により駆動される前記厚膜トランジスタを含む前記ｍ個の電圧発生回路に第１の接地電圧を供給する第１の接地線と、
    前記第１の電源電圧よりも低い電圧レベルを有する第２の電源電圧により駆動される前記薄膜トランジスタを含む前記ｎ個の電圧発生回路に第２の接地電圧を供給する第２の接地線とをさらに備え、
    前記第１の接地線は、前記第２の接地線と切離される、請求項１に記載の半導体記憶装置。

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