JPH0963264A - 同期型ｄｒａｍ - Google Patents
同期型ｄｒａｍInfo
- Publication number
- JPH0963264A JPH0963264A JP7210259A JP21025995A JPH0963264A JP H0963264 A JPH0963264 A JP H0963264A JP 7210259 A JP7210259 A JP 7210259A JP 21025995 A JP21025995 A JP 21025995A JP H0963264 A JPH0963264 A JP H0963264A
- Authority
- JP
- Japan
- Prior art keywords
- precharge
- bit line
- circuit
- burst
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】入出力動作を外部クロックに同期させて行うＳ
ＤＲＡＭに関し、バースト長をフルコラムとする場合で
あっても、バースト動作終了後にビット線のプリチャー
ジを自動的に行わせることができるようにし、ＣＰＵと
の間のデータ転送の効率化を図る。 【解決手段】バースト長がフルコラムに設定されている
場合においても、バーストモードへのエントリの際に、
アドレス信号Ａ１０をＨレベルとする場合には、バース
ト・ストップ・コマンド（ＢＳＴＰ）が入力された場
合、バーストモード終了後、ビット線のプリチャージを
行わせる。
ＤＲＡＭに関し、バースト長をフルコラムとする場合で
あっても、バースト動作終了後にビット線のプリチャー
ジを自動的に行わせることができるようにし、ＣＰＵと
の間のデータ転送の効率化を図る。 【解決手段】バースト長がフルコラムに設定されている
場合においても、バーストモードへのエントリの際に、
アドレス信号Ａ１０をＨレベルとする場合には、バース
ト・ストップ・コマンド（ＢＳＴＰ）が入力された場
合、バーストモード終了後、ビット線のプリチャージを
行わせる。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミック・ラ
ンダム・アクセス・メモリ（Ｄynamic ＲandomＡccess
Ｍemory．以下、ＤＲＡＭという）のうち、入出力動作
を外部クロックに同期させて行う同期型ＤＲＡＭ（Ｓyn
chronous ＤＲＡＭ．以下、ＳＤＲＡＭという）に関す
る。
ンダム・アクセス・メモリ（Ｄynamic ＲandomＡccess
Ｍemory．以下、ＤＲＡＭという）のうち、入出力動作
を外部クロックに同期させて行う同期型ＤＲＡＭ（Ｓyn
chronous ＤＲＡＭ．以下、ＳＤＲＡＭという）に関す
る。
【０００２】
【従来の技術】近年、ＤＲＡＭにおける微細化、高速化
の流れは、従来型のＤＲＡＭと略同一の製造コストで、
１００ＭＨｚの高速データ転送を可能にしたＳＤＲＡＭ
に移行している。
の流れは、従来型のＤＲＡＭと略同一の製造コストで、
１００ＭＨｚの高速データ転送を可能にしたＳＤＲＡＭ
に移行している。
【０００３】しかし、ＳＤＲＡＭは多機能であるため、
ＪＥＤＥＣ（Ｊoint ＥlectronicＤevice Ｅngineering
Ｃouncil-Ｅlectronic Ｉndustrial Ａssociation）に
おいて必要最小限の機能が標準化されているに過ぎず、
各製造メーカがプラスαの機能を盛り込んでいるのが実
情である。
ＪＥＤＥＣ（Ｊoint ＥlectronicＤevice Ｅngineering
Ｃouncil-Ｅlectronic Ｉndustrial Ａssociation）に
おいて必要最小限の機能が標準化されているに過ぎず、
各製造メーカがプラスαの機能を盛り込んでいるのが実
情である。
【０００４】ところで、ＳＤＲＡＭは、センスアンプを
ＳＲＡＭキャッシュのように使用しており、同一ページ
内であれば高速にデータ転送ができるので、バーストモ
ード（Ｂurst Ｍode）と呼ばれる、同一ページ内のデー
タに連続してアクセスすることができる動作モードが用
意されている。
ＳＲＡＭキャッシュのように使用しており、同一ページ
内であれば高速にデータ転送ができるので、バーストモ
ード（Ｂurst Ｍode）と呼ばれる、同一ページ内のデー
タに連続してアクセスすることができる動作モードが用
意されている。
【０００５】このバーストモードにおいて、連続してア
クセスできるビット数は、バースト長(Ｂurst Ｌength)
と呼ばれるが、バースト長は、通常、１ビット、２ビッ
ト、４ビット、８ビット、１ページ全ビットの５種類が
あり、プログラミング可能になっている。
クセスできるビット数は、バースト長(Ｂurst Ｌength)
と呼ばれるが、バースト長は、通常、１ビット、２ビッ
ト、４ビット、８ビット、１ページ全ビットの５種類が
あり、プログラミング可能になっている。
【０００６】そこで、バースト長が２ビット以上の場合
には、ユーザは、１ビット目のアドレスを与えるだけ
で、内部で自動的にアドレスをカウントアップし、プロ
グラミングされた所定のビット数にアクセスすることが
できる。
には、ユーザは、１ビット目のアドレスを与えるだけ
で、内部で自動的にアドレスをカウントアップし、プロ
グラミングされた所定のビット数にアクセスすることが
できる。
【０００７】ここに、バースト長が１ビット、２ビッ
ト、４ビット、８ビットの場合には、バーストモードに
エントリする際に、オートプリチャージ付きでないリー
ド・コマンド（ＲＤ）又はオートプリチャージ付きでな
いライト・コマンド（ＷＲ）を入力すると、リード動作
又はライト動作が終了した後は、選択されていたワード
線が立ち上がった状態のまま、コマンド待ちの状態にな
る。
ト、４ビット、８ビットの場合には、バーストモードに
エントリする際に、オートプリチャージ付きでないリー
ド・コマンド（ＲＤ）又はオートプリチャージ付きでな
いライト・コマンド（ＷＲ）を入力すると、リード動作
又はライト動作が終了した後は、選択されていたワード
線が立ち上がった状態のまま、コマンド待ちの状態にな
る。
【０００８】これに対して、バーストモードにエントリ
する際に、オートプリチャージ付きのリード・コマンド
（ＲＤＡ）又はオートプリチャージ付きのライト・コマ
ンド（ＷＲＡ）を入力すると、リード動作又はライト動
作を終了した後に、選択されていたワード線を自動的に
非選択状態とし、ビット線のプリチャージ動作を開始さ
せることができる。
する際に、オートプリチャージ付きのリード・コマンド
（ＲＤＡ）又はオートプリチャージ付きのライト・コマ
ンド（ＷＲＡ）を入力すると、リード動作又はライト動
作を終了した後に、選択されていたワード線を自動的に
非選択状態とし、ビット線のプリチャージ動作を開始さ
せることができる。
【０００９】図４は、このようなオートプリチャージ機
能を利用したオートプリチャージ動作の一例を示す波形
図であり、バースト長を８ビット、リード・コマンドの
入力から出力データが確定するまでのサイクル数、即
ち、ＣＡＳレイテンシ（ＣＡＳＬatency）を２とする例
を示している。
能を利用したオートプリチャージ動作の一例を示す波形
図であり、バースト長を８ビット、リード・コマンドの
入力から出力データが確定するまでのサイクル数、即
ち、ＣＡＳレイテンシ（ＣＡＳＬatency）を２とする例
を示している。
【００１０】なお、ＣＬＫは外部クロック、／ＣＳはチ
ップセレクト信号、／ＲＡＳはロウアドレス・ストロー
ブ信号、／ＣＡＳはコラムアドレス・ストローブ信号、
／ＷＥはライト・イネーブル信号、Ａ０〜Ａ１０はアド
レス信号である。
ップセレクト信号、／ＲＡＳはロウアドレス・ストロー
ブ信号、／ＣＡＳはコラムアドレス・ストローブ信号、
／ＷＥはライト・イネーブル信号、Ａ０〜Ａ１０はアド
レス信号である。
【００１１】また、ＷＬはワード線、ＢＬ、／ＢＬは対
をなすビット線、ＣＬはコラム選択信号、ＤＱは入出力
データ、ＡＣＴＶはバンク・アクティブ・コマンド、Ｒ
ＤＡはオートプリチャージ付きのリード・コマンドであ
る。
をなすビット線、ＣＬはコラム選択信号、ＤＱは入出力
データ、ＡＣＴＶはバンク・アクティブ・コマンド、Ｒ
ＤＡはオートプリチャージ付きのリード・コマンドであ
る。
【００１２】ここに、アドレス信号Ａ１０は、リード・
コマンド又はライト・コマンドの入力時には、コマンド
を構成するコードとされており、アドレス信号Ａ１０＝
Ｌレベルの場合には、オートプリチャージ付きでないリ
ード・コマンド（ＲＤ）又はオートプリチャージ付きで
ないライト・コマンド（ＷＲ）と認識され、アドレス信
号Ａ１０＝Ｈレベルの場合には、オートプリチャージ付
きのリード・コマンド（ＲＤＡ）又はオートプリチャー
ジ付きのライト・コマンド（ＷＲＡ）と認識される。
コマンド又はライト・コマンドの入力時には、コマンド
を構成するコードとされており、アドレス信号Ａ１０＝
Ｌレベルの場合には、オートプリチャージ付きでないリ
ード・コマンド（ＲＤ）又はオートプリチャージ付きで
ないライト・コマンド（ＷＲ）と認識され、アドレス信
号Ａ１０＝Ｈレベルの場合には、オートプリチャージ付
きのリード・コマンド（ＲＤＡ）又はオートプリチャー
ジ付きのライト・コマンド（ＷＲＡ）と認識される。
【００１３】この図４の例においては、バンク・アクテ
ィブ・コマンド（ＡＣＴＶ）が入力され、ロウアドレス
ＲＡが読み込まれた後、オートプリチャージ付きのリー
ド・コマンド（ＲＤＡ）が入力され、コラムアドレスＣ
Ａが取り込まれている。
ィブ・コマンド（ＡＣＴＶ）が入力され、ロウアドレス
ＲＡが読み込まれた後、オートプリチャージ付きのリー
ド・コマンド（ＲＤＡ）が入力され、コラムアドレスＣ
Ａが取り込まれている。
【００１４】この結果、コラムアドレスＣＡ、ＣＡ＋１
・・・ＣＡ＋７を選択するコラム選択信号ＣＬが順にコ
ラムデコーダからコラムゲートに対して出力され、これ
に対応して、データＤＱ、ＤＱ＋１・・・ＤＱ＋７が順
に出力される。
・・・ＣＡ＋７を選択するコラム選択信号ＣＬが順にコ
ラムデコーダからコラムゲートに対して出力され、これ
に対応して、データＤＱ、ＤＱ＋１・・・ＤＱ＋７が順
に出力される。
【００１５】そして、コラムアドレスＣＡ＋７を選択す
るコラム選択信号ＣＬの立ち下がりを受けて、選択され
ていたワード線ＷＬが自動的に非選択状態とされて、ビ
ット線ＢＬ、／ＢＬのプリチャージが行われる。
るコラム選択信号ＣＬの立ち下がりを受けて、選択され
ていたワード線ＷＬが自動的に非選択状態とされて、ビ
ット線ＢＬ、／ＢＬのプリチャージが行われる。
【００１６】これに対して、バースト長を１ページ全ビ
ットとするバーストモードは、フルコラム（Ｆull Ｃol
umn）と呼ばれるが、バースト長をフルコラムとする場
合には、内部的にはバーストモードの終了という概念が
なく、したがって、オートプリチャージ動作というもの
も存在しない。
ットとするバーストモードは、フルコラム（Ｆull Ｃol
umn）と呼ばれるが、バースト長をフルコラムとする場
合には、内部的にはバーストモードの終了という概念が
なく、したがって、オートプリチャージ動作というもの
も存在しない。
【００１７】即ち、バースト長をフルコラムとする場合
には、バースト動作の終了を指示するバースト・ストッ
プ・コマンド（ＢＳＴＰ）を入力しない限り、アドレス
のカウント・アップ→アクセスの動作が際限なく繰り返
される。
には、バースト動作の終了を指示するバースト・ストッ
プ・コマンド（ＢＳＴＰ）を入力しない限り、アドレス
のカウント・アップ→アクセスの動作が際限なく繰り返
される。
【００１８】図５はバースト・ストップ・コマンド（Ｂ
ＳＴＰ）によるバースト終了動作の一例を示す波形図で
あり、図５に示すように、バースト長がフルコラムの場
合、バースト・ストップ・コマンド（ＢＳＴＰ）を入力
すると、バーストモードが終了し、選択されていたワー
ド線ＷＬが立ち上がった状態のまま、コマンド待ちの状
態になる。
ＳＴＰ）によるバースト終了動作の一例を示す波形図で
あり、図５に示すように、バースト長がフルコラムの場
合、バースト・ストップ・コマンド（ＢＳＴＰ）を入力
すると、バーストモードが終了し、選択されていたワー
ド線ＷＬが立ち上がった状態のまま、コマンド待ちの状
態になる。
【００１９】ここに、たとえば、記憶容量を１６Ｍビッ
トとし、出力ビット構成を×４とするＳＤＲＡＭの場
合、通常、コラムアドレスはＡ０〜Ａ９で示され、１ペ
ージの長さは、１０２４（１Ｋ）ビットになるが、この
場合、１ビットをアクセスするのに１０ｎｓ（１００Ｍ
Ｈｚ）の時間を必要とすると、１ページ全ビットをアク
セスするには、１０.２４μｓの時間が必要となる。
トとし、出力ビット構成を×４とするＳＤＲＡＭの場
合、通常、コラムアドレスはＡ０〜Ａ９で示され、１ペ
ージの長さは、１０２４（１Ｋ）ビットになるが、この
場合、１ビットをアクセスするのに１０ｎｓ（１００Ｍ
Ｈｚ）の時間を必要とすると、１ページ全ビットをアク
セスするには、１０.２４μｓの時間が必要となる。
【００２０】他方において、リフレッシュの間隔は、最
大でも、１６.５μｓであることが要求されるので、１
ページ全ビットにアクセスした後に、そのワード線を立
ち上げたままの状態で、再度、その１ページ全ビットに
アクセスすることは少ないと思われ、１ページ全ビット
にアクセスした後は、プリチャージを行うのが通常であ
ると思われる。
大でも、１６.５μｓであることが要求されるので、１
ページ全ビットにアクセスした後に、そのワード線を立
ち上げたままの状態で、再度、その１ページ全ビットに
アクセスすることは少ないと思われ、１ページ全ビット
にアクセスした後は、プリチャージを行うのが通常であ
ると思われる。
【００２１】ところが、前述したように、バースト長が
フルコラムの場合には、オートプリチャージ動作が存在
しないため、バースト動作終了後、ビット線ＢＬ、／Ｂ
Ｌのプリチャージを行わせる場合には、図６に示すよう
に、バースト・ストップ・コマンド（ＢＳＴＰ）を入力
した後、更に、プリチャージ・コマンド（ＰＲＥ）を入
力する必要がある。
フルコラムの場合には、オートプリチャージ動作が存在
しないため、バースト動作終了後、ビット線ＢＬ、／Ｂ
Ｌのプリチャージを行わせる場合には、図６に示すよう
に、バースト・ストップ・コマンド（ＢＳＴＰ）を入力
した後、更に、プリチャージ・コマンド（ＰＲＥ）を入
力する必要がある。
【００２２】
【発明が解決しようとする課題】しかし、このように、
バースト・ストップ・コマンド（ＢＳＴＰ）を入力した
後、更に、プリチャージ・コマンド（ＰＲＥ）を入力す
る場合には、バースト・ストップ・コマンド（ＢＳＴ
Ｐ）及びプリチャージ・コマンド（ＰＲＥ）の入力に要
する２サイクルの間、ＣＰＵとＳＤＲＡＭとの間では、
データの転送を行うことができなくなり、データ転送の
高速化が妨げられることになる。
バースト・ストップ・コマンド（ＢＳＴＰ）を入力した
後、更に、プリチャージ・コマンド（ＰＲＥ）を入力す
る場合には、バースト・ストップ・コマンド（ＢＳＴ
Ｐ）及びプリチャージ・コマンド（ＰＲＥ）の入力に要
する２サイクルの間、ＣＰＵとＳＤＲＡＭとの間では、
データの転送を行うことができなくなり、データ転送の
高速化が妨げられることになる。
【００２３】本発明は、かかる点に鑑み、バースト長を
フルコラムとする場合であっても、バースト動作終了後
にプリチャージを自動的に行わせることができるように
し、ＣＰＵとの間のデータ転送の効率化を図ることがで
きるようにしたＳＤＲＡＭを提供することを目的とす
る。
フルコラムとする場合であっても、バースト動作終了後
にプリチャージを自動的に行わせることができるように
し、ＣＰＵとの間のデータ転送の効率化を図ることがで
きるようにしたＳＤＲＡＭを提供することを目的とす
る。
【００２４】
【課題を解決するための手段】本発明のＳＤＲＡＭは、
セルが接続されたデータ伝送路をなすビット線のプリチ
ャージを行うビット線プリチャージ回路と、ビット線の
プリチャージの要求があった場合には、ビット線プリチ
ャージ回路にビット線のプリチャージを行わせる第１の
制御回路と、外部から入力されるコマンドを認識して、
第１の制御回路に対してビット線のプリチャージの要求
を行う第２の制御回路とを有してなるＳＤＲＡＭであっ
て、第２の制御回路は、バースト長がフルコラムに設定
されている場合においても、バーストモードへのエント
リの際に、ビット線のオートプリチャージを要求するか
否かの選択を受け付け、バーストモードへのエントリが
ビット線のオートプリチャージを要求するものである場
合には、バーストモードの終了後にビット線のプリチャ
ージが行われるように、第１の制御回路に対してビット
線のプリチャージの要求を行うように構成するというも
のである。
セルが接続されたデータ伝送路をなすビット線のプリチ
ャージを行うビット線プリチャージ回路と、ビット線の
プリチャージの要求があった場合には、ビット線プリチ
ャージ回路にビット線のプリチャージを行わせる第１の
制御回路と、外部から入力されるコマンドを認識して、
第１の制御回路に対してビット線のプリチャージの要求
を行う第２の制御回路とを有してなるＳＤＲＡＭであっ
て、第２の制御回路は、バースト長がフルコラムに設定
されている場合においても、バーストモードへのエント
リの際に、ビット線のオートプリチャージを要求するか
否かの選択を受け付け、バーストモードへのエントリが
ビット線のオートプリチャージを要求するものである場
合には、バーストモードの終了後にビット線のプリチャ
ージが行われるように、第１の制御回路に対してビット
線のプリチャージの要求を行うように構成するというも
のである。
【００２５】本発明によれば、バースト長がフルコラム
に設定されている場合であっても、プリチャージ・コマ
ンド（ＰＲＥ）を入力することなく、自動的にビット線
のプリチャージを実行することができる。
に設定されている場合であっても、プリチャージ・コマ
ンド（ＰＲＥ）を入力することなく、自動的にビット線
のプリチャージを実行することができる。
【００２６】
【発明の実施の形態】以下、図１〜図３を参照して、本
発明の実施の形態の一例について、本発明を２個のバン
クＡ、Ｂを有する記憶容量１６ＭビットのＳＤＲＡＭに
適用した場合を例にして説明する。
発明の実施の形態の一例について、本発明を２個のバン
クＡ、Ｂを有する記憶容量１６ＭビットのＳＤＲＡＭに
適用した場合を例にして説明する。
【００２７】図１は本発明の実施の形態の一例の要部を
示すブロック回路図であり、図１中、１はセルが配列さ
れてなるセルアレイ、２はアドレス信号Ａ０〜Ａ１１が
入力されるアドレス入力回路である。
示すブロック回路図であり、図１中、１はセルが配列さ
れてなるセルアレイ、２はアドレス信号Ａ０〜Ａ１１が
入力されるアドレス入力回路である。
【００２８】なお、アドレス信号Ａ１１は、バンクを選
択するためのバンク・アドレス信号であり、バンクＡを
選択する場合にはＬレベル、バンクＢを選択する場合に
はＨレベルとされる。
択するためのバンク・アドレス信号であり、バンクＡを
選択する場合にはＬレベル、バンクＢを選択する場合に
はＨレベルとされる。
【００２９】また、３はアドレス入力回路２に入力され
たロウアドレス信号を取り込むロウアドレス取り込み回
路、４はロウアドレス取り込み回路３に取り込まれたロ
ウアドレス信号をデコードしてワード線の選択を行うロ
ウデコーダである。
たロウアドレス信号を取り込むロウアドレス取り込み回
路、４はロウアドレス取り込み回路３に取り込まれたロ
ウアドレス信号をデコードしてワード線の選択を行うロ
ウデコーダである。
【００３０】また、５はアドレス入力回路に入力された
コラムアドレス信号を取り込むコラムアドレス取り込み
回路、６はコラムアドレス取り込み回路５に取り込まれ
たコラムアドレス信号をデコードして、コラムの選択を
行うコラム選択信号を出力するコラムデコーダである。
コラムアドレス信号を取り込むコラムアドレス取り込み
回路、６はコラムアドレス取り込み回路５に取り込まれ
たコラムアドレス信号をデコードして、コラムの選択を
行うコラム選択信号を出力するコラムデコーダである。
【００３１】また、７はコラムデコーダから出力される
コラム選択信号に基づいてコラムの選択を行うコラムゲ
ート、８はセルアレイ１から読み出されたデータの増幅
を行うセンスアンプである。
コラム選択信号に基づいてコラムの選択を行うコラムゲ
ート、８はセルアレイ１から読み出されたデータの増幅
を行うセンスアンプである。
【００３２】また、９はコラムゲート７を介してデータ
・バスに出力されたデータの読み出しを行う読み出し回
路、１０は読み出し回路９により読み出されたデータを
外部に出力するためのデータ出力回路である。
・バスに出力されたデータの読み出しを行う読み出し回
路、１０は読み出し回路９により読み出されたデータを
外部に出力するためのデータ出力回路である。
【００３３】また、１１はセルアレイ１に書き込むべき
データが入力されるデータ入力回路、１２はデータ入力
回路１１に入力されたデータをセルアレイ１の指定され
たセルに書き込むための書き込み回路である。
データが入力されるデータ入力回路、１２はデータ入力
回路１１に入力されたデータをセルアレイ１の指定され
たセルに書き込むための書き込み回路である。
【００３４】また、１３は外部クロックＣＬＫが入力さ
れる外部クロック入力回路、１４はチップ・セレクト信
号／ＣＳ、ロウアドレス・ストローブ信号／ＲＡＳ、コ
ラムアドレス・ストローブ信号／ＣＡＳ、ライト・イネ
ーブル信号／ＷＥ等の制御信号が入力される制御信号入
力回路である。
れる外部クロック入力回路、１４はチップ・セレクト信
号／ＣＳ、ロウアドレス・ストローブ信号／ＲＡＳ、コ
ラムアドレス・ストローブ信号／ＣＡＳ、ライト・イネ
ーブル信号／ＷＥ等の制御信号が入力される制御信号入
力回路である。
【００３５】また、１５は制御信号入力回路１４に入力
された制御信号からコマンドを認識するコマンド認識回
路、１６はバースト長やＣＡＳレイテンシなどのプログ
ラミングを行うプログラミング回路である。
された制御信号からコマンドを認識するコマンド認識回
路、１６はバースト長やＣＡＳレイテンシなどのプログ
ラミングを行うプログラミング回路である。
【００３６】また、１７はロウアドレス取り込み回路３
等を制御するＲＡＳ制御回路、１８はロウデコーダ４、
センスアンプ８及びビット線に接続されているビット線
プリチャージ回路（図示せず）等を制御するＲＡＳ制御
回路である。
等を制御するＲＡＳ制御回路、１８はロウデコーダ４、
センスアンプ８及びビット線に接続されているビット線
プリチャージ回路（図示せず）等を制御するＲＡＳ制御
回路である。
【００３７】なお、ＲＡＳ制御回路１８は、後述するオ
ートプリチャージ判定回路からビット線のプリチャージ
のリクエストを受けると、ビット線のプリチャージのた
めの動作を開始するように構成されている。
ートプリチャージ判定回路からビット線のプリチャージ
のリクエストを受けると、ビット線のプリチャージのた
めの動作を開始するように構成されている。
【００３８】また、１９はコラムアドレス取り込み回路
５や、後述するオートプリチャージ判定回路や、内部ア
ドレス発生回路を制御するＣＡＳ制御回路、２０はコラ
ムデコーダ６、読み出し回路９、データ出力回路１０、
データ入力回路１１、書き込み回路１２等を制御するＣ
ＡＳ制御回路である。
５や、後述するオートプリチャージ判定回路や、内部ア
ドレス発生回路を制御するＣＡＳ制御回路、２０はコラ
ムデコーダ６、読み出し回路９、データ出力回路１０、
データ入力回路１１、書き込み回路１２等を制御するＣ
ＡＳ制御回路である。
【００３９】また、２１は内部アドレス発生回路であ
り、この内部アドレス発生回路２１は、バーストモード
がエントリされた場合において、プログラミング回路１
６にプログラムされているバースト長が２ビット以上の
場合には、コラムアドレス取り込み回路５から出力され
る１ビット目のコラムアドレスを参照して、２ビット目
以降のコラムアドレスを自動発生する。
り、この内部アドレス発生回路２１は、バーストモード
がエントリされた場合において、プログラミング回路１
６にプログラムされているバースト長が２ビット以上の
場合には、コラムアドレス取り込み回路５から出力され
る１ビット目のコラムアドレスを参照して、２ビット目
以降のコラムアドレスを自動発生する。
【００４０】また、この内部アドレス発生回路２１は、
バースト長が２ビット、４ビット又は８ビットの場合に
は、コラムアドレス取り込み回路５から出力されるコラ
ムアドレスの数をカウントして、プログラムされた所定
のビット長にアクセスを終えると、後述するオートプリ
チャージ判定回路に対して最終アドレス検出信号を出力
する。
バースト長が２ビット、４ビット又は８ビットの場合に
は、コラムアドレス取り込み回路５から出力されるコラ
ムアドレスの数をカウントして、プログラムされた所定
のビット長にアクセスを終えると、後述するオートプリ
チャージ判定回路に対して最終アドレス検出信号を出力
する。
【００４１】なお、バースト長が１ビットの場合には、
コラムアドレス取り込み回路５からコラムアドレスが出
力されると、最終アドレス検出信号をオートプリチャー
ジ判定回路に対して出力する。
コラムアドレス取り込み回路５からコラムアドレスが出
力されると、最終アドレス検出信号をオートプリチャー
ジ判定回路に対して出力する。
【００４２】また、この内部アドレス発生回路２１は、
バースト長がフルコラムの場合において、バースト・ス
トップ・コマンドが入力され、これをコマンド認識回路
１５が認識すると、ＣＡＳ制御回路１９に制御されて、
後述するオートプリチャージ判定回路に対して最終アド
レス検出信号を出力する。
バースト長がフルコラムの場合において、バースト・ス
トップ・コマンドが入力され、これをコマンド認識回路
１５が認識すると、ＣＡＳ制御回路１９に制御されて、
後述するオートプリチャージ判定回路に対して最終アド
レス検出信号を出力する。
【００４３】また、２２はバーストモードが終了する場
合、オートプリチャージを行うか否かを判定するオート
プリチャージ判定回路である。
合、オートプリチャージを行うか否かを判定するオート
プリチャージ判定回路である。
【００４４】このオートプリチャージ判定回路２２は、
バーストモードのエントリがあったことをコマンド認識
回路１５が認識すると、ＣＡＳ制御回路１９に制御され
て、アドレス信号Ａ１０を取り込むように構成されてい
る。
バーストモードのエントリがあったことをコマンド認識
回路１５が認識すると、ＣＡＳ制御回路１９に制御され
て、アドレス信号Ａ１０を取り込むように構成されてい
る。
【００４５】また、このオートプリチャージ判定回路２
２は、内部アドレス発生回路２１から最終アドレス検出
信号を受けると、バーストモードのエントリ時に取り込
んだアドレス信号Ａ１０の内容をチェックし、アドレス
信号Ａ１０がＨレベルの場合には、ＲＡＳ制御回路１８
に対して、ビット線プリチャージのリクエストを発行す
るように構成されている。
２は、内部アドレス発生回路２１から最終アドレス検出
信号を受けると、バーストモードのエントリ時に取り込
んだアドレス信号Ａ１０の内容をチェックし、アドレス
信号Ａ１０がＨレベルの場合には、ＲＡＳ制御回路１８
に対して、ビット線プリチャージのリクエストを発行す
るように構成されている。
【００４６】また、このオートプリチャージ判定回路２
２は、一方のバンクでバースト動作が行われている場合
に、他のバンクに対してバーストモードのエントリがあ
ったことをコマンド認識回路１５が認識すると、ＣＡＳ
制御回路１９に制御されて、一方のバンクへのバースト
モードのエントリの際に取り込んだアドレス信号Ａ１０
の内容をチェックし、アドレス信号Ａ１０がＨレベルの
場合には、ＲＡＳ制御回路１８に対して、一方のバンク
におけるビット線プリチャージのリクエストを発行する
ように構成されている。
２は、一方のバンクでバースト動作が行われている場合
に、他のバンクに対してバーストモードのエントリがあ
ったことをコマンド認識回路１５が認識すると、ＣＡＳ
制御回路１９に制御されて、一方のバンクへのバースト
モードのエントリの際に取り込んだアドレス信号Ａ１０
の内容をチェックし、アドレス信号Ａ１０がＨレベルの
場合には、ＲＡＳ制御回路１８に対して、一方のバンク
におけるビット線プリチャージのリクエストを発行する
ように構成されている。
【００４７】また、２３は外部から供給される電源電圧
ＶＣＣを降圧してなる内部電源電圧を発生する内部電圧
発生回路である。
ＶＣＣを降圧してなる内部電源電圧を発生する内部電圧
発生回路である。
【００４８】ここに、図２は、バースト長をフルコラム
とする場合において、本発明の実施の形態の一例におい
て実行されるバースト・ストップ・コマンド（ＢＳＴ
Ｐ）によるオートプリチャージ動作を示す波形図であ
る。
とする場合において、本発明の実施の形態の一例におい
て実行されるバースト・ストップ・コマンド（ＢＳＴ
Ｐ）によるオートプリチャージ動作を示す波形図であ
る。
【００４９】即ち、たとえば、アドレス信号Ａ１１＝Ｌ
レベルとして、バンクＡを対象としたバンク・アクティ
ブ・コマンド（ＡＣＴＶ）が入力された後、リード・コ
マンドが入力され、コマンド認識回路１５がリード・コ
マンドの入力を認識すると、オートプリチャージ判定回
路２２は、ＣＡＳ制御回路１９に制御されて、リード・
コマンドがオートプリチャージ付きのリード・コマンド
（ＲＤＡ）であるか否かを示すアドレス信号Ａ１０を取
り込む。
レベルとして、バンクＡを対象としたバンク・アクティ
ブ・コマンド（ＡＣＴＶ）が入力された後、リード・コ
マンドが入力され、コマンド認識回路１５がリード・コ
マンドの入力を認識すると、オートプリチャージ判定回
路２２は、ＣＡＳ制御回路１９に制御されて、リード・
コマンドがオートプリチャージ付きのリード・コマンド
（ＲＤＡ）であるか否かを示すアドレス信号Ａ１０を取
り込む。
【００５０】また、この場合、内部アドレス発生回路２
１は、ＣＡＳ制御回路１９に制御されて、動作を開始
し、コラムアドレス取り込み回路５から出力される１ビ
ット目のコラムアドレスＣＡを参考にして、２ビット目
以降のコラムアドレスＣＡ＋１、ＣＡ＋２・・・を順に
自動発生し、これをコラムアドレス取り込み回路５に伝
送し、これに対応して、データＤＱ、ＤＱ＋１・・・が
順に出力される。
１は、ＣＡＳ制御回路１９に制御されて、動作を開始
し、コラムアドレス取り込み回路５から出力される１ビ
ット目のコラムアドレスＣＡを参考にして、２ビット目
以降のコラムアドレスＣＡ＋１、ＣＡ＋２・・・を順に
自動発生し、これをコラムアドレス取り込み回路５に伝
送し、これに対応して、データＤＱ、ＤＱ＋１・・・が
順に出力される。
【００５１】その後、バースト・ストップ・コマンド
（ＢＳＴＰ）が入力され、コマンド認識回路１５がこれ
を認識すると、内部アドレス発生回路２１は、ＣＡＳ制
御回路１９に制御され、最終アドレス検出信号を発生し
て、これをＣＡＳ制御回路１９及びオートプリチャージ
判定回路２２に伝送する。
（ＢＳＴＰ）が入力され、コマンド認識回路１５がこれ
を認識すると、内部アドレス発生回路２１は、ＣＡＳ制
御回路１９に制御され、最終アドレス検出信号を発生し
て、これをＣＡＳ制御回路１９及びオートプリチャージ
判定回路２２に伝送する。
【００５２】オートプリチャージ判定回路２２は、内部
アドレス発生回路２１から最終アドレス検出信号を受け
ると、バースト動作のエントリ時に取り込んだアドレス
信号Ａ１０の内容をチェックし、アドレス信号Ａ１０が
Ｈレベルの場合、即ち、バースト動作のエントリがプリ
チャージ付きのリード・コマンド（ＲＤＡ）であった場
合には、ＲＡＳ制御回路１８に対してプリチャージのリ
クエストを発行する。
アドレス発生回路２１から最終アドレス検出信号を受け
ると、バースト動作のエントリ時に取り込んだアドレス
信号Ａ１０の内容をチェックし、アドレス信号Ａ１０が
Ｈレベルの場合、即ち、バースト動作のエントリがプリ
チャージ付きのリード・コマンド（ＲＤＡ）であった場
合には、ＲＡＳ制御回路１８に対してプリチャージのリ
クエストを発行する。
【００５３】ここに、ＲＡＳ制御回路１８は、ロウデコ
ーダ４やセンスアンプ８のリセットを行い、ビット線プ
リチャージ回路にビット線ＢＬ、／ＢＬのプリチャージ
を行わせると共に、ＣＡＳ制御回路１９を非活性状態と
し、以降のＣＡＳ系のコマンドを受け付けないようにさ
せる。
ーダ４やセンスアンプ８のリセットを行い、ビット線プ
リチャージ回路にビット線ＢＬ、／ＢＬのプリチャージ
を行わせると共に、ＣＡＳ制御回路１９を非活性状態と
し、以降のＣＡＳ系のコマンドを受け付けないようにさ
せる。
【００５４】この場合において、データＤＱの入出力の
停止は、最終アドレス検出信号を元に、ＣＡＳ制御回路
１９、２０を通して、オートプリチャージとは無関係に
行われる。
停止は、最終アドレス検出信号を元に、ＣＡＳ制御回路
１９、２０を通して、オートプリチャージとは無関係に
行われる。
【００５５】なお、内部アドレス発生回路２１が動作を
開始する場合において、プログラムされているバースト
長が２ビット、４ビット又は８ビットの場合には、内部
アドレス発生回路２１は、コラムアドレス取り込み回路
５から出力される１ビット目のコラムアドレスを参考に
して、２ビット目以降のコラムアドレスを自動発生し、
これをコラムアドレス取り込み回路５に供給すると共
に、連続してアクセスするビット長をカウントし、プロ
グラムされた所定のビット長にアクセスを終えると、最
終アドレス検出信号を発生して、これをＣＡＳ制御回路
１９及びオートプリチャージ判定回路２２に伝送する。
開始する場合において、プログラムされているバースト
長が２ビット、４ビット又は８ビットの場合には、内部
アドレス発生回路２１は、コラムアドレス取り込み回路
５から出力される１ビット目のコラムアドレスを参考に
して、２ビット目以降のコラムアドレスを自動発生し、
これをコラムアドレス取り込み回路５に供給すると共
に、連続してアクセスするビット長をカウントし、プロ
グラムされた所定のビット長にアクセスを終えると、最
終アドレス検出信号を発生して、これをＣＡＳ制御回路
１９及びオートプリチャージ判定回路２２に伝送する。
【００５６】また、内部アドレス発生回路２１が動作を
開始する場合において、プログラムされているバースト
長が１ビットの場合には、内部アドレス発生回路２１
は、コラムアドレス取り込み回路５からコラムアドレス
が出力されると、最終アドレス検出信号を発生して、こ
れをＣＡＳ制御回路１９及びオートプリチャージ判定回
路２２に伝送する。
開始する場合において、プログラムされているバースト
長が１ビットの場合には、内部アドレス発生回路２１
は、コラムアドレス取り込み回路５からコラムアドレス
が出力されると、最終アドレス検出信号を発生して、こ
れをＣＡＳ制御回路１９及びオートプリチャージ判定回
路２２に伝送する。
【００５７】また、バースト長が１ビット、２ビット、
４ビット、８ビット又はフルコラムの場合において、バ
ーストモードのエントリ時に取り込んだアドレス信号Ａ
１０がＬレベルの場合、即ち、バーストモードのエント
リがプリチャージ付きでないリード・コマンド（ＲＤ）
であった場合には、オートプリチャージ判定回路２２
は、ＲＡＳ制御回路１８に対して、プリチャージのリク
エストを発行せず、したがって、この場合には、選択さ
れていたワード線は立ち上げられた状態のまま、次のコ
マンドを待つことになる。
４ビット、８ビット又はフルコラムの場合において、バ
ーストモードのエントリ時に取り込んだアドレス信号Ａ
１０がＬレベルの場合、即ち、バーストモードのエント
リがプリチャージ付きでないリード・コマンド（ＲＤ）
であった場合には、オートプリチャージ判定回路２２
は、ＲＡＳ制御回路１８に対して、プリチャージのリク
エストを発行せず、したがって、この場合には、選択さ
れていたワード線は立ち上げられた状態のまま、次のコ
マンドを待つことになる。
【００５８】また、図３は、バースト長をフルコラムと
する場合において、本発明の実施の形態の一例において
実行される他のバンクに対するオートプリチャージ付き
のリード・コマンド（ＲＤＡ）の入力によるオートプリ
チャージ動作を示す波形図である。
する場合において、本発明の実施の形態の一例において
実行される他のバンクに対するオートプリチャージ付き
のリード・コマンド（ＲＤＡ）の入力によるオートプリ
チャージ動作を示す波形図である。
【００５９】即ち、たとえば、アドレス信号Ａ１１＝Ｌ
レベルとして、バンクＡを対象としたバンク・アクティ
ブ・コマンド（ＡＣＴＶ）が入力された後、リード・コ
マンドが入力され、コマンド認識回路１５がリード・コ
マンドの入力を認識すると、オートプリチャージ判定回
路２２は、ＣＡＳ制御回路１９に制御されて、リード・
コマンドがオートプリチャージ付きのリード・コマンド
（ＲＤＡ）であるか否かを示すアドレス信号Ａ１０を取
り込む。
レベルとして、バンクＡを対象としたバンク・アクティ
ブ・コマンド（ＡＣＴＶ）が入力された後、リード・コ
マンドが入力され、コマンド認識回路１５がリード・コ
マンドの入力を認識すると、オートプリチャージ判定回
路２２は、ＣＡＳ制御回路１９に制御されて、リード・
コマンドがオートプリチャージ付きのリード・コマンド
（ＲＤＡ）であるか否かを示すアドレス信号Ａ１０を取
り込む。
【００６０】また、この場合、内部アドレス発生回路２
１は、ＣＡＳ制御回路１９に制御されて、動作を開始
し、コラムアドレス取り込み回路５から出力される１ビ
ット目のコラムアドレスＣＡを参考にして、２ビット目
以降のコラムアドレスＣＡ＋１、ＣＡ＋２・・・を順に
自動発生し、これをコラムアドレス取り込み回路５に供
給し、これに対応して、データＤＱ、ＤＱ＋１・・・が
順に出力される。
１は、ＣＡＳ制御回路１９に制御されて、動作を開始
し、コラムアドレス取り込み回路５から出力される１ビ
ット目のコラムアドレスＣＡを参考にして、２ビット目
以降のコラムアドレスＣＡ＋１、ＣＡ＋２・・・を順に
自動発生し、これをコラムアドレス取り込み回路５に供
給し、これに対応して、データＤＱ、ＤＱ＋１・・・が
順に出力される。
【００６１】そして、このバンクＡにおけるバースト動
作時に、アドレス信号Ａ１１＝Ｈレベルとして、バンク
Ｂを対象としたバンク・アクティブ・コマンド（ＡＣＴ
Ｖ）が入力された後、リード・コマンドが入力され、コ
マンド認識回路１５がリード・コマンドの入力を認識す
ると、オートプリチャージ判定回路２２は、ＣＡＳ制御
回路１９に制御されて、バンクＡに対するバーストモー
ドのエントリ時に取り込んだアドレス信号Ａ１０の内容
をチェックする。
作時に、アドレス信号Ａ１１＝Ｈレベルとして、バンク
Ｂを対象としたバンク・アクティブ・コマンド（ＡＣＴ
Ｖ）が入力された後、リード・コマンドが入力され、コ
マンド認識回路１５がリード・コマンドの入力を認識す
ると、オートプリチャージ判定回路２２は、ＣＡＳ制御
回路１９に制御されて、バンクＡに対するバーストモー
ドのエントリ時に取り込んだアドレス信号Ａ１０の内容
をチェックする。
【００６２】そして、オートプリチャージ判定回路２２
は、アドレス信号Ａ１０がＨレベルの場合、即ち、バン
クＡに対するバーストモードのエントリがプリチャージ
付きのリード・コマンド（ＲＤＡ）であった場合には、
ＲＡＳ制御回路１８に対してビット線のプリチャージの
リクエストを発行し、ＲＡＳ制御回路１８は、このリク
エストを受けて、バンクＡのロウデコーダ４やセンスア
ンプ８のリセットを行い、バンクＡのビット線のプリチ
ャージを行う。
は、アドレス信号Ａ１０がＨレベルの場合、即ち、バン
クＡに対するバーストモードのエントリがプリチャージ
付きのリード・コマンド（ＲＤＡ）であった場合には、
ＲＡＳ制御回路１８に対してビット線のプリチャージの
リクエストを発行し、ＲＡＳ制御回路１８は、このリク
エストを受けて、バンクＡのロウデコーダ４やセンスア
ンプ８のリセットを行い、バンクＡのビット線のプリチ
ャージを行う。
【００６３】この場合、内部アドレス発生回路２１は、
ＣＡＳ制御回路１９により制御されず、最終アドレス検
出信号は発生しないので、データ入出力系の制御は行わ
れず、入出力を受け付ける状態にあり、バンクＢからの
データの出力が妨げられることはない。
ＣＡＳ制御回路１９により制御されず、最終アドレス検
出信号は発生しないので、データ入出力系の制御は行わ
れず、入出力を受け付ける状態にあり、バンクＢからの
データの出力が妨げられることはない。
【００６４】なお、本発明の実施の形態の一例において
は、バーストモードのエントリとして、リード・コマン
ドを入力する場合について説明したが、この代わりに、
ライト・コマンドを入力する場合にも、同様に、オート
プリチャージを行うことができる。
は、バーストモードのエントリとして、リード・コマン
ドを入力する場合について説明したが、この代わりに、
ライト・コマンドを入力する場合にも、同様に、オート
プリチャージを行うことができる。
【００６５】このように、本発明の実施の形態の一例に
よれば、バースト長がフルコラムに設定されている場合
であっても、バーストモードにエントリする場合に、オ
ートプリチャージを要求するエントリを行う場合には、
バースト・ストップ・コマンドを入力すれば、バースト
モードの終了後、プリチャージを自動的に行うことがで
きるので、図６の例の場合に比較して、動作サイクルを
１サイクル有効に使用し、ＣＰＵとの間のデータ転送の
効率化を図ることができる。
よれば、バースト長がフルコラムに設定されている場合
であっても、バーストモードにエントリする場合に、オ
ートプリチャージを要求するエントリを行う場合には、
バースト・ストップ・コマンドを入力すれば、バースト
モードの終了後、プリチャージを自動的に行うことがで
きるので、図６の例の場合に比較して、動作サイクルを
１サイクル有効に使用し、ＣＰＵとの間のデータ転送の
効率化を図ることができる。
【００６６】また、本発明の実施の形態の一例によれ
ば、バンクＡ、Ｂのいずれか一のバンクに対してバース
トモードをエントリする場合に、オートプリチャージを
要求するエントリを行う場合には、一のバンクでバース
ト動作が行われている場合に、他のバンクに対するバー
ストモードのエントリを行うと、一のバンクについて、
バーストモード終了後、プリチャージを自動的に行うこ
とができるので、図６の例の場合に比較して、動作サイ
クルを２サイクル有効に使用し、ＣＰＵとの間のデータ
転送の効率化を図ることができる。
ば、バンクＡ、Ｂのいずれか一のバンクに対してバース
トモードをエントリする場合に、オートプリチャージを
要求するエントリを行う場合には、一のバンクでバース
ト動作が行われている場合に、他のバンクに対するバー
ストモードのエントリを行うと、一のバンクについて、
バーストモード終了後、プリチャージを自動的に行うこ
とができるので、図６の例の場合に比較して、動作サイ
クルを２サイクル有効に使用し、ＣＰＵとの間のデータ
転送の効率化を図ることができる。
【００６７】
【発明の効果】以上のように、本発明によれば、バース
ト長がフルコラムに設定されている場合であっても、プ
リチャージ・コマンドを入力することなく、自動的にビ
ット線のプリチャージを行うことができるので、ＣＰＵ
との間のデータ転送の効率化を図ることができる。
ト長がフルコラムに設定されている場合であっても、プ
リチャージ・コマンドを入力することなく、自動的にビ
ット線のプリチャージを行うことができるので、ＣＰＵ
との間のデータ転送の効率化を図ることができる。
【図１】本発明の実施の形態の一例の要部を示すブロッ
ク回路図である。
ク回路図である。
【図２】バースト長をフルコラムとする場合において、
本発明の実施の形態の一例において実行されるバースト
・ストップ・コマンド（ＢＳＴＰ）によるオートプリチ
ャージ動作を示す波形図である。
本発明の実施の形態の一例において実行されるバースト
・ストップ・コマンド（ＢＳＴＰ）によるオートプリチ
ャージ動作を示す波形図である。
【図３】バースト長をフルコラムとする場合において、
本発明の実施の形態の一例において実行される他のバン
クに対するオートプリチャージ付きのリード・コマンド
（ＲＤＡ）の入力によるオートプリチャージ動作を示す
波形図である。
本発明の実施の形態の一例において実行される他のバン
クに対するオートプリチャージ付きのリード・コマンド
（ＲＤＡ）の入力によるオートプリチャージ動作を示す
波形図である。
【図４】オートプリチャージ機能を利用したオートプリ
チャージ動作の一例を示す波形図である。
チャージ動作の一例を示す波形図である。
【図５】バースト・ストップ・コマンド（ＢＳＴＰ）に
よるバースト終了動作の一例を示す波形図である。
よるバースト終了動作の一例を示す波形図である。
【図６】バースト・ストップ・コマンド（ＢＳＴＰ）を
入力した後、プリチャージ・コマンド（ＰＲＥ）を入力
することによるプリチャージ動作の一例を示す波形図で
ある。
入力した後、プリチャージ・コマンド（ＰＲＥ）を入力
することによるプリチャージ動作の一例を示す波形図で
ある。
ＣＬＫ 外部クロック ／ＣＳ チップイネーブル信号 ／ＲＡＳ ロウアドレス・ストローブ信号 ／ＣＡＳ コラムアドレス・ストローブ信号 ／ＷＥ ライト・イネーブル信号 Ａ０〜Ａ１１ アドレス信号 ＤＱ 入出力データ
Claims (4)
- 【請求項１】セルが接続されたデータ伝送路をなすビッ
ト線のプリチャージを行うビット線プリチャージ回路
と、前記ビット線のプリチャージの要求があった場合に
は、前記ビット線プリチャージ回路に前記ビット線のプ
リチャージを行わせる第１の制御回路と、外部から入力
されるコマンドを認識して、前記第１の制御回路に対し
て前記ビット線のプリチャージの要求を行う第２の制御
回路とを有してなる同期型ＤＲＡＭにおいて、前記第２
の制御回路は、バースト長がフルコラムに設定されてい
る場合においても、バーストモードへのエントリの際
に、前記ビット線のオートプリチャージを要求するか否
かの選択を受け付け、前記バーストモードへのエントリ
が前記ビット線のオートプリチャージを要求するもので
ある場合には、前記バーストモードの終了後に前記ビッ
ト線のプリチャージが行われるように、前記第１の制御
回路に対して前記ビット線のプリチャージの要求を行う
ように構成されていることを特徴とする同期型ＤＲＡ
Ｍ。 - 【請求項２】前記第２の制御回路は、バースト長がフル
コラムに設定されている場合においても、バーストモー
ドへのエントリがあった場合には、前記ビット線のオー
トプリチャージを要求するか否かを示す入力信号を取り
込み、前記バーストモードが終了する場合に、前記取り
込んだ入力信号が前記ビット線のオートプリチャージを
要求するものであるか否かを判定し、前記取り込んだ入
力信号が前記ビット線のオートプリチャージを要求する
ものである場合には、前記第１の制御回路に対して前記
ビット線のプリチャージを要求するオートプリチャージ
判定回路を有していることを特徴とする請求項１記載の
同期型ＤＲＡＭ。 - 【請求項３】前記第２の制御回路は、バーストモードの
終了を指示するバースト・ストップ・コマンドが入力さ
れた場合、バーストモード時に２ビット目以降のコラム
アドレスを自動発生する内部アドレス発生回路を制御し
て、バースト長が２ビット以上の有限長の場合に、コラ
ムアドレスをデコードしてコラム選択信号を出力するコ
ラムデコーダに対して最終のコラムアドレスが供給され
た場合に前記オートプリチャージ判定回路に対して出力
される最終アドレス検出信号を出力させ、前記オートプ
リチャージ判定回路は、前記最終アドレス検出信号を受
けた場合には、前記取り込んだ入力信号が前記ビット線
のオートプリチャージを要求するものであるか否かを判
定するように構成されていることを特徴とする請求項２
記載の同期型ＤＲＡＭ。 - 【請求項４】いずれか一のバンクでバースト動作が行わ
れている場合に、他のバンクに対してバーストモードの
エントリがあった場合、前記オートプリチャージ判定回
路は、前記取り込んだ入力信号が前記ビット線のオート
プリチャージを要求するものであるか否かを判定するよ
うに制御されることを特徴とする請求項２又は３記載の
同期型ＤＲＡＭ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7210259A JPH0963264A (ja) | 1995-08-18 | 1995-08-18 | 同期型ｄｒａｍ |
| US08/617,073 US5715203A (en) | 1995-08-18 | 1996-03-18 | Semiconductor memory device and automatic bit line precharge method therefor |
| GB9605809A GB2304434B (en) | 1995-08-18 | 1996-03-20 | Semiconductor memory device and automatic bit line precharge method therefor |
| KR1019960010848A KR100194396B1 (ko) | 1995-08-18 | 1996-04-10 | 동기형 dram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7210259A JPH0963264A (ja) | 1995-08-18 | 1995-08-18 | 同期型ｄｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0963264A true JPH0963264A (ja) | 1997-03-07 |
Family
ID=16586429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7210259A Pending JPH0963264A (ja) | 1995-08-18 | 1995-08-18 | 同期型ｄｒａｍ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5715203A (ja) |
| JP (1) | JPH0963264A (ja) |
| KR (1) | KR100194396B1 (ja) |
| GB (1) | GB2304434B (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998056004A1 (fr) * | 1997-06-03 | 1998-12-10 | Fujitsu Limited | Memoire a semi-conducteurs |
| KR20020014563A (ko) * | 2000-08-18 | 2002-02-25 | 윤종용 | 반도체 메모리 장치 |
| KR100363480B1 (ko) * | 2000-07-20 | 2002-12-05 | 주식회사 하이닉스반도체 | 오토 프리차지 제어 회로 |
| US6507526B2 (en) | 2000-06-28 | 2003-01-14 | Kabushiki Kaisha Toshiba | Semiconductor memory with improved auto precharge |
| JP2003217279A (ja) * | 2001-12-17 | 2003-07-31 | Samsung Electronics Co Ltd | 分割されたセルアレーを有する半導体メモリ装置及びこの装置のメモリセルアクセス方法 |
| KR100492991B1 (ko) * | 1997-11-03 | 2006-04-28 | 삼성전자주식회사 | 버스트카운터및이를이용한싱크로너스디램 |
| KR100649826B1 (ko) * | 1999-12-30 | 2006-11-24 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 오토 프리차지장치 |
| KR101487264B1 (ko) * | 2013-10-15 | 2015-01-28 | (주)피델릭스 | 시리얼 독출 동작의 초기 센싱 오동작을 감소시키는 반도체 메모리 장치 및 그의 시리얼 독출 방법 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE36532E (en) * | 1995-03-02 | 2000-01-25 | Samsung Electronics Co., Ltd. | Synchronous semiconductor memory device having an auto-precharge function |
| US6058459A (en) * | 1996-08-26 | 2000-05-02 | Stmicroelectronics, Inc. | Video/audio decompression/compression device including an arbiter and method for accessing a shared memory |
| JPH10228770A (ja) * | 1997-02-14 | 1998-08-25 | Mitsubishi Electric Corp | 半導体集積回路 |
| US6172935B1 (en) * | 1997-04-25 | 2001-01-09 | Micron Technology, Inc. | Synchronous dynamic random access memory device |
| KR100486195B1 (ko) * | 1997-06-27 | 2005-06-16 | 삼성전자주식회사 | 싱크로너스디램의자동프리차지제어회로 |
| US5875150A (en) * | 1997-08-08 | 1999-02-23 | Miller; Mark E. | Micropower read-only-memory integrated circuit |
| JPH1196760A (ja) * | 1997-09-24 | 1999-04-09 | Fujitsu Ltd | 半導体記憶装置 |
| JP3247647B2 (ja) * | 1997-12-05 | 2002-01-21 | 株式会社東芝 | 半導体集積回路装置 |
| JP2000330965A (ja) * | 1999-03-17 | 2000-11-30 | Hitachi Ltd | マルチプロセッサシステム及びそのメモリアクセストランザクションの転送方法 |
| US6477598B1 (en) * | 2000-07-20 | 2002-11-05 | Lsi Logic Corporation | Memory controller arbitrating RAS, CAS and bank precharge signals |
| US7124260B2 (en) * | 2002-08-26 | 2006-10-17 | Micron Technology, Inc. | Modified persistent auto precharge command protocol system and method for memory devices |
| US7133995B1 (en) * | 2002-12-16 | 2006-11-07 | Advanced Micro Devices, Inc. | Dynamic page conflict prediction for DRAM |
| US7167946B2 (en) * | 2003-09-30 | 2007-01-23 | Intel Corporation | Method and apparatus for implicit DRAM precharge |
| US20070294880A1 (en) * | 2006-06-21 | 2007-12-27 | Tai-Tech Advanced Electronics Co., Ltd. | Method for making surface mount inductor |
| US20170206165A1 (en) * | 2016-01-14 | 2017-07-20 | Samsung Electronics Co., Ltd. | Method for accessing heterogeneous memories and memory module including heterogeneous memories |
| US11915125B2 (en) | 2019-10-31 | 2024-02-27 | SK Hynix Inc. | Arithmetic devices for neural network |
| US11676651B2 (en) * | 2019-10-31 | 2023-06-13 | SK Hynix Inc. | Arithmetic devices conducting auto-load operation |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5294342A (en) * | 1992-10-01 | 1994-03-15 | Hoechst Celanese Corporation | Composite porous membranes |
| JP2988804B2 (ja) * | 1993-03-19 | 1999-12-13 | 株式会社東芝 | 半導体メモリ装置 |
| JP2697568B2 (ja) * | 1993-08-26 | 1998-01-14 | 日本電気株式会社 | 半導体記憶装置 |
| US5416743A (en) * | 1993-12-10 | 1995-05-16 | Mosaid Technologies Incorporated | Databus architecture for accelerated column access in RAM |
-
1995
- 1995-08-18 JP JP7210259A patent/JPH0963264A/ja active Pending
-
1996
- 1996-03-18 US US08/617,073 patent/US5715203A/en not_active Expired - Lifetime
- 1996-03-20 GB GB9605809A patent/GB2304434B/en not_active Expired - Fee Related
- 1996-04-10 KR KR1019960010848A patent/KR100194396B1/ko not_active IP Right Cessation
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998056004A1 (fr) * | 1997-06-03 | 1998-12-10 | Fujitsu Limited | Memoire a semi-conducteurs |
| US6088291A (en) * | 1997-06-03 | 2000-07-11 | Fujitsu Limited | Semiconductor memory device |
| US6246620B1 (en) | 1997-06-03 | 2001-06-12 | Fujitsu Limited | Semiconductor memory device |
| US6459641B2 (en) | 1997-06-03 | 2002-10-01 | Fujitsu Limited | Semiconductor memory device |
| KR100492991B1 (ko) * | 1997-11-03 | 2006-04-28 | 삼성전자주식회사 | 버스트카운터및이를이용한싱크로너스디램 |
| KR100649826B1 (ko) * | 1999-12-30 | 2006-11-24 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 오토 프리차지장치 |
| US6507526B2 (en) | 2000-06-28 | 2003-01-14 | Kabushiki Kaisha Toshiba | Semiconductor memory with improved auto precharge |
| KR100419270B1 (ko) * | 2000-06-28 | 2004-02-19 | 가부시끼가이샤 도시바 | 반도체 메모리 |
| KR100363480B1 (ko) * | 2000-07-20 | 2002-12-05 | 주식회사 하이닉스반도체 | 오토 프리차지 제어 회로 |
| KR20020014563A (ko) * | 2000-08-18 | 2002-02-25 | 윤종용 | 반도체 메모리 장치 |
| JP2003217279A (ja) * | 2001-12-17 | 2003-07-31 | Samsung Electronics Co Ltd | 分割されたセルアレーを有する半導体メモリ装置及びこの装置のメモリセルアクセス方法 |
| KR101487264B1 (ko) * | 2013-10-15 | 2015-01-28 | (주)피델릭스 | 시리얼 독출 동작의 초기 센싱 오동작을 감소시키는 반도체 메모리 장치 및 그의 시리얼 독출 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2304434B (en) | 1999-09-01 |
| KR100194396B1 (ko) | 1999-06-15 |
| GB9605809D0 (en) | 1996-05-22 |
| KR970012719A (ko) | 1997-03-29 |
| GB2304434A (en) | 1997-03-19 |
| US5715203A (en) | 1998-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100194396B1 (ko) | 동기형 dram | |
| US7076601B2 (en) | Memory controller and data processing system | |
| US6629224B1 (en) | Method for operating a semiconductor memory device having a plurality of operating modes for controlling an internal circuit | |
| US6201760B1 (en) | Apparatus and method for performing data read operation in DDR SDRAM | |
| KR100382017B1 (ko) | 고속 사이클 ｒａｍ 및 그 데이터 판독 방법 | |
| EP1293984B1 (en) | Synchronous semiconductor memory device | |
| US6862244B2 (en) | DRAM with segmental cell arrays and method of accessing same | |
| US7394716B1 (en) | Bank availability indications for memory device and method therefor | |
| US6373769B1 (en) | Decoded autofresh mode in a DRAM | |
| KR20020075212A (ko) | 반도체 메모리 장치 및 정보 처리 시스템 | |
| JPH10208468A (ja) | 半導体記憶装置並びに同期型半導体記憶装置 | |
| JPH09161475A (ja) | 半導体記憶装置 | |
| JPH11339469A (ja) | 半導体記憶装置 | |
| US7103707B2 (en) | Access control unit and method for use with synchronous dynamic random access memory device | |
| US6396755B2 (en) | Integrated memory with row access control to activate and precharge row lines, and method of operating such a memory | |
| US6646908B2 (en) | Integrated memory chip with a dynamic memory | |
| JPH07282583A (ja) | 半導体メモリ | |
| JP2002109879A (ja) | 半導体記憶装置 | |
| KR20010064322A (ko) | Ｓｄｒａｍ의 자동 칼럼 어드레스 발생방법 | |
| JPH07211067A (ja) | メモリ制御装置 | |
| JPH10125062A (ja) | メモリ制御装置 | |
| JPH05210569A (ja) | メモリ制御装置 | |
| KR20000034386A (ko) | 에스 디 램 콘트롤러의 메모리 액세스 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040106 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041102 |