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KR100486195B1 - 싱크로너스디램의자동프리차지제어회로 - Google Patents

싱크로너스디램의자동프리차지제어회로 Download PDF

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KR100486195B1
KR100486195B1 KR1019970028119A KR19970028119A KR100486195B1 KR 100486195 B1 KR100486195 B1 KR 100486195B1 KR 1019970028119 A KR1019970028119 A KR 1019970028119A KR 19970028119 A KR19970028119 A KR 19970028119A KR 100486195 B1 KR100486195 B1 KR 100486195B1
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Abstract

소정의 뱅크의 자동 프리차지 명령 후 버스트길이중에 다른 뱅크의 리드 또는 라이트 명령이 셋업되어도 상기 소정의 뱅크의 자동 프리차지를 수행시킬 수 있는 싱크로너스 디램이 개시된다. 상기 싱크로너스 디램은, 다수의 뱅크로 이루어지는 메모리셀 어레이, 및 상기 뱅크중 한 뱅크의 칼럼어드레스 스트로브 명령과 함께 자동 프리차지 명령이 입력되고 tCCD(칼럼 어드레스가 인가된 후 지연되는 시간)가 버스트길이보다 작거나 같은 상태에서 타 뱅크의 칼럼어드레스 스트로브 명령이 입력될 경우, 상기 타 뱅크의 칼럼어드레스 스트로브 명령이 동기된 클락에서 이전 뱅크의 프리차지를 동작시키는 자동 프리차지 제어회로를 구비하는 것을 특징으로 한다.

Description

싱크로너스 디램의 자동 프리차지 제어회로{Auto precharge control circuit of synchronous DRAM}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 싱크로너스 디램(Synchronous DRAM)의 자동 프리차지(Auto Precharge) 제어회로에 관한 것이다.
도 1은 종래의 싱크로너스 디램의 자동 프리차지 제어회로의 회로도이고, 도 2는 도 1에 도시된 종래의 자동 프리차지 제어회로의 동작 타이밍도이다. 여기에서는 상기 싱크로너스 디램이 A 뱅크와 B 뱅크로 구성되고 어드레스 핀(A11)이 뱅크선택 어드레스 핀으로 사용되며 어드레스 핀(A10)이 자동 프리차지 인에이블 핀으로 사용되는 경우가 도시되어 있다.
도 1 및 도 2를 참조하면, 상기 종래의 자동 프리차지 회로에서는, 로우 엑티브(Row Active) 상태에서 외부클락(CLK)의 ①구간에서 칼럼어드레스 스트로브 신호(CASB)와 어드레스(A11,A10)의 상태에 의해 A 뱅크의 리드(Read)와 자동 프리차지 명령이 셋업(Set-up)된다. 그리고 상기 외부클락(CLK)의 ②구간에서 B 뱅크의 리드 명령이 셋업되면 기존의 자동 프리차지 정보인 CA10은 디스에이블되고 버스트길이(Burst Length)가 끝나는 것을 감지해주는 신호(COSAP) 역시 리셋되어, 원래 A 뱅크의 프리차지 시작 시점인 ③구간에서 A 뱅크를 프리차지시키지 못하게 된다.
즉 상기 A 뱅크의 자동 프리차지 명령 후 버스트길이중에 다른 뱅크의 리드 또는 라이트 명령이 셋업되면 A 뱅크의 자동 프리차지는 이루어지지 못하게 된다. 이에 따라 A 뱅크의 자동 프리차지 명령 후부터 자동 프리차지가 시작되는 버스트길이+1CLK 까지는 다른 뱅크의 리드 또는 라이트 명령을 줄 수 없게 된다.
따라서 본 발명의 목적은, 소정의 뱅크의 자동 프리차지 명령 후 버스트길이중에 다른 뱅크의 리드 또는 라이트 명령이 셋업되어도 상기 소정의 뱅크의 자동 프리차지를 수행시킬 수 있는 싱크로너스 디램을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 싱크로너스 디램은, 다수의 뱅크로 이루어지는 메모리셀 어레이, 및 상기 뱅크중 한 뱅크의 칼럼어드레스 스트로브 명령과 함께 자동 프리차지 명령이 입력되고 tCCD(칼럼 어드레스가 인가된 후 지연되는 시간)가 버스트길이보다 작거나 같은 상태에서 타 뱅크의 칼럼어드레스 스트로브 명령이 입력될 경우, 상기 타 뱅크의 칼럼어드레스 스트로브 명령이 동기된 클락에서 이전 뱅크의 프리차지를 동작시키는 자동 프리차지 제어회로를 구비하는 것을 특징으로 한다.
상기 자동 프리차지 제어회로는, 뱅크 선택용 어드레스 버퍼의 출력과 자동 프리차지 인에이블 제어용 어드레스 버퍼의 출력을 조합하고, 그 결과를 내부클락에 의해 래치시키고 칼럼어드레스의 버스트 동작이 끝나거나 또는 타 뱅크의 칼럼어드레스 스트로브 명령이 입력되어 기존 뱅크 선택용 어드레스 버퍼의 출력이 바뀔 때 자동 프리차지를 수행하도록 구성된다. 또한 상기 자동 프리차지 제어회로는, 뱅크 선택용 어드레스 버퍼의 출력과 자동 프리차지 인에이블 제어용 어드레스 버퍼의 출력을 조합하여 한 뱅크의 칼럼어드레스 스트로브 명령과 함께 자동 프리차지 명령이 입력되고, 상기 tCC 가 상기 버스트길이보다 작거나 같은 상태로 동일 뱅크의 칼럼어드레스 스트로브 명령이 자동 프리차지 명령없이 입력될 경우 기존의 자동 프리차지 명령을 리셋하도록 구성된다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 3은 본 발명의 일실시예에 따른 싱크로너스 디램의 자동 프리차지 제어회로의 회로도이다. 일반적으로 싱크로너스 디램에서는 기입동작 또는 독출동작 종료시점에 자동으로 RAS(row address strobe) 프리차지 동작으로 진입된다. 도 3에서는 상기 싱크로너스 디램이 메모리셀들을 포함하는 A 뱅크와 B 뱅크로 구성되고 어드레스 핀(A11)이 뱅크선택 어드레스 핀으로 사용되며 어드레스 핀(A10)이 자동 프리차지 인에이블 핀으로 사용되는 경우가 도시되어 있다.
상기 본 발명에 따른 자동 프리차지 제어회로는, A 뱅크 및 B 뱅크중 한 뱅크의 칼럼어드레스 스트로브(CASB) 명령과 함께 자동 프리차지 명령이 입력된 다음에 tCCD(column address to column address delay)가 버스트길이보다 작거나 같은 상태에서 타 뱅크에 대해 자동 프리차지 명령없이 칼럼어드레스 스트로브(CASB) 명령이 입력될 경우, 상기 타 뱅크의 칼럼어드레스 스트로브(CASB) 명령이 동기된 클락에서 이전 뱅크의 프리차지를 동작시킨다.
또한 상기 본 발명에 따른 자동 프리차지 제어회로는, A 뱅크 및 B 뱅크중 한 뱅크의 칼럼어드레스 스트로브(CASB) 명령과 함께 자동 프리차지 명령이 입력된 다음에 tCCD가 버스트길이보다 작거나 같은 상태에서 동일한 뱅크에 대해 자동 프리차지 명령없이 칼럼어드레스 스트로브(CASB) 명령이 입력될 경우, 상기 먼저 입력된 자동 프리차지 명령을 리셋시킨다.
여기에서 상기 칼럼어드레스 스트로브(CASB) 명령은 리드(read) 명령 또는 라이트(write) 명령을 의미하고 상기 tCCD는 당업자에게 널리 알려진 싱크로너스 디램의 사양으로서 일반적으로 싱크로너스 디램의 데이터 북에 기재되어 있는 사양이다.
도 3을 참조하며 상기 본 발명에 따른 자동 프리차지 제어회로의 동작을 상세히 설명한다. 도 3을 참조하면, 상기 자동 프리차지 제어회로는 두가지의 경우로 동작하게 되는 데, 첫째, 메모리셀 데이터의 리스토아 시간(Restore Time)을 보장하는 tRAS가 충분히 보장된 후에 칼럼어드레스 스트로브(CASB) 명령이 입력되는 경우를 먼저 살펴보겠다. tRAS는 로우 어드레스 스트로브(RASB)의 로우(low) 활성화 구간으로부터 다음 로우(low) 활성화 구간까지의 시간을 나타내며 싱크로너스 디램의 일반적인 사양이다.
먼저 로우 어드레스 스트로브(RASB)가 로우(low)로 활성화되어 로우 엑티브 상태에서 칼럼어드레스 스트로브(CASB)가 외부클락(CLK)에 동기되어 입력될 때, 뱅크선택 어드레스인 A11에 의해 CA11B 또는 CA11이 하이로 인에이블되고 또한 자동 프리차지 인에이블 핀인 A10에 의해 CA10이 하이로 인에이블된다. 이에 따라 A 뱅크가 선택되었을 경우 노드 ⓐ와 노드 ⓑ가 모두 로우가 되어 노드 ⓒ는 버스트 도중에 내부클락(PCLK)가 로우 상태일 때 하이로 래치된다. 그리고 버스트 진행이 완료되거나 다른 뱅크의 리드 또는 라이트 명령이 입력되어 CA11B가 로우로 디스에이블되면 노드 ⓔ는 로우가 되고, 내부클락(PCLK)가 하이가 되면 노드 ⓒ와 노드 ⓓ가 모두 하이이므로 노드 ⓕ 역시 로우가 된다. 마찬가지로 tRAS 시간을 보장하여 주는 신호인 PSDD_a 역시 tRAS가 충분히 보장되었으므로 하이 상태이고, 이에 따라 노드 ⓖ 역시 로우 상태가 된다. 따라서 노드 ⓔ,ⓕ,ⓖ가 모두 로우이므로 PAPBa는 PCLK의 펄스폭 만큼의 로우 펄스를 갖게된다(도 4의 타이밍도 참조). PAPBa의 로우 펄스에 의해 A 뱅크가 프리차지 상태로 된다.
둘째, 메모리셀 데이터의 리스토아 시간을 보장하는 tRAS가 보장이 안된 상태에서 CASB 명령이 입력될 경우를 살펴보겠다.
로우 엑티브 상태에서 tRAS가 보장이 안된 상태에서 CASB가 외부클락에 동기되어 입력되면 뱅크선택 어드레스인 A11에 의해 CA11B 또는 CA11이 하이로 인에이블되고 또한 자동 프리차지 인에이블 핀인 A10에 의해 CA10이 하이로 인에이블된다. 따라서 A 뱅크가 선택되었을 경우 노드 ⓐ와 노드 ⓑ가 모두 로우가 되어 노드 ⓒ는 버스트 도중에 내부클락(PCLK)가 로우 상태일 때 하이로 래치된다. 그리고 PCLK가 하이로 될 때 노드 ⓓ 역시 하이가 되어 노드 ⓗ는 하이가 된다. 이때 tRAS를 보장하지 못한 상태이므로 PSDD_a는 로우 상태이고 이에 따라 노드 ⓘ 역시 로우 상태가 되며 노드 ⓙ 역시 파우워업(Power Up) 후에 PVCCH가 하이 상태이므로 로우 상태가 된다. 따라서 노드 ⓘ,ⓙ,ⓕ가 모두 로우이므로 노드 ⓚ는 하이로 래치되게 되고 이에 의해 노드 ⓕ 역시 로우로 래치된다. 그리고 싸이클이 진행하여 tRAS가 보장이 되면 PSDD_a가 하이가 되어 노드 ⓖ는 로우가 되며 PAPBa를 로우 상태로 만든다. 그리고 노드 ⓘ는 PSDD_a로부터의 딜레이를 거쳐 하이가 되고 이에 의해 노드 ⓚ는 로우가 되며 따라서 PAPBa는 하이 상태가 된다. 즉 PSDD_a로부터 노드 ⓘ의 딜레이 만큼 PAPBa는 로우 펄스를 갖게 된다.(도 4의 타이밍도 참조). 따라서 PAPBa가 로우 펄스인 구간에서 A 뱅크의 프리차지가 수행된다.
또한 버스트길이가 1클락이며 두 번째 경우, 즉 메모리셀 데이터의 리스토아 시간을 보장하는 tRAS가 충분하지 않은 상태에서 CASB 명령과 함께 자동 프리차지 명령이 입력된 다음에 tCCD 1클락으로 동일 뱅크의 CASB 명령이 자동 프리차지 명령없이 입력되었을 때를 살펴보겠다.
이 경우에는 기존에 입력된 자동 프리차지 명령은 tCCD 1클락으로 동일 뱅크의 CASB 명령이 입력되었을 때 리셋되어야 한다. 그 과정을 살펴보면 다음과 같다. A 뱅크를 예를 들어 볼 때 우선 tRAS가 보장이 않되었으므로 PSDD_a는 로우 상태이고 이에 따라 노드 ⓘ는 로우, 노드 ⓖ는 하이 상태에 있다. 이때 CASB 명령과 자동 프리차지 명령의 셋업에 의해 CA11B와 CA10이 하이가 되면 노드 ⓐ와 노드 ⓑ는 로우가 되고 PCLK가 로우일 때 노드 ⓒ는 하이로 래치된다. 그리고 PCLK가 하이가 되어 노드 ⓓ가 하이가 되면 노드 ⓗ는 하이가 되고 노드 ⓕ는 로우가 된다. 노드 ⓘ와 ⓙ는 위에서 본 바와 같이 로우 상태이므로 노드 ⓚ는 하이가 되고 이에 따라 노드 ⓕ는 로우로 래치되게 된다.
이때 버스트길이가 1클락이고 tCCD 1클락으로 동일 뱅크의 CASB 명령이 자동 프리차지 명령없이 셋업되면 기존의 프리차지 명령은 리셋이 되어야 한다. 그런데 tRAS가 보장이 안된 상태이므로 PSDD_a가 로우를 유지하고 있으면 노드 ⓐ,ⓑ - 노드 ⓗ의 패쓰로는 로우로 래치되어 있는 노드 ⓕ를 하이로 바꿀 수 없으므로 자동 프리차지 명령을 리셋시킬 수 없다. 따라서 본 발명에서는 위의 경우를 해결하기 위하여 도 3에서 볼 수 있듯이 프리차지 리셋 회로(31,33)가 추가되어 있다. 이에 따라 tCCD 1클락으로 동일 뱅크의 CASB 명령이 자동 프리차지 명령없이 입력되었을 때 CA11B는 하이, CA10은 로우가 되므로 CA10B는 하이가 되어 노드 ⓛ은 로우가 된다. 따라서 노드 ⓙ는 하이가 되고 노드 ⓚ는 로우가 된다. 그리고 노드 ⓗ는 CA10이 로우이므로 로우 상태가 되고 이에 따라 노드 ⓕ는 하이가 되어 기존의 자동 프리차지 명령을 리셋시키게 된다.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 자동 프리차지 제어회로의 동작 타이밍도이다. 도 4를 참조하여 종래기술의 문제점이 개선되는 것을 살펴보겠다. 로우 엑티브 후에 외부클락(CLK)의 ①구간에서 A 뱅크 리드 명령과 함께 자동 프리차지 명령이 입력된다. 이에 따라 CA11B와 CA10이 하이로 인에이블된다. 그리고 2클락 뒤에 ②구간에서 다른 명령, 즉 B 뱅크 리드 명령이 입력되면 이에 의해 CA11이 하이로 인에이블되고 CA11B와 CA10이 로우로 디스에이블된다. 그러나 도 3에서의 노드 ⓒ는 CA11B와 CA10이 디스에이블되기 전에 PCLK에 의해 하이로 래치되고 PCLK가 하이가 되면 노드 ⓕ는 로우로 래치된다. 이에 따라 노드 ⓔ는 CA11B이므로 로우이고 노드 ⓖ는 tRAS가 보장되었으면 역시 로우가 된다. 따라서 도 4에서와 같이 PAPBa가 PCLK의 펄스 폭 만큼 로우 펄스를 갖게되고 이 신호에 의해 A 뱅크가 프리차지 동작을 진행하게 된다.
도 5는 버스트길이가 1클락이고 tRAS가 보장이 않된 상태에서 자동 프리차지 명령이 입력된 다음에 tCCD 1클락으로 동일 뱅크의 새로운 명령에 의해 기존의 자동 프리차지 명령이 리셋되는 과정을 나타내는 타이밍도이다.
도 5를 참조하면, ①구간에서 로우 엑티브가 되고 2클락 뒤에 ②구간에서 A 뱅크에 대한 CASB 명령과 자동 프리차지 명령이 입력되면 CA10과 CA11B에 의해 노드 ⓒ가 PCLK가 로우인 구간에서 하이 상태가 된다. 그리고 PCLK가 하이가 되면 노드 ⓓ는 하이가 되고 이에 따라 노드 ⓗ는 하이가 된다. 따라서 노드 ⓗ가 하이가 되면 노드 ⓕ는 로우가 되고 노드 ⓚ를 하이로 만들고 이에 의해 노드 ⓕ는 로우로 래치되게 된다. 이때 ③구간에서 tCCD 1클락으로 동일 뱅크, 즉 A 뱅크에 대해 새로운 명령이 자동 프리차지 명령없이 입력되면 CA10은 로우가 되고 이에 의해 노드 ⓛ은 로우가 된다. 따라서 노드 ⓙ가 하이가 되어 노드 ⓚ를 로우로 만든다. 그리고 PCLK가 로우가 되어 노드 ⓗ가 로우로 되면 노드 ⓕ는 하이 상태로 되어 래치되어 있던 자동 프리차지 명령을 리셋시키게 된다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
따라서 상술한 바와 같은 본 발명에 따른 자동 프리차지 제어회로를 구비하는 싱크로너스 디램에서는, 소정의 뱅크의 자동 프리차지 명령 입력 후 버스트길이 내에서 다른 뱅크의 리드 또는 라이트 명령이 입력되어도 상기 소정의 뱅크의 자동 프리차지가 수행될 수 있다. 따라서 동작속도가 향상되고 시스템 성능을 향상시킬 수 있는 장점이 있다.
도 1은 종래의 싱크로너스 디램의 자동 프리차지 제어회로의 회로도
도 2는 도 1에 도시된 자동 프리차지 제어회로의 동작 타이밍도
도 3은 본 발명의 실시예에 따른 싱크로너스 디램의 자동 프리차지 제어회로의 회로도
도 4는 도 3에 도시된 자동 프리차지 제어회로의 동작 타이밍도
도 5는 도 3에 도시된 자동 프리차지 제어회로에서 버스트길이가 1클락이고 tRAS가 보장이 않된 상태에서 자동 프리차지 명령이 셋업되고 tCCD 1클락으로 동일 뱅크의 새로운 명령에 의해 기존의 자동 프리차지 명령의 리셋 과정을 나타내는 타이밍도

Claims (3)

  1. 기입동작 또는 독출동작 종료시점에 자동으로 RAS(Row address strobe) 프리차지 동작으로 진입되는 자동 프리차지 스킴을 갖는 싱크로너스 디램에 있어서,
    메모리셀들로 구성되는 다수개의 뱅크들; 및
    상기 뱅크들중 제1뱅크가 RAS 액티브된 상태에서 상기 제1뱅크에 대한 CAS(column address strobe) 명령과 함께 자동 프리차지 명령이 입력된 다음에 tCCD(Column address to column address delay)가 버스트 길이보다 작거나 같은 상태에서 상기 제1뱅크이외의 제2뱅크에 대해 자동 프리차지 명령없이 CAS 명령만이 입력될 경우, 상기 제1뱅크의 자동 프리차지가 바로 시작되도록 제어하는 자동 프리차지 제어회로를 구비하는 것을 특징으로 하는 싱크로너스 디램.
  2. 기입동작 또는 독출동작 종료시점에 자동으로 RAS 프리차지 동작으로 진입되는 자동 프리차지 스킴을 갖는 싱크로너스 디램에 있어서,
    메모리셀들로 구성되는 다수개의 뱅크들; 및
    상기 뱅크들중 제1뱅크에 대한 CAS 명령과 함께 자동 프리차지 명령이 입력된 다음에 tCCD가 버스트 길이보다 작거나 같은 상태에서 동일한 뱅크인 상기 제1뱅크에 대해 자동 프리차지 명령없이 CAS 명령만이 입력될 경우, 상기 제1뱅크에 대한 자동 프리차지 명령을 리셋시키는 자동 프리차지 제어회로를 구비하는 것을 특징으로 하는 싱크로너스 디램.
  3. 제1항에 있어서, 상기 자동 프리차지 제어회로는,
    뱅크 선택용 어드레스 버퍼의 출력과 자동 프리차지 인에이블 제어용 어드레스 버퍼의 출력을 조합하고, 그 결과를 내부클락에 의해 래치시키고 상기 제1뱅크의 버스트 동작이 끝나거나 또는 상기 제2뱅크에 대한 CAS 명령이 입력되어 상기 뱅크 선택용 어드레스 버퍼의 출력이 바뀔 때 상기 제1뱅크의 프리차지가 수행되도록 제어하는 것을 특징으로 하는 싱크로너스 디램.
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