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CN108288645A - 高压元件及其制造方法 - Google Patents

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CN108288645A
CN108288645A CN201710252497.XA CN201710252497A CN108288645A CN 108288645 A CN108288645 A CN 108288645A CN 201710252497 A CN201710252497 A CN 201710252497A CN 108288645 A CN108288645 A CN 108288645A
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CN
China
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region
trap
grid
high voltage
voltage device
Prior art date
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Withdrawn
Application number
CN201710252497.XA
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English (en)
Inventor
蔡宗颖
游焜煌
黄宗义
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Richtek Technology Corp
Original Assignee
Richtek Technology Corp
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Publication date
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Abstract

本发明提出一种高压元件及其制造方法。高压元件包含：半导体基板、绝缘结构、栅极、本体区、阱、源极与漏极、以及轻掺杂扩散(lightly doped diffusion,LDD)区。其中，绝缘结构形成于半导体基板的上表面上，用以定义元件区。轻掺杂扩散区形成于元件区中的阱上，于横向上，轻掺杂扩散区介于栅极与漏极之间，且轻掺杂扩散区不与漏极邻接。

Description

高压元件及其制造方法
技术领域
本发明涉及一种高压元件及其制造方法，特别是指一种能够提高不导通操作时的崩溃防护电压的高压元件及其制造方法。
背景技术
图1A与图1B分别显示一种现有高压元件100的剖视示意图与俯视示意图。其中，所谓的高压元件，指于正常操作时，施加于漏极的电压高于5V；一般而言，高压元件的漏极与栅极间，具有漂移区12a(如图1A中虚线范围所示意)，将漏极与栅极分隔，且漂移区的横向长度根据正常操作时所承受的操作电压而调整。如图1A与图1B所示，LDMOS元件100包含：阱12、隔绝氧化区13、场氧化区14、本体区16、栅极17、源极18、与漏极19。其中，阱12的导电型为N型，形成于基板11上，隔绝氧化区13为区域氧化(local oxidation of silicon,LOCOS)结构，以定义操作区13a，作为高压元件100操作时主要的作用区。操作区13a的范围由图1B中，粗黑虚线框所示意。栅极17覆盖部分场氧化区14。为使高压元件100的导通电阻下降，可减少隔绝氧化区13与场氧化区14的厚度，但如此一来，高压元件100的崩溃防护电压将会下降，限制了高压元件100的应用范围；而为使高压元件100的耐压(withstand voltage)提高，可增加隔绝氧化区13与场氧化区14的厚度，但如此一来，高压元件100的导通电阻将会提高，操作的速度降低，降低元件的性能。
有鉴于此，本发明提出一种能够提高不导通操作时的崩溃防护电压但不影响导通电阻的高压元件及其制造方法。
发明内容
本发明的目的在于克服现有技术的不足与缺陷，提出一种能够提高不导通操作时的崩溃防护电压但不影响导通电阻的高压元件及其制造方法。
为达上述目的，就其中一观点言，本发明提供了一种高压元件，包含：一半导体基板，于一垂直方向上，具有相对的一上表面与一下表面；一绝缘结构，形成于该上表面上，用以定义一元件区；一栅极，形成于该半导体基板的该上表面上的该元件区中；一本体区，具有一第一导电型，形成于该上表面下的该元件区中，且部分该本体区位于该栅极正下方；一阱，具有一第二导电型，形成于该上表面下的该元件区中，该阱于一横向上与该本体区邻接，而形成一接面，且该接面位于该栅极正下方；一源极与一漏极，具有该第二导电型，形成于该上表面下的该元件区中，分别位于该栅极下方的外部靠近该本体区侧与远离该本体区侧，且该漏极与该栅极间，由该阱分开；以及一轻掺杂扩散(lightly doped diffusion,LDD)区，具有该第一导电型，形成于该上表面下的该元件区中的该阱上，于该横向上，该LDD区介于该栅极与该漏极之间，且该LDD区不与该漏极邻接。
为达上述目的，就另一观点言，本发明提供了一种高压元件制造方法，包含：提供一半导体基板，于一垂直方向上，其具有相对的一上表面与一下表面；形成一绝缘结构于该上表面上，用以定义一元件区；形成一栅极于该半导体基板的该上表面上的该元件区中；形成一本体区于该上表面下的该元件区中，该本体区具有一第一导电型，且部分该本体区位于该栅极正下方；形成一阱于该上表面下的该元件区中，该阱具有一第二导电型，且该阱于一横向上与该本体区邻接，而形成一接面，且该接面位于该栅极正下方；形成一源极与一漏极于该上表面下的该元件区中，该源极与该漏极具有该第二导电型，分别位于该栅极下方的外部靠近该本体区侧与远离该本体区侧，且该漏极与该栅极间，由该阱分开；以及形成一轻掺杂扩散(lightly doped diffusion,LDD)区于该上表面下的该元件区中的该阱上，该LDD区具有该第一导电型，于该横向上，该LDD区介于该栅极与该漏极之间，且该LDD区不与该漏极邻接。
在一种较佳的实施型态中，该高压元件还包含一场氧化区，形成于该上表面上的该元件区中，且部分该场氧化区位于该栅极正下方，且其他部分的场氧化区位于该栅极与该漏极之间。
在一种较佳的实施型态中，该LDD区在横向上的两侧与该场氧化区邻接。
在一种较佳的实施型态中，该LDD区由剖视图视之，其深度自该半导体基板的该上表面开始沿着该垂直方向而向下计算，不深于该场氧化区。
在一种较佳的实施型态中，该高压元件还包含一轻掺杂阱，具有该第二导电型，形成于该上表面下的该元件区中，该轻掺杂阱于该横向上的两侧与该阱连接，且该轻掺杂阱的第二导电型杂质浓度低于该阱的第二导电型杂质浓度。
在一种较佳的实施型态中，该LDD区完全不位于该栅极正下方。
在一种较佳的实施型态中，该LDD区于导通及不导通操作时浮接。
以下通过具体实施例详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
附图说明
图1A与图1B分别显示一种现有技术高压元件100的剖视示意图与俯视示意图；
图2A-2I显示本发明的第一个实施例；
图3A-3I显示本发明的第二个实施例；
图4A-4I显示本发明的第三个实施例；
图5A-5B显示本发明的第四个实施例；
图6A-6B显示本发明的第五个实施例；
图7显示本发明的第六个实施例；
图8示出本发明相较于现有技术能够提高不导通操作时的崩溃防护电压的电性示意图；
图9A-9B分别示出现有技术与本发明的撞击游离分析分布图。
图中符号说明
100,200,300,400,500,600,700 高压元件
11,21 半导体基板
12,22 阱
12a 漂移区
13,23 绝缘结构
13a,23a 操作区
14,24 场氧化区
16,26 本体区
17,27 栅极
18,28 源极
19,29 漏极
21a 上表面
21b 下表面
22a 轻掺杂阱
25 LDD区
25a,26a 光阻层
PN0,PN1,PN2 PN接面
具体实施方式
有关本发明的前述及其他技术内容、特点与功效，在以下配合参考图式的一较佳实施例的详细说明中，将可清楚的呈现。本发明中的图式均属示意，主要意在表示工艺步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。
请参考图2A-2I，其显示本发明的第一个实施例。如图2A所示，首先提供一半导体基板21，其例如但不限于为P型硅基板。如图2A所示，半导体基板21于一垂直方向(如图中实线箭头所示意)上，具有相对的一上表面21a与一下表面21b。接着，如图2B所示，形成阱22于上表面21a下，阱22例如但不限于具有N型导电型。接着，如图2C所示，形成绝缘结构23于上表面21a(如图中虚线所示意)上，以此定义元件区23a。在一实施例中，绝缘结构23例如但不限于可为图标的区域氧化(local oxidation of silicon,LOCOS)结构。在另一实施例中，绝缘结构23亦可为其他形式的隔离结构，例如但不限于可为一浅沟槽绝缘(shallowtrench isolation,STI)结构。
图2D显示对应剖视示意图图2C的俯视示意图。如图所示，绝缘结构23例如但不限于为一环型结构，以定义环型结构中的元件区23a。接下来，请参阅图2E，例如利用光阻层26a为屏蔽，将P型杂质掺杂至上表面21a下的元件区23a中，以形成本体区26。其中，可利用例如但不限于离子植入技术，将P型杂质，以加速离子的形式，如图2E中虚线箭号所示意，植入元件区23a中，以形成本体区26。
接着，如图2F所示，例如利用光阻层25a为屏蔽，将P型杂质掺杂至上表面21a下的元件区23a中，以形成轻掺杂扩散(lightly doped diffusion,LDD)区25。其中，可利用例如但不限于离子植入技术，将P型杂质，以加速离子的形式，如图2F中虚线箭号所示意，植入元件区23a中，以形成LDD区25。
接下来，如图2G所示，形成栅极27于半导体基板21的上表面21a上的元件区23a中。如图所示，部分本体区26位于栅极27正下方。此外，阱22形成于上表面21a下的元件区23a中，阱22于横向(如图中虚线箭号所示意)上与本体区26邻接，而形成PN接面PN0，且PN接面PN0位于栅极27正下方。
接下来，如图2H所示，形成源极28与漏极29，源极28与漏极29例如但不限于具有N型导电型，形成于上表面21a下的元件区23a中，分别位于栅极27下方的外部靠近本体区26侧与远离本体区26侧，且漏极29与栅极27间，由阱22分开。形成源极28与漏极29的步骤，例如但不限于利用绝缘结构23与栅极27为屏蔽，或/且由微影技术定义范围，将N型杂质掺杂至半导体基板21以形成位于半导体基板21的上表面21a下的元件区23a中，栅极27下方的外部的源极28与漏极29。其中，本实施例可利用例如但不限于离子植入技术，将N型杂质，以加速离子的形式，植入半导体基板21中，以形成源极28与漏极29(未示出)。
图2I显示图2H的俯视示意图，如图所示，LDD区25，例如但不限于具有P型导电型，于横向上(如图中虚线箭号所示意)，LDD区25介于栅极27与漏极29之间，且LDD区25不与漏极29邻接。
本发明与现有技术最主要的不同点乃是在于：本发明在上表面21a下的本体区26与漏极29之间，加入LDD区25，使得高压元件200在不导通操作中，形成较大的空乏区，以降低电场强度，以提高高压元件200承受的电压，也就是提高高压元件200不导通操作的崩溃防护电压。
以上图2A-2I虽以N型元件为例来加以说明，但相同概念当然也可适用于P型元件，只要相应改变掺杂区即可。
请参考图3A-3I，其显示本发明的第二个实施例。类似地，本实施例亦以N型高压元件为例说明。
本实施例的工艺步骤或结构大致上与第一个实施例的工艺步骤或结构相似，惟差异在于：相较于第一个实施例，本实施例高压元件300还包含场氧化区24；且在第一实施例的高压元件200制造方法的步骤中，LDD区25由独立的微影工艺步骤所定义离子植入步骤的杂质掺杂范围，而本施例的高压元件300制造方法的步骤中，LDD区25由与阱22同一个微影工艺步骤所定义离子植入步骤的杂质掺杂范围。
如图3A所示，首先提供半导体基板21，其例如但不限于为P型硅基板。如图3A所示，半导体基板21于一垂直方向(如图中实线箭头所示意)上，具有相对的一上表面21a与一下表面21b。接着，如图3B所示，例如但不限于在同一工艺步骤中，形成绝缘结构23与场氧化区24于上表面21a上。绝缘结构23用以定义元件区23a。场氧化区24形成于上表面21a上的元件区23中，且部分场氧化区24位于之后的工艺步骤所形成的栅极27正下方，且其他部分的场氧化区24位于栅极27与之后的工艺步骤所形成的漏极29之间。须注意的是，场氧化区24同时定义之后的工艺步骤所形成的LDD区25的范围。在一实施例中，绝缘结构23例如但不限于可为图标的区域氧化(local oxidation of silicon,LOCOS)结构。在另一实施例中，绝缘结构23亦可为其他形式的隔离结构，例如但不限于可为浅沟槽绝缘(shallow trenchisolation,STI)结构。
图3C显示对应剖视示意图图3B的俯视示意图。如图所示，绝缘结构23例如但不限于为一环型结构，以定义环型结构中的元件区23a。接下来，如图3D所示，形成栅极27于半导体基板21的上表面21a上的元件区23a中。如图所示，部分场氧化区24位于栅极27正下方，且其他部分的场氧化区24位于栅极27与后续的工艺步骤所形成的漏极29之间。
接着，如图3E所示，形成阱22于上表面21a下，阱22例如但不限于具有N型导电型。接着，利用与阱22相同的屏蔽，例如但不限于包含栅极27、绝缘结构23、与场氧化区24；当然，也可以根据实际的需要，加上光阻层(未示出)作为屏蔽，此为本领域技术人员所熟知，在此不予赘述。如图3F所示，例如将P型杂质掺杂至上表面21a下的元件区23a中，以形成轻掺杂扩散(lightly doped diffusion,LDD)区25。其中，可利用例如但不限于离子植入技术，将P型杂质，以加速离子的形式，如图2F中虚线箭号所示意，植入元件区23a中，以形成LDD区25。由于LDD区25的P型杂质浓度，远低于源极28与漏极29的N型杂质浓度，因此如图所示，即使在源极28与漏极29掺杂了与LDD区25的P型杂质同样的杂质，对源极28与漏极29来说，是可以被忽略的。
接下来，请参阅图3G，例如利用光阻层26a为屏蔽，将P型杂质掺杂至上表面21a下的元件区23a中，以形成本体区26。其中，可利用例如但不限于离子植入技术，将P型杂质，以加速离子的形式，如图3G中虚线箭号所示意，植入元件区23a中，以形成本体区26。其中部分本体区26位于栅极27正下方。此外，阱22形成于上表面21a下的元件区23a中，阱22于横向(如图中虚线箭号所示意)上与本体区26邻接，而形成PN接面PN0，且PN接面PN0位于栅极27正下方。
接下来，如图3H所示，形成源极28与漏极29，源极28与漏极29例如但不限于具有N型导电型，形成于上表面21a下的元件区23a中，分别位于栅极27下方的外部靠近本体区26侧与远离本体区26侧，且漏极29与栅极27间，由阱22分开。形成源极28与漏极29的步骤，例如但不限于利用绝缘结构23、场氧化区24与栅极27为屏蔽，或/且由微影技术定义范围，将N型杂质掺杂至半导体基板21，以形成位于半导体基板21的上表面21a下的元件区23a中，栅极27下方的外部的源极28与漏极29。其中，本实施例可利用例如但不限于离子植入技术，将N型杂质，以加速离子的形式，植入半导体基板21中，以形成源极28与漏极29(未示出)。
图3I显示图3H的俯视示意图，如图所示，LDD区25，例如但不限于具有P型导电型，于横向上(如图中虚线箭号所示意)，LDD区25介于栅极27与漏极29之间，且LDD区25不与漏极29邻接。此外，值得注意的是，本发明与第一个实施例尚具有下述的差异：如图3H与图3I所示，本实施例的LDD区25，在横向上的两侧与场氧化区24邻接。此外，LDD区25由剖视图图3I视之，其深度自半导体基板21的上表面21a开始沿着垂直方向而向下计算，不深于场氧化区24。
以上图3A-3I虽以N型元件为例来加以说明，但相同概念当然也可适用于P型元件，只要相应改变掺杂区即可。
请参考图4A-4I，其显示本发明的第三个实施例。类似地，本实施例亦以N型高压元件为例说明。
本实施例的工艺步骤或结构大致上与第二个实施例的工艺步骤或结构相似，本实施例高压元件400与第二个实施例中的高压元件300差异在于：相较于第二个实施例，本实施的绝缘结构23与场氧化区24为STI结构，显示根据本发明，绝缘结构23与场氧化区24也可以为STI结构。其他工艺步骤与第二个实施例相同，因此，本实施例与第二个实施例的工艺步骤相似的部分就不再赘述。
请参考图5A与图5B，其显示本发明的第四个实施例。图5A与图5B分别显示高压元件500的剖视示意图与俯视示意图。本实施例显示结构大致上与第一个实施例的结构相似，本实施例高压元件500与第一个实施例中的高压元件200差异在于：相较于第一个实施例，本实施的本体区26环绕阱22，显示根据本发明，本体区26与阱22的安排可以有此变化。其他结构与第一个实施例相同，因此，本实施例与第一个实施例的相似的部分就不再赘述。
请参考图6A与图6B，其显示本发明的第五实施例。图6A与图6B分别显示高压元件600的剖视示意图与俯视示意图。本实施例显示结构大致上与第一个实施例的结构相似，本实施例高压元件600与第一个实施例中的高压元件200差异在于：相较于第一个实施例，本实施的LDD区25的数量为多个，显示根据本发明，LDD区25的数量安排可以有此变化。其他结构与第一个实施例相同，因此，本实施例与第一个实施例的相似的部分就不再赘述。
请参考图7，其显示本发明的第六实施例。图7显示高压元件700的剖视示意图。本实施例显示结构大致上与第三个实施例的结构相似，本实施例高压元件700与第三个实施例中的高压元件400差异在于：相较于第三个实施例，本实施的高压元件700还包含轻掺杂阱22a，其具有例如但不限于为N导电型，形成于上表面21a下的元件区23a中，轻掺杂阱22a于横向上的两侧与阱22连接，且轻掺杂阱22a的N型杂质浓度低于阱22的N型杂质浓度。此外，根据本发明，轻掺杂阱22a的数量安排可以有此变化。形成轻掺杂阱22a的方法，可以在形成阱22时，以屏蔽阻挡轻掺杂阱22a的范围，以阻挡离子植入步骤中，加速离子植入轻掺杂阱22a的范围，如此一来，轻掺杂阱22a的杂质掺杂浓度，低于阱22的杂质掺杂浓度，就可以达到轻掺杂阱22a的功能，即帮助形成空乏区，又可以降低制造成本。除此之外，其他结构与第三个实施例相同，因此，本实施例与第三个实施例的相似的部分就不再赘述。
请参考图8，其示出本发明相较于现有技术能够提高不导通操作时的崩溃防护电压的示意图。根据图8所示，本发明的高压元件，相较于现有技术，具有较高的崩溃防护电压。
此外，请参考图9A与图9B，其分别示出现有技术与本发明的撞击游离分析分布图的示意图。根据图9A与图9B所示，本发明的高压元件在不导通操作的情况下，操作区中的PN接面PN2；相较于现有技术的高压元件在不导通操作的情况下，操作区中的PN接面PN1，其位置在垂直方向上较高，也就是距离上表面较近，容易产生空乏区，以减缓不导通操作时的电场，进而提高高压元件可承受的电压，即提高崩溃防护电压。
需说明的是，前述所有根据本发明的实施例中，一种较佳的实施方式，是安排LDD区25完全不位于栅极27正下方。也就是说，从俯视图视之，LDD区25完全与栅极27的任何部分重迭。此外，根据本发明，于高压元件操作时(包含导通与不导通操作)，一种较佳的实施方式，是将LDD区25浮接(floating)。
以上已针对较佳实施例来说明本发明，以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以思及各种等效变化。例如，在不影响元件主要的特性下，可加入其他工艺步骤或结构，如深阱等；又如，微影技术并不限于光罩技术，亦可包含电子束微影技术。凡此种种，皆可根据本发明的教示类推而得。此外，所说明的各个实施例，并不限于单独应用，亦可以组合应用，例如但不限于将两实施例并用。举例而言，图7显示的轻掺杂阱22a，可以应用于所有的实施例中。因此，本发明的范围应涵盖上述及其他所有等效变化。此外，本发明的任一实施型态不必须达成所有的目的或优点，因此，权利要求任一项也不应以此为限。

Claims (14)

1.一种高压元件，其特征在于，包含：
一半导体基板，于一垂直方向上，具有相对的一上表面与一下表面；
一绝缘结构，形成于该上表面上，用以定义一元件区；
一栅极，形成于该半导体基板的该上表面上的该元件区中；
一本体区，具有一第一导电型，形成于该上表面下的该元件区中，且部分该本体区位于该栅极正下方；
一阱，具有一第二导电型，形成于该上表面下的该元件区中，该阱于一横向上与该本体区邻接，而形成一接面，且该接面位于该栅极正下方；
一源极与一漏极，具有该第二导电型，形成于该上表面下的该元件区中，分别位于该栅极下方的外部靠近该本体区侧与远离该本体区侧，且该漏极与该栅极间，由该阱分开；以及
一轻掺杂扩散LDD区，具有该第一导电型，形成于该上表面下的该元件区中的该阱上，于该横向上，该LDD区介于该栅极与该漏极之间，且该LDD区不与该漏极邻接。
2.如权利要求1所述的高压元件，其中，还包含一场氧化区，形成于该上表面上的该元件区中，且部分该场氧化区位于该栅极正下方，且其他部分的场氧化区位于该栅极与该漏极之间。
3.如权利要求2所述的高压元件，其中，该LDD区在横向上的两侧与该场氧化区邻接。
4.如权利要求2所述的高压元件，其中，该LDD区由剖视图视之，其深度自该半导体基板的该上表面开始沿着该垂直方向而向下计算，不深于该场氧化区。
5.如权利要求1所述的高压元件，其中，还包含一轻掺杂阱，具有该第二导电型，形成于该上表面下的该元件区中，该轻掺杂阱于该横向上的两侧与该阱连接，且该轻掺杂阱的第二导电型杂质浓度低于该阱的第二导电型杂质浓度。
6.如权利要求1所述的高压元件，其中，该LDD区完全不位于该栅极正下方。
7.如权利要求1所述的高压元件，其中，该LDD区于导通及不导通操作时浮接。
8.一种高压元件制造方法，其特征在于，包含：
提供一半导体基板，于一垂直方向上，其具有相对的一上表面与一下表面；
形成一绝缘结构于该上表面上，用以定义一元件区；
形成一栅极于该半导体基板的该上表面上的该元件区中；
形成一本体区于该上表面下的该元件区中，该本体区具有一第一导电型，且部分该本体区位于该栅极正下方；
形成一阱于该上表面下的该元件区中，该阱具有一第二导电型，且该阱于一横向上与该本体区邻接，而形成一接面，且该接面位于该栅极正下方；
形成一源极与一漏极于该上表面下的该元件区中，该源极与该漏极具有该第二导电型，分别位于该栅极下方的外部靠近该本体区侧与远离该本体区侧，且该漏极与该栅极间，由该阱分开；以及
形成一轻掺杂扩散LDD区于该上表面下的该元件区中的该阱上，该LDD区具有该第一导电型，于该横向上，该LDD区介于该栅极与该漏极之间，且该LDD区不与该漏极邻接。
9.如权利要求8所述的高压元件制造方法，其中，还包含形成一场氧化区于该上表面上的该元件区中，且部分该场氧化区位于该栅极正下方，且其他部分的场氧化区位于该栅极与该漏极之间。
10.如权利要求9所述的高压元件制造方法，其中，该LDD区在横向上的两侧与该场氧化区连接。
11.如权利要求9所述的高压元件制造方法，其中，该LDD区由剖视图视之，其深度自该半导体基板的该上表面开始沿着该垂直方向而向下计算，不深于该场氧化区。
12.如权利要求8所述的高压元件制造方法，其中，还包含形成一轻掺杂阱，具有该第二导电型，形成于该上表面下的该元件区中，该轻掺杂阱于该横向上的两侧与该阱连接，且该轻掺杂阱的第二导电型杂质浓度低于该阱的第二导电型杂质浓度。
13.如权利要求8所述的高压元件制造方法，其中，该LDD区完全不位于该栅极正下方。
14.如权利要求8所述的高压元件制造方法，其中，该LDD区于导通及不导通操作时浮接。
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