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CN108140670A - 具有采用间隙壁的自对准体接触的沟槽mosfet - Google Patents

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CN108140670A
CN108140670A CN201680060990.5A CN201680060990A CN108140670A CN 108140670 A CN108140670 A CN 108140670A CN 201680060990 A CN201680060990 A CN 201680060990A CN 108140670 A CN108140670 A CN 108140670A
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contact trench
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trench
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管灵鹏
K·特里尔
S·乔
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Vishay Siliconix Inc
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Abstract

具有采用间隙壁的自对准体接触的沟槽MOSFET。根据本发明的实施例，一种半导体器件包括半导体衬底，以及形成于所述半导体衬底中的至少两个栅极沟槽。所述沟槽中的每个包括栅电极。所述半导体器件还包括形成于所述半导体衬底中所述栅极沟槽之间的体接触沟槽。所述体接触沟槽在所述体接触沟槽的底部具有较低的宽度，以及在所述体接触沟槽之下具有欧姆体接触注入。所述欧姆体接触注入的水平范围至少是所述体接触沟槽的较低的宽度。

Description

具有采用间隙壁的自对准体接触的沟槽MOSFET
相关申请
本申请要求于2015年10月19日提交的62/243,502号美国临时申请的权益，在此其全部内容通过引用合并于此。
本申请涉及Bobde等人于2012年4月20日提交的共同未决、共同拥有的题为“混合分离栅半导体(Hybrid Split Gate Semiconductor)”的13/460,567号美国专利申请，在此其全部内容通过引用合并于此。
本申请涉及Terrill和Guan于2013年10月21日提交的共同未决、共同拥有的题为“具有高能量掺杂注入的半导体结构(Semiconductor Structure with High EnergyDopant Implantation)”的14/058,933号美国专利申请，在此其全部内容通过引用合并于此。
技术领域
本发明的实施例涉及集成电路设计和制造领域。更具体地，本发明的实施例涉及用于具有采用间隙壁的自对准体接触的沟槽MOSFET的系统和方法。
背景技术
传统的沟槽MOSFET实质上并不受益于工艺几何尺寸的减小，例如，沟槽之间间距的减小。亚微米的单元间距缩放对于增加沟道密度来说通常是期望的，增加沟道密度相应地减小了每单位面积的沟道电阻。然而，这种缩放也可能导致每单位面积的不被期望的更窄的平台宽度，其可能增加漂移区电阻。此外，由于平台宽度的减小，沟道区域与体接触之间的距离有害地减小，其可导致阈值电压的不期望地增加。
发明内容
因此，需要用于具有自对准体接触的沟槽金属氧化物半导体场效应晶体管(MOSFET)的系统和方法。还存在对于具有自对准体接触的沟槽MOSFET的额外的需要，所述具有自对准体接触的沟槽MOSFET在体接触注入与栅极沟槽之间具有增加的间隔。进一步需要的是用于具有自对准体接触的沟槽MOSFET的系统和方法，所述具有自对准体接触的沟槽MOSFET在精细化上具有提高的性能(例如，更小的栅极间间距尺寸)。还存在对用于具有自对准体接触的沟槽MOSFET的系统和方法的进一步需要，所述具有自对准体接触的沟槽MOSFET与现有的集成电路设计、制造和测试的系统和方法兼容和互补。本发明的实施例提供了这些优点。
根据本发明的实施例，一种半导体器件包括半导体衬底，以及形成于所述半导体衬底中的至少两个栅极沟槽。所述沟槽中的每个包括栅电极。所述半导体器件还包括形成于所述半导体衬底中栅极沟槽之间的体接触沟槽。所述体接触沟槽在所述体接触沟槽的底部具有较低的宽度，并且在所述体接触沟槽的之下具有欧姆体接触注入。所述欧姆体接触注入的水平范围至少是所述体接触沟槽的较低的宽度。
根据本发明的另一实施例，一种半导体器件包括半导体衬底，以及形成于所述半导体衬底中的至少两个栅极沟槽。所述沟槽中的每个包括栅电极。所述半导体器件还包括形成于所述半导体衬底中栅极沟槽之间的体接触沟槽。所述体接触沟槽的特征为具有大体上恒定的侧墙斜坡，直到第一深度。所述半导体器件进一步包括形成于所述半导体衬底中的从所述体接触沟槽的底部延伸的体接触沟槽扩展区。所述体接触沟槽扩展区的侧墙与所述体接触沟槽的侧墙斜坡不相交。所述半导体器件包括在所述体接触沟槽扩展区的之下的欧姆体接触注入。所述欧姆体接触注入的水平范围至少是所述体接触沟槽在第一深度处的宽度。
根据本发明的第一方法实施例，多个栅极沟槽形成于半导体衬底中。体接触沟槽形成于所述半导体衬底中所述栅极沟槽之间的平台中。在体接触沟槽的侧墙上沉积间隙壁。欧姆体接触通过所述体接触沟槽被注入到所述半导体衬底中，利用所述间隙壁自对准所述注入。在所述注入之前，体接触沟槽扩展区可以通过所述体接触沟槽被刻蚀到所述半导体衬底中，利用所述间隙壁自对准所述刻蚀。
附图说明
并入并形成本说明书的一部分的附图例示了本发明的实施例，并与描述一起用于解释本发明的原理。除非另有说明，否则附图不按比例绘制。
图1A例示了根据本发明实施例的、在制造的中间状态中的半导体晶圆。
图1B例示了根据本发明实施例的、欧姆体接触的自对准注入。
图1C例示了根据本发明实施例的、体接触沟槽扩展区的自对准刻蚀。
图1D例示了根据本发明实施例的、欧姆体接触的自对准注入。
图2例示了根据本发明实施例的示例性方法。
详细描述
现在将详细参考本发明的各个实施例，其例子在附图中被例示。尽管将结合这些实施例来描述本发明，可以理解的是，它们不意图将本发明限制为这些实施例。正相反，本发明意图覆盖可包括于如所附的权利要求所限定的本发明的精神和范围内的替代物、修改和等同物。进一步地，在下面的本发明的详细描述中，阐述了许多具体细节以便提供对本发明的透彻理解。然而，本领域普通技术人员可以认识到，在没有这些具体细节的情况下，本发明也可以被实践。在其他例子中，没有描述众所周知的方法、程序、组件和电路，以避免不必要地模糊本发明的方面。
符号和术语
随后的详细描述的某些部分(例如工艺200)是按照可以在计算机存储器上执行的程序、步骤、逻辑块、处理、操作和对数据位的操作的其他符号表示而呈现的。这些描述和表示是数据处理领域的技术人员用于最有效地传达他们工作的实质给本领域其他技术人员的手段。程序、计算机执行的步骤、逻辑块、过程、操作等，在此处，并且一般地被构思为导致期望的结果的步骤或指令的自恰序列。步骤是对物理量的那些需要的物理操作。通常，尽管不是必要的，但这些量采取能够被存储、传输、结合、比较以及以其他方式在计算机系统中被操纵的电信号或磁信号的形式。以比特、值、元素、符号、字符、术语、数字或类似物来引用这些信号时常被证明是方便的，主要是出于普遍使用的原因。
然而，应该铭记的是，全部的这些以及类似的术语将与合适的物理量相关联，并且仅仅是应用于这些量的方便的标签。除非进行了具体陈述，否则如从下面的讨论明显的是，被领会到，贯穿本发明，利用诸如“形成”或“沉积”或“注入”或“刻蚀”或“处理”或“切割”或“填充”或“粗糙化”或“进入”或“执行”或“生成”或“调整”或“创建”或“执行”或“继续”或“索引”或“计算”或“转换”或“计算”或“确定”或“测量”或“聚集”或“运行”等之类的术语的讨论，指的是计算机系统或类似电子计算装置的动作或过程，其将被表示为计算机系统的寄存器和存储器内的物理(电学)量的数据操纵和转换为其他数据，该其他数据类似地被表示为计算机系统的存储器或寄存器或其他这种信息存储、转换或显示装置内的物理量。
附图并不按比例绘制，并且仅仅部分结构以及形成那些结构的各个层可在附图中示出。进一步地，制造工艺和操作可以与本文讨论的工艺和操作一起执行，即，在本文示出和描述的操作之前、之间和/或之后，可以存在多个工艺操作。重要的是，根据本发明的实施例可以结合这些其他的(可能是常规的)工艺和操作来实现，而不显著地扰乱它们。一般来说，根据本发明的实施例可以代替和/或补充常规工艺的部分，而不显著地影响外围的工艺和操作。
如本文所使用的，字母“n”指代n型掺杂，字母“p”指代p型掺杂。加号“+”或减号“-”用于分别代表该一种或更多种掺杂的相对高的或相对低的浓度。
术语“沟道”在本文中以公认的方式使用。即，在FET中电流在沟道中从源区连接移动到漏区连接。沟道可以由n型或p型半导体材料制成；相应地，规定FET为n沟道或p沟道器件。一些附图在n沟道器件的环境中讨论，具体地为n沟道垂直MOSFET；然而，根据本发明的实施例不限于此。即，本文描述的特征也可以用于p沟道器件中。通过用p型掺杂和材料替换相应的n型掺杂和材料，n沟道器件的讨论可以容易地映射到p沟道器件，反之亦然。
术语“沟槽”在半导体领域中已获得了两种不同的但是相关的含义。通常，当涉及工艺(例如刻蚀)时，术语沟槽用于意指或指代材料的空洞，例如孔或沟。通常，该孔的长度远大于其宽度或深度。然而，当指代半导体结构或器件时，术语沟槽用于意指或指代被设置在衬底表面以下的固体垂直对齐结构，其具有与衬底不同的复杂成分，并且通常临近于场效应晶体管(FET)的沟道。该结构包括，例如，FET的栅极。因此，沟槽半导体器件通常包括平台(mesa)结构(其不是沟槽)，以及两个相邻结构“沟槽”的部分，例如一半。
需要领会的是，尽管通常被称为“沟槽”的半导体结构可以通过刻蚀沟槽以及接着填充该沟槽来形成，但此处关于本发明实施例的该结构术语的使用并不暗示，并且不限于该工艺。
根据本发明实施例，图1A和图1B例示了形成具有自对准体接触的沟槽金属氧化物半导体场效应晶体管(MOSFET)100的示例性方法。图1A例示了示例性半导体器件100的部分。在图1A中，通过已知的方法将半导体晶圆加工至中间状态。例如，在重掺杂N+硅衬底(例如衬底101)上生长N型外延层，例如外延层110。生长硬掩膜氧化物并使用光刻工艺在沟槽区域以外的全部区域中图案化光刻胶。使用等离子体刻蚀步骤去除氧化物。例如约1.5到2μm深的多个沟槽(例如沟槽120)被刻蚀到硅中。在沟槽之间留下漂移区，例如漂移区125。在去除光刻胶和硬掩膜以后，通过化学气相沉积(CVD)在沟槽中生长或沉积厚的底部氧化物。沉积经掺杂的第一多晶硅，例如多晶硅155，并且执行例如化学机械抛光(CMP)和/或多晶硅回刻蚀，以使多晶硅的顶部表面与原始表面(Primary Surface)105对齐。
使用光刻工艺在底部源极拾取区域之上放置光刻胶，并使用等离子体刻蚀步骤来刻蚀该区域以外的例如大约0.9μm的多晶硅材料。在清洗晶圆以后，使用光刻工艺在需要被去除的厚的侧墙氧化物区域的该区域以外的全部区域中留下光刻胶，并使用湿法刻蚀步骤刻蚀氧化物。在清洗晶圆以后，生长栅极氧化物，接着生长或沉积第二掺杂的多晶硅，例如多晶硅150。执行化学机械抛光(CMP)和/或多晶硅回刻蚀，以使多晶硅的顶部表面与原始表面105对齐。使用光刻工艺在栅极拾取区域之上留下光刻胶，并使用等离子体刻蚀步骤来刻蚀这一区域以外例如约0.2μm的多晶硅材料，形成例如体接触沟槽190。
接着，使用N+源极注入通过离子注入和退火来形成源区，例如源区130。沉积氧化物并执行化学机械抛光(CMP)和/或氧化物回刻蚀来使氧化物表面与原始表面105对齐。使用体P注入来形成体区，例如体区140。沉积低温氧化物(LTO)和硼磷硅酸盐玻璃(BPSG)。使用光刻工艺在源极接触区域以外的区域处应用光刻胶，并使用等离子体刻蚀来刻蚀该区域以外的氧化物。可以使用后续硅刻蚀来形成自对准体接触沟槽190，使用栅极多晶硅150上方的栅极沟槽120中的氧化物作为自对准硬掩膜。
沟槽120从晶圆的原始表面105延伸至合适的深度。在一些实施例中，沟槽可以终止于可选的外延层110。外延层110可以形成在衬底101上。每个沟槽120可以有一个或更多个多晶硅区域，通常被称为栅极。例如，多晶硅150通常耦连至MOSFET的栅极端子。可选的多晶硅155(如果存在的话)，可以耦连至DC电压，例如，MOSFET的源极端子。在该配置中，多晶硅155通常被称为或被简称为“防护栅(shield gate)”。包括如所示出的有源栅和防护栅的MOSFET，通常被称为或被简称为“分离栅”MOSFET。将被领会的是，根据本发明的实施例很好地适用于单一栅MOSFET和分离栅MOSFET，以及具有其他栅极配置的沟槽MOSFET。例如，根据本发明的实施例很好地适用于混合分离栅MOSFET，例如，如在Bobde等人于2012年4月20日提交的共同未决、共同拥有的题为“混合分离栅半导体(Hybrid Split GateSemiconductor)”的13/460,567号美国专利申请中公开的，在此其全部内容通过引用合并于此。
根据现有技术，体接触沟槽190可以用于引导欧姆体接触注入，并且接着填充源极金属，如此使MOSFET的体和源极处于相同的电势。然而，该常规工艺倾向于产生过大或过于接近沟道区域的体接触，不被期望地增加沟道电阻和阈值电压。
(可以领会的是，体区140中的电流不均匀，并且沟道的主要部分形成在沟槽120附近，例如，栅极150的电场是最强的位置。因此，更为接近沟槽120的体接触部分对FET表现具有更好的作用。)
图1B例示了根据本发明的实施例的欧姆体接触170的自对准注入。图1B例示了示例性半导体器件100的一部分。间隙壁(spacer)160形成在体接触沟槽190的侧墙上。间隙壁160可以是适用于用作后续体接触170的注入的掩膜的任意材料和厚度。合适的材料包括例如大约300至(0.03至0.06μm)厚的CVD氧化物和/或氮化物。间隙壁160用于作为例如，二氟化硼(BF2)的P+注入的掩膜，以形成欧姆体接触170。
与传统技术相比，在这一新的方法中，欧姆体接触注入170的水平范围减小了，并且离沟道区域更远。例如，在传统技术下，欧姆体接触注入与沟槽120的距离可以为d1。根据本发明的实施例，欧姆体接触注入170距离沟槽更大的距离，d1加d2。较佳地，与传统技术相比，体接触的有害影响降低了。
此外，与现有技术相比，由于根据本发明实施例的欧姆体接触注入与沟槽的更大的间隔，与现有技术相比，注入可以以更大的掺杂浓度和/或更高的注入能量被形成。例如，根据本发明的实施例很好地适用于在Terrill和Guan于2013年10月21日提交的共同未决、共同拥有的题为“具有高能量掺杂注入的半导体结构(Semiconductor Structure withHigh Energy Dopant Implantation)”的14/058,933号美国专利申请中公开的系统和方法，在此其全部内容通过引用合并于此。例如，传统的二氟化硼(BF2)可以以约20keV的能量采用约2e14cm-2的剂量执行。与之相比，根据本发明的实施例可以采用约20-60keV的能量注入约2e14至6e14cm-2剂量的二氟化硼(BF2)。
图1C和图1D例示了根据本发明实施例的形成具有采用间隙壁100的自对准体接触的沟槽MOSFET的示例性方法。在图1C和图1D中，由具有撇符号(‘)的参考数字指示的结构类似于在图1A和图1B中由不具有该符号的参考数字指示的结构。如上所呈现的，图1A例示了处于中间状态的半导体晶圆100。图1C例示了示例性半导体器件100的一部分。图1C例示了体接触沟槽190’的自对准扩展区195。间隙壁160’形成于体接触沟槽190’的侧墙上。间隙壁160’可以是适用于作为掩膜的任何材料和厚度，该掩膜用于刻蚀外延层110和后续体接触170’的注入。合适的材料包括例如约300至(0.03至0.06μm)厚的CVD氧化物和/或氮化物。
图1C例示了根据本发明实施例的体接触沟槽扩展区195的自对准刻蚀。如图1C所示，间隙壁160’用于自对准穿过体接触沟槽190’的体接触沟槽扩展区195。可以使用任意合适的工艺形成体接触沟槽扩展区195，例如，等离子体刻蚀。体接触沟槽扩展区195可以是任意合适的深度，其不会引起对体二极管的击穿电压的负面影响，例如，深度多达约0.3μm。
图1D例示了根据本发明实施例的欧姆体接触170’的自对准注入。图1D例示了示例性半导体器件100的一部分。欧姆体接触170’穿过体接触沟槽190’和穿过体接触沟槽扩展区190注入到位于体接触沟槽扩展区190底部的外延层110。间隙壁160’用于作为例如二氟化硼(BF2)的P+注入的掩膜，以形成欧姆体接触170’。
与传统技术相比，在这一新的方法中，欧姆体接触注入170’在水平范围减小了，并且离沟道区域更远。例如，在传统技术下，欧姆体接触注入与沟槽120的距离可以为d1(图1B)。根据本发明的实施例，欧姆体接触注入170’距离沟槽更大的距离，d1加d3。由于沟槽120的侧墙的倾斜性质，欧姆体接触注入170’的增加的深度导致了与沟槽120的进一步增加的间隔。因此，尺寸d3大于d1(图1B)。较佳地，与传统技术相比，体接触的有害影响降低了，并且相对于图1B的实施例来说有所改进。
此外，根据本发明的实施例，由于来自体接触沟槽扩展区195的可用的额外深度，体接触沟槽190’可以制作得比传统技术下的可比拟的体接触沟槽更浅。例如，体接触沟槽190’的深度加上扩展区195的深度的和可以与传统技术下的可比拟的体接触沟槽大约相等。例如，在传统技术下，体接触沟槽可以是在原始表面105以下约0.5μm。根据本发明的实施例，体接触沟槽190’的深度加上扩展区195的深度的组合可以是在原始表面105以下约0.5μm，其中体接触沟槽190’在原始表面105以下大约0.25μm，例如，比传统技术下的体接触沟槽更浅。
例如，体接触沟槽190可以是约0.5μm深。体接触沟槽190’的示例性深度约为0.25μm。体接触沟槽扩展区195可以是例如约0.25μm深。
形成较浅的体接触沟槽可以对沟槽MOSFET的结构和处理有很多好处，包括，例如，减少形成沟槽的处理时间，更大的源注入区域130’，提高的源注入效果和较低的导通电阻。
在形成欧姆体接触170或170’以后，通过使用用于氮化物间隙壁的热磷酸(H3PO4)和/或用于氧化物间隙壁的缓冲氧化物刻蚀(BOE)或稀氢氟酸(HF)的湿法刻蚀来去除间隙壁。产生沟槽MOSFET的剩余操作是已知的。例如，可以使用光刻工艺在栅极拾取区域以外的区域中沉积光刻胶图案，并且可以使用等离子体刻蚀来刻蚀这一区域之外的氧化物。在清洗晶圆并使用例如稀氢氟酸(HF)预处理以后，可以沉积钛层和氮化钛层。可以使用快速热退火来形成硅化钛接触。可以通过CVD沉积钨层，其足够厚来完全填充所述接触。接着可以回刻蚀所述钨层以平坦化所述钨层，使其仅仅保留在所述接触内部。可以沉积钛层和厚铝层。可以使用光刻工艺来在金属化区域之上留下光刻胶并使用等离子体刻蚀和/或湿法刻蚀来去除这一区域之外的铝层和钛层。
图2例示了根据本发明实施例的示例性方法200。在210，在半导体衬底中形成多个栅极沟槽，例如，如在图1A所例示的栅极沟槽120。在一些实施例中，该沟槽可以是约例如1.5至2μm深。在220，在半导体衬底中的栅极沟槽之间的平台中形成体接触沟槽，例如，如在图1A中所例示的体接触沟槽190或如在图1C中所例示的体接触沟槽190’。
在230，在体接触沟槽(例如，如在图1A所例示的体接触沟槽190)的侧墙上沉积间隙壁，例如，如在图1B所例示的示例间隙壁160。在一些实施例中，间隙壁可以具有范围为例如0.03至0.06μm的厚度。在一些实施例中，体接触沟槽可以扩展至距离晶圆的原始表面例如约0.2至0.6μm。
在可选的240，体接触沟槽扩展区，例如，如在图1C所例示的体接触沟槽扩展区195，可以穿过体接触沟槽(例如，如在图1C所例示的体接触沟槽190’)被刻蚀到半导体衬底中，利用间隙壁自对准所述刻蚀。在一些实施例中，体接触沟槽扩展区可以扩展至体接触沟槽的底部以下例如约0.1至0.2μm。
在250，欧姆体接触(例如，如在图1B所例示的欧姆体接触170)穿过体接触沟槽被注入到半导体衬底中，利用间隙壁自对准所述注入。在可选的260，例如经由使用用于氮化物间隙壁的热磷酸(H3PO4)和/或用于氧化物间隙壁的缓冲氧化物刻蚀(BOE)或稀氢氟酸(HF)的湿法刻蚀来去除间隙壁。
根据本发明的实施例提供了用于具有自对准体接触的沟槽金属氧化物半导体场效应晶体管(MOSFET)的系统和方法。此外，根据本发明的实施例提供了用于具有自对准体接触的沟槽MOSFET的系统和方法，所述具有自对准体接触的沟槽MOSFET在体接触注入与栅极沟槽之间具有增加的间隔。进一步地，根据本发明的实施例提供了用于具有自对准体接触的沟槽MOSFET的系统和方法，所述具有自对准体接触的沟槽MOSFET在精细化上具有改进的性能，例如更小的栅极间间距尺寸。还进一步地，根据本发明的实施例提供了用于具有自对准体接触的沟槽MOSFET的系统和方法，所述具有自对准体接触的沟槽MOSFET与现有的集成电路设计、制造和测试的系统和方法兼容和互补。
这样，对本发明的各种实施例进行了描述。尽管本发明已在具体实施例中进行了描述，应该领会的是，本发明不应被解释为被该实施例所限制，而是应该根据以下的权利要求进行解释。

Claims (22)

1.一种半导体器件，包括：
半导体衬底；
形成在所述半导体衬底中的至少两个栅极沟槽，其中所述沟槽中每个包括栅电极；
形成在所述半导体衬底中所述栅极沟槽之间的体接触沟槽，其在所述体接触沟槽的底部具有较低的宽度；以及
在所述体接触沟槽之下的欧姆体接触注入，其中所述欧姆体接触注入的水平范围至少是所述体接触沟槽的所述较低的宽度。
2.如权利要求1所述的半导体器件，进一步包括位于所述体接触沟槽的侧面上的多个间隙壁。
3.如权利要求2所述的半导体器件，其中所述间隙壁的特征为具有在0.03至0.06μm范围内的厚度。
4.如权利要求3所述的半导体器件，其中所述欧姆体接触注入的水平范围与所述体接触沟槽的所述较低的宽度的不同之处在于所述间隙壁在每一侧的大约所述厚度。
5.如权利要求2所述的半导体器件，其中所述间隙壁包括氮化物。
6.如权利要求2所述的半导体器件，其中所述间隙壁包括化学气相沉积(CVD)氧化物。
7.如权利要求1所述的半导体器件，进一步包括防护电极，被设置在所述栅极沟槽的至少一个中所述栅电极下方，并与所述栅电极电隔离。
8.一种半导体器件，包括：
半导体衬底；
形成在所述半导体衬底中的至少两个栅极沟槽，其中所述沟槽中的每个包括栅电极；
形成在所述半导体衬底中所述栅极沟槽之间的体接触沟槽，所述体接触沟槽的特征为具有至第一深度的大体上恒定的侧墙斜坡；
形成在所述半导体衬底中自所述体接触沟槽的底部延伸的体接触沟槽扩展区，其中所述体接触沟槽扩展区的侧墙与所述体接触沟槽的所述侧墙斜坡不相交；以及
在所述体接触沟槽扩展区之下的欧姆体接触注入，其中所述欧姆体接触注入的水平范围至少是所述体接触沟槽在所述第一深度处的宽度。
9.如权利要求8所述的半导体器件，进一步包括位于所述体接触沟槽的侧面上的多个间隙壁。
10.如权利要求9所述的半导体器件，其中所述体接触沟槽扩展区的侧墙偏离所述体接触沟槽的相应侧墙所述间隙壁的厚度。
11.如权利要求8所述的半导体器件，其中所述体接触沟槽扩展区的侧墙的斜率与所述体接触沟槽的所述斜率不同。
12.如权利要求8所述的半导体器件，其中所述体接触沟槽扩展区的侧墙的斜率大体上是垂直的。
13.如权利要求8所述的半导体器件，其中所述体接触沟槽扩展区在所述第一深度以下扩展约0.1至0.3μm。
14.如权利要求8所述的半导体器件，进一步包括防护电极，被设置在所述栅极沟槽的至少一个中所述栅电极下方，并与所述栅电极电隔离。
15.一种方法，包括：
在半导体衬底中形成多个栅极沟槽；
在所述半导体衬底中所述栅极沟槽之间的平台中形成体接触沟槽；
在所述体接触沟槽的侧墙上沉积间隙壁；以及
通过所述体接触沟槽在所述半导体衬底中注入欧姆体接触，利用所述间隙壁自对准所述注入。
16.如权利要求15所述的方法，进一步包括：
通过所述体接触沟槽在所述半导体衬底中刻蚀体接触沟槽扩展区，利用所述间隙壁自对准所述刻蚀。
17.如权利要求16所述的方法，其中所述体接触沟槽扩展区的侧墙比所述体接触沟槽的所述侧墙更加垂直。
18.如权利要求16所述的方法，其中所述体接触沟槽扩展区的宽度至少是所述体接触沟槽的宽度。
19.如权利要求15所述的方法，进一步包括：
去除所述间隙壁。
20.如权利要求19所述的方法，其中所述去除包括使用热磷酸(H3PO4)的湿法刻蚀。
21.如权利要求19所述的方法，其中所述去除包括使用BOE或稀氢氟酸的湿法刻蚀。
22.如权利要求16所述的方法，其中所述体接触沟槽的深度小于0.5μm。
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