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CN101009328A - 生成低电阻自对准多晶硅化物栅极和台面接触区mosfet器件的结构和方法 - Google Patents

生成低电阻自对准多晶硅化物栅极和台面接触区mosfet器件的结构和方法 Download PDF

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CN101009328A
CN101009328A CNA2007100038545A CN200710003854A CN101009328A CN 101009328 A CN101009328 A CN 101009328A CN A2007100038545 A CNA2007100038545 A CN A2007100038545A CN 200710003854 A CN200710003854 A CN 200710003854A CN 101009328 A CN101009328 A CN 101009328A
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Chongqing Wanguo Semiconductor Technology Co ltd
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Abstract

一种新型的一体化设计，能够生产功率MOSFET，特别是生产栅极和台面接触区使用的自对准多晶硅化物，以及使用多能量接触注入法通过自对准多晶硅化层生成传导体接触，通过自对准多晶硅化物与源区短路。

Description

生成低电阻自对准多晶硅化物栅极和台面接触区MOSFET器件的结构和方法
技术领域
本发明一般地涉及半导体功率器件。更具体地，本发明涉及一种改进的、新型器件结构和生产工艺，能够提供硅化物栅极和台面接触区，从而降低MOSFET功率器件的栅极电阻、源接触电阻和体接触电阻。
背景技术
自从手提电器使用的高效金属氧化物半导体(MOS)栅极器件问世以来，电源转换应用就更加严格地要求降低MOSFET器件的导通电阻。为了满足这一要求，目前业已有几种公开的结构，试图用来降低MOSFET器件的导通电阻。
在专利6,855,601中，Gajda公开了一种能降低具有槽栅的功率半导体器件栅极电阻的结构。在这种器件中，槽栅以一个直立的硅化物部件从槽中向上伸出，在其顶部与体表面之上的侧壁之间具有金属硅化物材料。如图1A所示，至少与通道容纳区(channel-accommodating region)邻近的栅介质层被至少半导体部分栅极和伸出在体表面之上的直立硅化物部件与金属硅化物材料隔开，伸出在体表面之上的直立硅化物部件可包含相当数量的硅化物来降低栅极电阻而不影响器件的其它性能特征。在Gajda公开的器件中，栅极伸出在体表面之上的直立硅化物部件的大小要大于槽宽的一半，这种伸出的大小通常等于或大于槽宽，例如是槽宽的几倍。虽然能减小栅极电阻的特殊器件结构和生产工艺业已实现，但是，所公开的发明仍需要大量的工艺开发和复杂的集成工作。此外，公开的发明还不能对降低源接触电阻和体接触电阻的问题提供有效的解决方案。
在发表的、题名为“一种具有垂直槽接触结构的高效自对准UMOSFET”(电气与电子工程师协会电子器件会刊(IEEE Transactions on ElectronicDevices)，Vol.41，No.3，May 1994)的论文中，Matsumoto等人公开了一种能降低源接触电阻的结构。如图1B所示，该结构包括到源极的垂直槽接触开口。这种器件结构对于槽MOSFET定标问题是十分有益的，源接触区的缩小就不会限制器件高度的减低。但是，对于许多不同的低电阻应用来说，它能提供的源接触电阻的降低还不能解决通常所需要的如此之低源接触电阻，该论文所公开的MOSFET也不能有效地降低栅极电阻。
所以，在功率半导体器件设计和生产领域仍然存在着这样的要求，希望能够提供一种新的生产方法和器件结构，生产出能解决上述问题和局限性的功率器件。
发明内容
因此，本发明的一个方面提供了一种新的、改进型半导体功率器件，它是通过生成栅极和最大接触区的台面接触区使用的硅化物的工艺而实现的。此外，通过台面自对准多晶硅化物、自对准以及到隔离层，该工艺使用了多能量接触注入法生成传导的体接触，通过自对准多晶硅化物使体接触与源区短路。本发明所公开的工艺提供了能使栅极和源接触以及体接触的电阻系数均同时降低的优点。所以，上面讨论的常规器件所存在的局限性和困难便迎刃而解了。
本发明的一个方面通过使用一种新的、独特的生产工艺特别地提供了用槽栅生产的改进型MOSFET器件。该工艺在槽栅和台面区提供了第一和第二自对准多晶硅化层(salicided layer)，使源和体区接触源金属，从而降低栅极电阻、源接触电阻和体接触电阻。
在一个优选的实施例中，本发明简要地公开了一种槽金属氧化物半导体场效应晶体管(MOSFET)器件，它包括一个被源区所环绕的槽栅，源区被围绕在位于基片底面上漏区上方的体区中。MOSFET器件进一步包括一个源接触开口和一个通过保护绝缘层所开的栅极开口，以便在此注入接触金属，从而接触MOSFET器件的源极和栅极。MOSFET器件进一步包括一层位于体区与台面接触区中源-体接触金属之间的自对准多晶硅化层和一层位于栅极与栅接触金属之间的自对准多晶硅化层，从而降低MOSFET电池的电阻。在一个优选的实施例中，MOSFET器件进一步包括一层位于源金属接触下方自对准多晶硅化层之下的接触搀杂物层，以便与体区电短路。在一个优选的实施例中，自对准多晶硅化层是一层TiSi2层。在一个优选的实施例中，MOSFET器件进一步包括一层接触搀杂物层，与通过所述自对准多晶硅化层使用多能量注入法生成的源-体接触金属之下自对准多晶硅化层下方的体区连接，以便与源区电短路。在一个优选的实施例中，位于槽栅顶部的自对准多晶硅化层包括一层第一自对准多晶硅化层和一层第二自对准多晶硅化层，位于台面区中的自对准多晶硅化层包括一层第二自对准多晶硅化层。在一个优选的实施例中，MOSFET器件进一步包括一部分位于槽栅顶部和绝缘氧化层之下的第一自对准多晶硅化层，其中，槽栅的顶部部分被一层硬掩模层和位于硬掩模层顶部的一层衬垫氧化物层围绕。在一个优选的实施例中，自对准多晶硅化层包括一层位于槽栅顶部的第一自对准多晶硅化层，槽栅的顶部部分被一层硬掩模层和一层衬垫氧化物层围绕，所述自对准多晶硅化层进一步包括一层第二自对准多晶硅化层，后者位于通过硬掩模层和衬垫氧化物层所开的接触开口中的台面区上。
结合几个附图阅读以下优选实施例的详细说明，本领域技术人员将会清楚地理解本发明的这些以及其它一些目标和优点。
附图说明
图1A是使用自对准多晶硅化栅接触的常规槽MOSFET器件的截面图；
图1B显示了另一个常规半导体功率器件构建的导通电阻得到降低的自对准UMOSFET；
图2是使用自对准多晶硅化栅极、栅接触区和台面接触区生成低电阻系数的源接触、体接触和晶体管栅极的槽MOSFET器件的截面图；
图3A-图3V是一组截面图，显示了本发明生产MOSFET器件的工艺。
具体实施方式
图2是一个槽MOSFET器件100的截面图。槽MOSFET器件100支撑在外延层110生成的基片上，体层120和位于体层120顶部的源层130被围绕在外延层110中，硬掩模层140覆盖的衬垫氧化物层105覆盖在基片顶面上。槽MOSFET器件100进一步包括槽栅150，槽栅150位于通过硬掩模层140和衬垫氧化物层105所开的槽中，通过源层130和体层120延伸到外延层110。槽栅由注入槽中的多晶硅、自对准多晶硅化栅极以及覆盖多晶硅栅极150顶面上的栅接触层170-G构成。另外，自对准多晶硅化层也同时在台面区生成，使台面区的电阻系数也得到降低。
MOSFET器件100进一步包括覆盖在硬掩模层140和自对准多晶硅化栅极接触层上的氧化物隔离层160，通过氧化物绝缘层160、硬掩模层140以及衬垫氧化物层105开有多个源-体接触开口，以便到达源区130。源接触开口注入有金属接触190，以便接触通过源-体接触开口使用多能量注入接触搀杂物离子生成的接触搀杂区180。该MOSFET器件还可以进一步选择用覆盖仿制接触金属层190的钝化层200进行保护，其中，生成的仿制接触金属层是用来接触被自对准多晶硅化台面接触层170-S覆盖的源-体接触区180。仿制的金属层进一步与栅极接触开口中的槽栅150形成电接触(图中未画出)。
具有自对准多晶硅化栅极的器件结构的栅极电阻十分低，由于栅极的低电荷，这种新的器件结构能够进行快速转换操作。工艺步骤还提供包括源和体接触的自对准多晶硅化台面区，可以实现最大的自对准多晶硅化接触区域以及较低的接触电阻，从而得到极佳的晶体管Rdson值。
图3A-图3V是一组显示图2所示MOSFET器件制造工艺的侧面截面图。在图3A中，衬垫氧化物层205生长在支撑外延层210的基片上，然后用体掩模215注入体搀杂物离子225生成体搀杂物区220。在图3B中，体掩模215被清除，对基片顶面进行清洁，通过升温制造工艺继续体搀杂物的扩散并生成体区220。在图3C中，使用源掩模235注入源搀杂物离子245生成源搀杂物区230。在图3D中，清除光致抗蚀剂235并清洁顶面，然后通过低压化学气相沉积(LPCD)氮化物或LPCVD氧化物沉积生成硬掩模240。衬垫氧化物的作用是保护外延层210，另外，外延层210并不经历高温氧化过程，所以外延层210不会在生成硬掩模层240的过程中消耗掉。所以，器件固有的击穿电压不会受到影响。在图3E中，利用槽掩模248进行光刻腐蚀硬掩模240和衬垫氧化物205。在图3F中，实施槽腐蚀向体区220和外延层210开出多条槽249。在图3G中，槽掩模248被清除，在进行了保护性氧化作用后接着进行保护性蚀刻，再从槽249的壁表面清除残屑，最后提升温度使栅极氧化物层255生长，这一高温还起到了装入源区230的功能。
在图3H中，生成的多晶硅层250注入到槽249中并覆盖顶面。多晶硅层250被注入，搀杂物被快速加温退火(RTA)工艺活化。在图3I中，回刻(etch back)多晶硅栅极，清除覆盖在顶面的顶部多晶硅。然后进行溅射工艺生成如图3J所示覆盖在顶面上的钛层258。在图3K中，实施第一次快速加温退火(RTA)工艺在多晶硅栅极250顶部生成TiSi层258-M，清除未反应的钛。伴随离析的氧化物层260的沉积，制造工艺继续进行，如图3L所示。此时仔细地筛选离析物质和沉积厚度对于栅极250与源体区230和220之间的高压离析十分重要，在离析氧化物层260的顶部上生成接触掩模268，接触掩模268在所示的台面接触区和未明确画出的栅极上均有开口。然后进行光刻曝光。在图3M中，首先进行离析氧化物蚀刻，接下来进行台面接触区上的硬掩模蚀刻和衬垫氧化物蚀刻，生成通过离析氧化物层260、硬掩模层240和衬垫氧化物层205的接触开口。接触蚀刻在栅接触区对TiSi和多晶硅具有极高的选择性，硬掩模层240和衬垫氧化物层205经过长时间蚀刻后，栅接触区的多晶硅层可能会曝光，并随后与下面还要作进一步介绍的台面接触区一起进行自对准多晶硅化。
在图3N中，接触掩模268被清除，第二层钛层270沉积，随后进行第一次RTA工艺在台面接触区上生成TiSi，例如图30中所示的TiSi层270-M。在进行RTA工艺时，图3O所示栅极和栅接触区上方的TiSi层258-M保持不变，清除未参加反应的钛。随后进行第二次RTA工艺，将诸如TiSi层270-M和258-M的TiSi层转换成位于台面接触区和栅接触区的TiSi层270-S和270-G的低电阻系数阶段，如图3P所示。在图3P中，在顶面上生成了氮化物隔离层275，接下来进行氮化物隔离蚀刻生成如图3Q所示的隔离层275-S。在图3R中，通过TiSi2层270-S进行多能量级(multiple energy levels)接触搀杂物离子的多间隔接触注入(multiple blank contact implantations)生成体接触区280。此时有可能发生源掩模不对准以及源搀杂物离子扩散到体接触区，接触搀杂物注入能够过度补偿源搀杂而纠正未对准的掩模和源搀杂物离子扩散到体区，从而建立到体区的传导通道。此时，自对准多晶硅化体接触通过自对准多晶硅化物与源区电接触。通过这些多接触注入法而注入的搀杂物离子被隔离层275-S限制在与通道区有一定距离的位置，然后在相对较低的温度，例如900℃实施RTA工艺激活接触搀杂物，以便保持TiSi2层的完整性。在图3S中，隔离层275-S被清除，到源自对准多晶硅化区270-S的金属接触区进一步加大。在图3T中，一层较厚的金属层290被沉积，接下来使用金属掩模进行光刻曝光，然后实施如图3所示的金属蚀刻仿制金属层290，随后生成可用作器件顶面上保护层的钝化层300，完成整个生产过程。
在一个优选的实施例中，本发明公开了一种生产槽半导体功率器件的方法。所述方法包括首先使用自对准多晶硅化工艺在槽栅顶部生成第一自对准多晶硅化层的步骤，所述方法进一步包括在台面区毗邻槽栅的源-体区顶部生成第二自对准多晶硅化层的步骤，从而降低栅极电阻、体接触电阻和源接触电阻。在一个优选的实施例中，所述方法进一步包括通过第二自对准多晶硅化层向体接触区注入接触搀杂物离子，从而增强第二自对准多晶硅化层与体区的电接触的步骤。在另一个优选的实施例中，生成第一和第二自对准多晶硅化层的步骤进一步包括将自对准多晶硅化层转换成低电阻系数的TiSi2层的步骤。在另一个优选的实施例中，所述方法进一步包括通过第二自对准多晶硅化层向体接触区注入多能量极接触搀杂物离子，从而增强第二自对准多晶硅化层与源和体区的电接触的步骤。在另一个优选的实施例中，在槽栅顶部生成第一自对准多晶硅化层的步骤包括溅射一层钛层和接下来实施快速加温退火(RTA)工艺的步骤，生成第二自对准多晶硅化层的步骤包括用接触掩模通过硬掩模层蚀刻接触开口以及在接触开口中沉积第二钛层和接下来实施第一和第二RTA工艺的步骤。在另一个优选的实施例中，所述方法进一步包括在顶面生成一层隔离层以及回刻隔离层，从而沿接触开口侧壁生成隔离层的步骤，所述方法还进一步包括通过隔离层之间的开口和第二自对准多晶硅化层向体-源区注入多能量级的接触搀杂物离子，从而增强第二自对准多晶硅化层与源-体区电接触的步骤。
尽管本发明是以目前较好的实施例进行介绍的，但必须认识到这种介绍绝不能理解为仅限于此。在阅读上述公开后，毫无疑问，本领域的技术人员一定会清楚地认识到还存在着许多改变和修改。因此，期望后面所附的权利要求能够包含本发明真正精神和范围之内的所有这些改变和修改。

Claims (20)

1.一种槽金属氧化物半导体场效应晶体管MOSFET电池，其特征在于，包括一个被源区所环绕的槽栅，所述源区被围绕在位于基片底面上的漏区上方的体区中；其中，所述MOSFET电池进一步包括：
一个源接触开口和一个通过保护绝缘层所开的栅极开口，以便在此注入接触金属接触，从而接触所述MOSFET电池的所述源极和所述栅极；和
一层位于所述体区与台面接触区中源-体接触金属之间的自对准多晶硅化层和一层位于所述栅极与栅接触金属之间的自对准多晶硅化层，从而降低所述MOSFET电池的电阻。
2.根据权利要求1所述的MOSFET电池，其特征在于，进一步包括一层位于所述源金属接触下方所述自对准多晶硅化层之下的接触搀杂物层，以便与所述体区电短路。
3.根据权利要求1所述的MOSFET电池，其特征在于，所述自对准多晶硅化层是一层TiSi2层。
4.根据权利要求1所述的MOSFET电池，其特征在于，进一步包括一层接触搀杂物层，所述接触搀杂物层位于通过所述自对准多晶硅化层使用多能量注入法生成的所述源-体接触金属之下的所述自对准多晶硅化层下方，以便与所述源区电连接。
5.根据权利要求1所述的MOSFET电池，其特征在于，所述自对准多晶硅化层位于槽栅顶部，所述自对准多晶硅化层包括一层第一自对准多晶硅化层和一层第二自对准多晶硅化层，位于台面区中的所述自对准多晶硅化层包括一层第二自对准多晶硅化层。
6.根据权利要求5所述的MOSFET电池，其特征在于，有部分所述第一自对准多晶硅化层位于所述槽栅顶部和绝缘氧化物层之下，其中，所述槽栅的顶部部分被一层硬掩模层和位于所述硬掩模层顶部的一层衬垫氧化物层围绕。
7.根据权利要求1所述的MOSFET电池，其特征在于，所述自对准多晶硅化层包括一层位于所述槽栅顶部的第一自对准多晶硅化层，所述槽栅的顶部部分被一层硬掩模层和一层衬垫氧化物层围绕；所述自对准多晶硅化层进一步包括一层第二自对准多晶硅化层，后者位于通过所述硬掩模层和所述衬垫氧化物层所开的接触开口中的所述台面区上。
8.一种槽半导体功率器件，其特征在于，包括：
一个槽栅和一个位于邻近所述槽栅的源-体区顶面的台面区；和
一层位于所述槽栅顶面的自对准多晶硅化层，所述自对准多晶硅化层在所述台面区中与所述源-体区电接触，从而降低栅极电阻和体-源接触电阻。
9.根据权利要求8所述的半导体功率器件，其特征在于，进一步包括一个位于所述台面区中所述自对准多晶硅化层之下的所述体-源区中的接触搀杂物区，以便增强所述自对准多晶硅化层与所述体-源区的电接触。
10.根据权利要求8所述的半导体功率器件，其特征在于，所述自对准多晶硅化层是一层TiSi2层。
11.根据权利要求8所述的半导体功率器件，其特征在于，进一步包括一层位于所述体-源区中所述自对准多晶硅化层之下的接触搀杂物层；所述体-源区是通过所述自对准多晶硅化层实施多能量注入生成的，以便与所述源区电连接。
12.根据权利要求8所述的半导体功率器件，其特征在于，所述自对准多晶硅化层位于由第一自对准多晶硅化层和第二自对准多晶硅化层构成的所述槽栅的顶部，位于所述台面区中的所述自对准多晶硅化层包括一层第二自对准多晶硅化层。
13.根据权利要求12所述的半导体功率器件，其特征在于，所述部分所述第一自对准多晶硅化层位于所述槽栅顶面和一层绝缘氧化物层之下；其中，所述槽栅的顶部部分被一层硬掩模层和一层位于所述硬掩模层顶部的衬垫氧化物层环绕。
14.根据权利要求8所述的半导体功率器件，其特征在于，所述自对准多晶硅化层包括一层位于所述槽栅顶面的第一自对准多晶硅化层，所述槽栅的上部部分被一层硬掩模层和一层衬垫氧化物层环绕；所述自对准多晶硅化层进一步包括一层位于接触开口中所述台面区上的第二自对准多晶硅化层，所述接触开口是通过所述硬掩模层和所述衬垫氧化物层开通的。
15.一种生产槽半导体功率器件的方法，其特征在于，包括：
首先使用自对准多晶硅化工艺在槽栅顶部生成第一自对准多晶硅化层；和
在台面区毗邻所述槽栅的源-体区顶部生成第二自对准多晶硅化层，从而降低栅极电阻、体接触电阻和源接触电阻。
16.根据权利要求15所述的方法，其特征在于，进一步包括通过所述第二自对准多晶硅化层向体接触区注入接触搀杂物离子，从而增强所述第二自对准多晶硅化层与所述体区的电接触。
17.根据权利要求15所述的方法，其特征在于，所述生成所述第一和第二自对准多晶硅化层的步骤进一步包括将所述自对准多晶硅化层转换成低电阻系数的TiSi2层的步骤。
18.根据权利要求15所述的方法，其特征在于，进一步包括通过所述第二自对准多晶硅化层向所述体接触区注入多能量极接触搀杂物离子，从而增强所述第二自对准多晶硅化层与所述体区的电接触。
19.根据权利要求8所述的半导体功率器件，其特征在于，所述在所述槽栅顶面生成所述第一自对准多晶硅化层的步骤包括溅射一层钛层和接下来实施快速加温退火(RTA)工艺的步骤；和
所述生成第二自对准多晶硅化层的步骤包括用接触掩模通过硬掩脉层蚀刻接触开口以及在所述接触开口中沉积第二钛层和接下来实施第一和第二RTA工艺的步骤。
20.根据权利要求19所述的方法，其特征在于，进一步包括：
在顶面生成一层隔离层以及回刻所述隔离层，从而沿所述接触开口侧壁生成隔离层；和
通过所述隔离层之间的开口和所述第二自对准多晶硅化层向所述体-源区注入多能量级的接触搀杂物离子，从而增强所述第二自对准多晶硅化层与所述源-体区的电接触。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012055288A1 (zh) * 2010-10-27 2012-05-03 香港商莫斯飞特半导体有限公司 一种自对准金属硅化物的沟槽型半导体器件及制造方法
CN102569300A (zh) * 2010-12-21 2012-07-11 瑞萨电子株式会社 半导体器件及其制造方法
CN101958282B (zh) * 2009-07-16 2013-07-17 中芯国际集成电路制造(上海)有限公司 Ldmos的制造方法
CN103887175A (zh) * 2012-12-21 2014-06-25 万国半导体股份有限公司 带有自对准有源接触的基于高密度沟槽的功率mosfet及其制备方法
CN104078507A (zh) * 2013-03-27 2014-10-01 力士科技股份有限公司 一种沟槽金属氧化物半导体场效应管
CN105990433A (zh) * 2015-03-04 2016-10-05 和舰科技(苏州)有限公司 一种低电阻沟槽型金属氧化物半导体场效应晶体管及其自对准工艺
CN108140670A (zh) * 2015-10-19 2018-06-08 维西埃-硅化物公司 具有采用间隙壁的自对准体接触的沟槽mosfet
CN114864404A (zh) * 2022-04-20 2022-08-05 捷捷微电(上海)科技有限公司 一种3次掩膜实现电荷耦合的sbr器件的制作工艺

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8143125B2 (en) * 2009-03-27 2012-03-27 Fairchild Semiconductor Corporation Structure and method for forming a salicide on the gate electrode of a trench-gate FET
US8471302B2 (en) * 2010-10-25 2013-06-25 Texas Instruments Incorporated Neutralization capacitance implementation
US9893209B2 (en) * 2010-12-02 2018-02-13 Alpha And Omega Semiconductor Incorporated Cascoded high voltage junction field effect transistor
US8536645B2 (en) 2011-02-21 2013-09-17 International Rectifier Corporation Trench MOSFET and method for fabricating same
US9793153B2 (en) 2011-09-20 2017-10-17 Alpha And Omega Semiconductor Incorporated Low cost and mask reduction method for high voltage devices
US9214457B2 (en) 2011-09-20 2015-12-15 Alpha & Omega Semiconductor Incorporated Method of integrating high voltage devices
KR101841445B1 (ko) 2011-12-06 2018-03-23 삼성전자주식회사 저항성 메모리 소자 및 그 제조 방법
US8692373B2 (en) * 2012-02-21 2014-04-08 Micron Technology, Inc. Methods of forming a metal silicide region on at least one silicon structure
KR101658483B1 (ko) 2012-08-21 2016-09-22 삼성전자주식회사 반도체 소자 및 그 제조 방법
US20140110777A1 (en) * 2012-10-18 2014-04-24 United Microelectronics Corp. Trench gate metal oxide semiconductor field effect transistor and fabricating method thereof
US9543292B2 (en) 2015-02-27 2017-01-10 Alpha And Omega Semiconductor Incorporated Field effect transistor with integrated Zener diode
DE102016101545B4 (de) 2016-01-28 2020-10-08 Infineon Technologies Dresden Gmbh Verfahren zum herstellen einer halbleitervorrichtung mit silicidschichten und eine halbleitervorrichtung
US10147785B2 (en) 2017-01-26 2018-12-04 Semiconductor Components Industries, Llc High-voltage superjunction field effect transistor
US11211484B2 (en) 2019-02-13 2021-12-28 Monolithic Power Systems, Inc. Vertical transistor structure with buried channel and resurf regions and method of manufacturing the same
US11088688B2 (en) * 2019-02-13 2021-08-10 Logisic Devices, Inc. Configurations of composite devices comprising of a normally-on FET and a normally-off FET
US11289613B2 (en) 2019-10-16 2022-03-29 Semiconductor Components Industries, Llc Electronic device including a junction field-effect transistor
CN112151620B (zh) * 2020-10-27 2022-07-19 杰华特微电子股份有限公司 一种具有esd防护结构的结型场效应管

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63194368A (ja) * 1987-02-09 1988-08-11 Toshiba Corp 電界効果型トランジスタとその製造方法
JPH04240058A (ja) 1991-01-14 1992-08-27 Tipton Mfg Corp 工作物のバレル研磨装置群による研磨方法および研磨システム
US5087889A (en) * 1991-02-20 1992-02-11 Analog Devices, Inc. Area efficient cascode driver circuit
TW287307B (zh) * 1992-04-14 1996-10-01 Philips Electronics Nv
US6291310B1 (en) 1999-11-24 2001-09-18 Fairfield Semiconductor Corporation Method of increasing trench density for semiconductor
EP1271654B1 (en) 2001-02-01 2017-09-20 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing the same
US7045859B2 (en) 2001-09-05 2006-05-16 International Rectifier Corporation Trench fet with self aligned source and contact
US7217976B2 (en) * 2004-02-09 2007-05-15 International Rectifier Corporation Low temperature process and structures for polycide power MOSFET with ultra-shallow source
US7667264B2 (en) * 2004-09-27 2010-02-23 Alpha And Omega Semiconductor Limited Shallow source MOSFET
US7719055B1 (en) * 2007-05-10 2010-05-18 Northrop Grumman Systems Corporation Cascode power switch topologies

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101958282B (zh) * 2009-07-16 2013-07-17 中芯国际集成电路制造(上海)有限公司 Ldmos的制造方法
CN102456574A (zh) * 2010-10-27 2012-05-16 香港商莫斯飞特半导体有限公司 一种自对准金属硅化物的沟槽型半导体器件及制造方法
CN102456574B (zh) * 2010-10-27 2014-07-16 香港商莫斯飞特半导体有限公司 一种自对准金属硅化物的沟槽型半导体器件及制造方法
WO2012055288A1 (zh) * 2010-10-27 2012-05-03 香港商莫斯飞特半导体有限公司 一种自对准金属硅化物的沟槽型半导体器件及制造方法
CN102569300B (zh) * 2010-12-21 2016-11-23 瑞萨电子株式会社 半导体器件及其制造方法
CN102569300A (zh) * 2010-12-21 2012-07-11 瑞萨电子株式会社 半导体器件及其制造方法
CN103887175A (zh) * 2012-12-21 2014-06-25 万国半导体股份有限公司 带有自对准有源接触的基于高密度沟槽的功率mosfet及其制备方法
CN104078507A (zh) * 2013-03-27 2014-10-01 力士科技股份有限公司 一种沟槽金属氧化物半导体场效应管
CN105990433A (zh) * 2015-03-04 2016-10-05 和舰科技(苏州)有限公司 一种低电阻沟槽型金属氧化物半导体场效应晶体管及其自对准工艺
CN108140670A (zh) * 2015-10-19 2018-06-08 维西埃-硅化物公司 具有采用间隙壁的自对准体接触的沟槽mosfet
US10903163B2 (en) 2015-10-19 2021-01-26 Vishay-Siliconix, LLC Trench MOSFET with self-aligned body contact with spacer
US10930591B2 (en) 2015-10-19 2021-02-23 Vishay-Siliconix, LLC Trench MOSFET with self-aligned body contact with spacer
CN114864404A (zh) * 2022-04-20 2022-08-05 捷捷微电(上海)科技有限公司 一种3次掩膜实现电荷耦合的sbr器件的制作工艺

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Publication number Publication date
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