CN107665927A - 一种肖特基器件 - Google Patents
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Abstract
本发明公开了一种沟槽肖特基器件，为多个第一沟槽和多个第二沟槽，交替排列位于漂移层表面，第一沟槽深度大于第二沟槽，第二导电区，为第二导电半导体材料，临靠第一沟槽和第二沟槽底部，第一沟槽第二导电区和第二沟槽第二导电区在器件表面的投影交替排列；本发明的肖特基器件漂移层中设置有不同深度的第二导电区，实现提高肖特基器件的反向阻断电压。
Description
技术领域
本发明涉及到一种沟槽肖特基器件，本发明还涉及沟槽肖特基器件的制备方法。
背景技术
肖特基器件因其具有低开启压降和快速开关特性被广泛应用，已成为整流器件发展的重要趋势；肖特基器件也有反向阻断压降低和漏电流大的缺点，应用范围受到限制。
人们提出了新结构用于改进肖特基的反向阻断特性，一类新结构在肖特基器件表面引入P型导电材料，改善了器件的反向阻断电压和漏电流特性，同时也在器件正向导通时引入少子，降低了器件的开关性能；第二类新结构在器件表面引入MIS结构，通过将表面电势引入器件内部，以此提高器件反向阻断压降或者导通电阻，此方法因在器件内设置绝缘材料，使得器件的可靠性受到影响；第三类新结构在器件内引入P型导电材料，以此改变漂移区电场，提高器件的反向阻断电压，因需要多次外延制造工艺，带来器件的制造流程复杂和制造成本极大升高的问题。
发明内容
本发明针对上述的一个或多个问题提出，提供一种沟槽肖特基器件，还涉及器件的制造方法。
一种肖特基器件，衬底层，为半导体材料；漂移层，为第一导电半导体材料，位于衬底层之上；多个第一沟槽和多个第二沟槽，交替排列位于漂移层表面，第一沟槽深度大于第二沟槽，第一沟槽和第二沟槽包括具有不同宽度为同一次刻蚀制造形成，第一沟槽和第二沟槽内设置绝缘材料、半导体材料或绝缘材料内壁包裹导电材料，其中导电材料包括为金属或多晶半导体材料；第二导电区，为第二导电半导体材料，临靠第一沟槽和第二沟槽底部，第一沟槽第二导电区和第二沟槽第二导电区不相连，第一沟槽第二导电区和第二沟槽第二导电区在器件表面的投影交替排列，第一沟槽第二导电区和第二沟槽第二导电区在器件表面的投影边缘部分或全部交叠；肖特基势垒结，位于漂移层表面。
第二导电区为通过沟槽底注入杂质扩散形成；第一沟槽和第二沟槽内设置绝缘材料包括为氧化硅、氮化硅或掺氧多晶硅，绝缘材料还包括为具有界面电荷陷阱特性；第一沟槽和第二沟槽内设置半导体材料包括为第一导电半导体材料或者第二导电半导体材料；肖特基器件的临近终端元胞或终端结构设置元胞中，第二沟槽第二导电区临靠第一沟槽，形成肖特基结和PN结串连结构，其中肖特基器件的终端结构设置第一沟槽第二导电区之间包括相互连接；第二沟槽第二导电区包括临靠器件表面，第二沟槽第二导电区表面设置肖特基结、欧姆接触或绝缘材料层。
附图说明
图1为本发明的肖特基器件元胞剖面示意图。
图2为本发明的肖特基器件沟槽剖面示意图。
图3为本发明的肖特基器件元胞叠加剖面示意图。
图4为本发明的肖特基器件元胞制造中沟槽边缘剖面示意图。
图5为本发明的肖特基器件元胞第二导电区在器件表面投影示意图。
图6为本发明的肖特基器件元胞第二导电区在器件表面投影示意图。
图7为本发明的肖特基器件终端结构的剖面示意图。
其中，1、衬底层；2、漂移层；3、肖特基势垒结；4、沟槽填充物；5、绝缘材料；6、导电材料；7、氮化硅；8、第一沟槽；9、第二沟槽；10、第二导电区；11、第一沟槽第二导电区投影；12、第二沟槽第二导电区投影；13、第一沟槽第二导电区投影和第二沟槽第二导电区投影交叠区。
具体实施方式
图1为本发明的肖特基器件元胞剖面示意图，包括：衬底层1，为N导电类型半导体硅材料，漂移层2，位于衬底层1之上，为N导电类型的半导体硅材料；肖特基势垒结3，位于漂移层2之上；第一沟槽8和第二沟槽9位于漂移层2表面，具有不同的深度和宽度，第一沟槽8为2微米宽7微米深，第二沟槽9为0.6微米宽3微米深；第二导电区10位于沟槽底部区域；沟槽内设置有沟槽填充物4，沟槽填充物4包括为绝缘材料二氧化硅，沟槽填充物4包括为N导电类型或P导电类型半导体材料，沟槽填充物4包括为位于沟槽侧壁的二氧化硅体包裹掺氧多晶硅，沟槽填充物4包括为位于沟槽内壁的绝缘材料5二氧化硅包裹导电材料6掺杂多晶硅如图2所示；器件上下表面包括设置电极金属。图3为本发明的两个肖特基器件元胞上下叠加剖面示意图。
本发明的肖特基器件元胞一种制作工艺包括如下步骤：第一步，在具有N型衬底层1的N型半导体硅材料漂移层表面进行氮化硅沉积；第二步，进行一次光刻腐蚀工艺，在漂移层半导体材料表面去除部分氮化硅，进行刻蚀形成第一沟槽8和第二沟槽9；第三步，在沟槽侧壁形成绝缘材料二氧化硅，进行硼杂质注入，然后进行扩散推进；第四步，在沟槽内形成沟槽填充物4二氧化硅，反刻蚀二氧化硅，进行热氧化工艺，在沟槽侧壁上部裸露半导体材料表面形成二氧化硅如图4所示；第五步，去除表面氮化硅，在漂移层表面形成肖特基势垒结，在上下表面形成电极金属。在这里指出第三步前可先形进行磷注入扩散推进，用于在漂移层中形成低电阻区。在这里指出第四步沟槽填充物4包括完全通过热氧化形成，此时无需反刻蚀沟槽填充物，此方法进行制造，最后形成的元胞剖面图如图1所示。
图5为本发明的肖特基器件元胞第二导电区在器件表面投影示意图，每个第二沟槽9周围设置四个第一沟槽8，第一沟槽第二导电区投影和第二沟槽第二导电区投影边缘完全交叠；在这里指出可以设置6个第二沟槽9包裹第一沟槽8，即是第二沟槽第二导电区之间相互连接；在这里指出每个第二沟槽9周围设置可以设置3个或6个第一沟槽8。
图6为本发明的一种肖特基器件元胞第二导电区在器件表面投影示意图，第一沟槽8为多个条形，第一沟槽8之间设置有多个第二沟槽9；第一沟槽第二导电区投影和第二沟槽第二导电区投影交替排列，同时部分交叠；在这里指出第二沟槽9与第一沟槽8位置可以互换；在这里指出第一沟槽第二导电区投影和第二沟槽第二导电区在器件表面投影交替排列，同时不发生相互交叠。
图7为本发明的肖特基器件终端结构的剖面示意图，临靠终端结构和终端结构的元胞中第二沟槽第二导电区临靠第一沟槽，临靠终端结构元胞的肖特基结与衬底层之间设置肖特基结和一个或多个PN结完全串连结构；在终端结构中第一沟槽第二导电区相互连接，在终端结构边缘设置宽沟槽，沟槽深度到达衬底层，形成耗尽层终止结构，在终端结构漂移层表面设置绝缘材料二氧化硅；在这里指出在终端结构的深沟槽和互连的第一沟槽第二导电区之间可以设置一个或多个分离的沟槽底部第二导电区；在这里指出临靠终端结构元胞包括只设置第一沟槽，不设置第二沟槽，并且第一沟槽第二导电区相互连接。
如上所述，本发明的肖特基器件与现有的技术相比，在漂移层中设置不同深度的第二导电区，以此形成起伏电场分布，提高器件反向阻断特性或正向导通能力，其中第二沟槽第二导电区可以降低肖特基结反向偏压下电场强度，降低器件反向阻断漏电流。本发明示出的肖特基器件制造方法，在一次光刻工艺和不外加外延工艺基础上，实现漂移层中不同深度第二导电区设置。
通过上述实例阐述了本发明，同时也可以采用其它实例实现本发明，本发明不局限于上述具体实例，因此本发明由所附权利要求范围限定。
Claims (6)
1.一种肖特基器件，其特征在于：包括：
衬底层，为半导体材料；
漂移层，为第一导电半导体材料，位于衬底层之上；
多个第一沟槽和多个第二沟槽，交替排列位于漂移层表面，第一沟槽深度大于第二沟槽，第一沟槽和第二沟槽包括具有不同宽度为同一次刻蚀制造形成，第一沟槽和第二沟槽内设置绝缘材料、半导体材料或绝缘材料内壁包裹导电材料，其中导电材料包括为金属或掺杂多晶半导体材料；
第二导电区，为第二导电半导体材料，临靠第一沟槽和第二沟槽底部，第一沟槽第二导电区和第二沟槽第二导电区不相连，第一沟槽第二导电区和第二沟槽第二导电区在器件表面的投影交替排列，第一沟槽第二导电区和第二沟槽第二导电区在器件表面的投影边缘包括部分或全部交叠；
肖特基势垒结，位于漂移层表面。
2.如权利要求1所述的半导体装置，其特征在于：所述的第一沟槽和第二沟槽内设置绝缘材料包括为氧化物、氮化物或SIPOS，第一沟槽和第二沟槽内设置绝缘材料还包括具有界面电荷陷阱特性。
3.如权利要求1所述的半导体装置，其特征在于：所述的第一沟槽和第二沟槽内设置半导体材料包括为第一导电半导体材料或者第二导电半导体材料。
4.如权利要求1所述的半导体装置，其特征在于：所述肖特基器件边缘元胞中，第二沟槽第二导电区临靠第一沟槽，或者第一沟槽第二导电区相互连接。
5.如权利要求1所述的半导体装置，其特征在于：所述肖特基器件元胞包括设置于器件终端结构中，终端结构元胞第二沟槽第二导电区临靠第一沟槽，或者第一沟槽第二导电区相互连接。
6.如权利要求1所述的半导体装置，其特征在于：所述的第二沟槽第二导电区包括临靠器件表面，第二沟槽第二导电区表面设置肖特基结、欧姆接触或绝缘材料层。
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