CN107316873B - 一种阵列基板及显示装置 - Google Patents

Abstract

本发明公开了一种阵列基板及显示装置，通过设计使半导体层、公共电极线、源漏金属层、公共电极层和像素电极层在衬底基板上的正投影在非开口区域具有共同的重叠区域，以使公共电极层和像素电极层之间在重叠区域处构成第一电容，公共电极层和源漏金属层之间在重叠区域处构成第二电容，半导体层与公共电极线之间在重叠区域处构成第三电容，进而使得第一电容、第二电容和第三电容并联后构成存储电容的一部份。在现有的开口区域内公共电极层和像素电极层形成已有的存储电容的基础上，通过在非开口区域增加并联的第一电容、第二电容和第三电容的方式，增大了阵列基板的存储电容，可以提高阵列基板的像素电压保持率，降低显示装置闪烁不良的问题。

Description

一种阵列基板及显示装置

技术领域

本发明涉及显示技术领域，尤指一种阵列基板及显示装置。

背景技术

随着薄膜晶体管(TFT，Thin Film Transistor)液晶显示技术的不断发展，具有低功耗、高分辨率、快速反应和高开口率的低温多晶硅(LTPS，Low Temperature Poly-silicon)的TFT显示装置逐渐成为主流被广泛应用。

在基于LTPS的TFT显示装置中，阵列基板中的存储电容主要存在于开口区域中像素电极和公共电极之间交叠的区域，在非开口区域即薄膜晶体管区域像素电极和公共电极无交叠，随着对产品分辨率和开口率要求的提高，会导致阵列基板中的像素间距(PixelPitch)越来越小，进而导致阵列基板的存储电容越来越小。在扫描频率降低后，一帧所需保持时间变长，对面板的保持能力要求更高，由于在同等大小的漏电流情况下，存储电容越小会导致像素电压的保持率越低，进而会导致闪烁(Flicker)等不良现象的产生，极大地降低了阵列基板的显示品质。

因此，如何在不影响开口率的情况下提高阵列基板的存储电容，是本领域急需解决的技术问题。

发明内容

本发明实施例提供一种阵列基板及显示装置，用以解决现有技术中存在的存储电容较小的问题。

本发明实施例提供的一种阵列基板，包括：衬底基板，在所述衬底基板上依次层叠设置的半导体层、栅绝缘层、栅金属层、层间介电层、源漏金属层、平坦层、公共电极层、钝化层和像素电极层，以及设置在所述衬底基板上的公共电极线；其中，

所述半导体层、所述公共电极线、所述源漏金属层、所述公共电极层和所述像素电极层在所述衬底基板上的正投影具有共同的重叠区域；

所述公共电极层和所述像素电极层之间在所述重叠区域处构成第一电容，所述公共电极层和所述源漏金属层之间在所述重叠区域处构成第二电容，所述半导体层与所述公共电极线之间在所述重叠区域处构成第三电容；

所述第一电容、所述第二电容和所述第三电容并联后构成存储电容的一部份。

另一方面，本发明实施例还提供了一种显示装置，包括：本发明实施例提供的上述阵列基板。

本发明有益效果如下：

本发明实施例提供的一种阵列基板及显示装置，通过设计变更各膜层的图案位置，使半导体层、公共电极线、源漏金属层、公共电极层和所述素电极层在衬底基板上的正投影在非开口区域具有共同的重叠区域，以使公共电极层和像素电极层之间在重叠区域处构成第一电容，公共电极层和源漏金属层之间在重叠区域处构成第二电容，半导体层与公共电极线之间在重叠区域处构成第三电容，进而使得第一电容、第二电容和第三电容并联后构成存储电容的一部份。在现有的开口区域内公共电极层和像素电极层形成已有的存储电容的基础上，通过在非开口区域增加并联的第一电容、第二电容和第三电容的方式，在不影响开口率的情况下增大了阵列基板的存储电容，可以提高阵列基板的像素电压保持率，降低显示装置闪烁不良的问题。

附图说明

图1a为本发明实施例提供的阵列基板的平面结构示意图之一；

图1b为图1a中沿AA的截面示意图；

图1c为图1a中沿BB的截面示意图；

图2a为本发明实施例提供的阵列基板的平面结构示意图之二；

图2b为图2a中沿A’A’的截面示意图；

图2c为图2a中沿B’B’的截面示意图；

图3为本发明实施例提供的阵列基板的平面结构示意图之三；

图4为本发明实施例提供的阵列基板的平面结构示意图之四；

图5a至图5h分别为图1a中各膜层的平面结构示意图；

图6a至图6h分别为图2a中各膜层的平面结构示意图；

图7为本发明实施例提供的显示装置的结构示意图。

具体实施方式

为了使本发明的目的，技术方案和优点更加清楚，下面结合附图，对本发明实施例提供的阵列基板及显示装置的具体实施方式进行详细地说明。应当理解，下面所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。并且在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

本发明实施例提供了一种阵列基板，如图1a至图1c所示，包括：衬底基板01，在衬底基板01上依次层叠设置的半导体层02、栅绝缘层03、栅金属层04、层间介电层05、源漏金属层06、平坦层07、公共电极层08、钝化层09和像素电极层10，以及设置在衬底基板01上的公共电极线20；其中，

半导体层02、公共电极线20、源漏金属层06、公共电极层08和像素电极层10在衬底基板01上的正投影具有共同的重叠区域(图1a中虚线框所示)；

公共电极层08和像素电极层10之间在重叠区域处构成第一电容C1，公共电极层08和源漏金属层06之间在重叠区域处构成第二电容C2，半导体层02与公共电极线20之间在重叠区域处构成第三电容C3；

第一电容C1、第二电容C2和第三电容C3并联后构成存储电容的一部份。

具体地，图1a为阵列基板的平面结构示意图，图1b为图1a中沿AA的截面图，图1c为图1a中沿BB的截面图。

具体地，在本发明实施例提供的上述阵列基板中，通过设计变更各膜层的图案位置，半导体层02、公共电极线20、源漏金属层06、公共电极层08和像素电极层10在衬底基板01上的正投影在非开口区域具有共同的重叠区域(图1a中虚线框所示)，以使公共电极层08和像素电极层10之间在重叠区域处构成第一电容C1，公共电极层08和源漏金属层06之间在重叠区域处构成第二电容C2，半导体层02与公共电极线20之间在重叠区域处构成第三电容C3，进而使得第一电容C1、第二电容C2和第三电容C3并联后构成存储电容的一部份。在现有的开口区域内公共电极层和像素电极层形成已有的存储电容的基础上，通过在非开口区域增加并联的第一电容C1、第二电容C2和第三电容C3的方式，在不影响开口率的情况下增大了阵列基板的存储电容，可以提高阵列基板的像素电压保持率，降低了显示装置闪烁不良的问题。

在具体实施时，在本发明实施例提供的上述阵列基板中，由于半导体层02设置于栅极金属层04之下，即在衬底基板01上形成的薄膜晶体管为顶栅型薄膜晶体管，为避免背光源照射到薄膜晶体管的沟道区023产生光生载流子，进而影响到薄膜晶体管的正常开启或截止状态，一般需要对沟道区023进行遮挡。具体地，如图1a所示，在阵列基板中一般还需要包括：设置于衬底基板01与半导体层02之间的金属屏蔽层；金属屏蔽层具体包括：屏蔽电极11，屏蔽电极11会设置于遮挡半导体层02中的沟道区023，即屏蔽电极11在衬底基板01上的正投影会覆盖沟道区023在衬底基板01上的正投影。较佳地，屏蔽电极11所占面积一般会大于沟道区023所占面积，以实现更好的遮挡效果。具体地，金属屏蔽层的材料可以选择铝、钨、铬等金属材料或金属化合物材料，在此不做限定。

在具体实施时，在本发明实施例提供的上述阵列基板中，由于屏蔽电极11遮挡的沟道区023为半导体层02与栅极041的重叠区域，而公共电极线20与栅线041大致平行，因此，屏蔽电极11在衬底基板01上的正投影不会与公共电极线20交叠。基于此，在本发明实施例提供的上述阵列基板中，可以将公共电极线20与屏蔽电极11同层设置，即金属屏蔽层具体包括：屏蔽电极11和公共电极线20；此时，栅金属层04具体包括：栅极041和栅线042；公共电极线20可以与栅线042大致平行，并且，由于公共电极线20与栅线042不在相同膜层，因此，不受制作工艺的限制，两者在衬底基板01上的正投影可以距离很近而不会发生短路以及信号干扰的问题。基于此，当公共电极线20与屏蔽电极11同层设置于金属屏蔽层时，可以将非开口区域的布线设计得更紧凑，更有利于保持像素的大开口率。

在具体实施时，在本发明实施例提供的上述阵列基板中，公共电极线20的膜层位置除了上述与屏蔽电极11同层设置，还可以设置于栅金属层04。此时，如图2a至图2c所示，栅金属层04具体包括：栅极041、栅线042和公共电极线20；公共电极线20可以与栅线042大致平行。此时，由于栅金属层04位于源漏金属层06与半导体层02之间，因此，公共电极线20可以和源漏金属层06之间在重叠区域处构成第四电容C4；第一电容C1、第二电容C2、第三电容C3和第四电容C4并联后构成存储电容的一部份。增加的第四电容C4相对于前述图1a所示的结构可以进一步增大阵列基板的存储电容。

具体地，图2a为阵列基板的平面结构示意图，图2b为图2a中沿A’A’的截面图，图2c为图2a中沿B’B’的截面图。

具体地，以目前现有的阵列基板中的存储电容进行比较，可以计算出本发明实施例提供的上述阵列基板中存储电容增加的比例。具体地，目前在阵列基板中设计公共电极线时，在薄膜晶体管区域仅存在两部分电容：半导体层与公共电极线之间的电容(相当于第三电容C3)和公共电极线与源漏金属层之间的电容(相当于第四电容C4)。而本发明实施例提供的上述阵列基板中，通过对各膜层图形进行调整，在薄膜晶体管区域新增加了两部分电容，即公共电极层08和像素电极层10之间在重叠区域处构成第一电容C1，以及公共电极层08和源漏金属层06之间在重叠区域处构成第二电容C2。

从下述表1所列出的在薄膜晶体管区域对应的电容值可知，通过理论计算，在薄膜晶体管区域增加的电容C1和C2是现有电容C3和C4的2.29倍。

电容	单位面积电容值(F/m<sup>2</sup>)
		第一电容C1	1.15E-05
第二电容C2	5.14E-04
		第三电容C3	3.32E-04
第四电容C4	7.50E-05

表1

此外，本发明实施例提供的上述阵列基板中增加的第一电容C1和第二电容C2，使总存储电容增大的百分比与在开口区的现有存储电容大小有关。以5.03HD和5.46FHD产品为例，若采用本发明实施例提供的上述阵列基板，对总存储电容增大的百分比(Perc.)进行计算：

5.03HD:Perc.＝19.62*1.29/257.91＝9.81％

5.46FHD:Pecc.＝23.48*1.29/118.48＝25.56％

新增电容的百分比为：应用于5.03HD产品，存储电容将增大9.81％；应用于5.46FHD产品，存储电容将增大25.56％。

在具体实施时，在本发明实施例提供的上述阵列基板中，如图1a和图2a所示，源漏金属层06一般具体包括：源极接触电极061和漏极接触电极062；源极接触电极061用于导通半导体层02中的源极021和数据信号线，漏极接触电极062用于导通半导体层02中的漏极022和像素电极层10。在具体实施时，为了保证增加的并联的第一电容C1、第二电容C2和第三电容C3的稳定性，不受数据信号线的信号干扰，重叠区域一般位于漏极接触电极062所在区域，即实际上是公共电极层08和源漏金属层06中的漏极接触电极062之间在重叠区域处构成第二电容C2。

在具体实施时，在本发明实施例提供的上述阵列基板中，如图1a和图2a所示，半导体层02一般具体包括：源极021、漏极022和沟道区023；如图1c和图2c所示，漏极接触电极062具体通过第一接触孔a与漏极022相连，第一接触孔a贯穿栅绝缘层03和层间介电层05；如图1c和图2c所示，漏极接触电极062通过第二接触孔b和第三接触孔c与像素电极层10相连，第二接触孔b贯穿平坦层07，第三接触孔c贯穿钝化层09，且第二接触孔b在衬底基板01上的正投影覆盖第三接触孔c在衬底基板01上的正投影。

基于此，在本发明实施例提供的上述阵列基板中，如图1a和图2a所示，漏极接触电极062可以分为打孔区域和重叠区域(图中虚线框所示)，第一接触孔a、第二接触孔b和第三接触孔c位于打孔区域中。

较佳地，在本发明实施例提供的上述阵列基板中，如图1a和图1c所示，第一接触孔a和第三接触孔c在打孔区域中可以具有交叠区域，以减少打孔区域在漏极接触电极062中所占比例，从而增大重叠区域的比例，以增大在重叠区域处形成的第一电容C1、第二电容C2和第三电容C3的电容值。

在具体实施时，在本发明实施例提供的上述阵列基板中，为了最大限度的增大并联的第一电容C1、第二电容C2和第三电容C3在非显示区域的面积，如图1a、图2a、图3和图4所示，可以将公共电极线20设计为具有凸出于延伸方向的部分，并增大漏极接触电极062的面积使其完全覆盖公共电极线凸出于延伸方向的部分，之后保证半导体层02、公共电极层08和像素电极层10完全覆盖漏极接触电极062所在区域，即公共电极层08和像素电极层10从现有的未覆盖薄膜晶体管区域变更为覆盖薄膜晶体管区域，使得半导体层02、公共电极线20、源漏金属层06、公共电极层08和像素电极层10在衬底基板01上的正投影具有共同的重叠区域为L型，进而可以最大限度的提高存储电容值。

在具体实施时，在本发明实施例提供的上述阵列基板中，可以具体根据所需的布线设计半导体层02的图形，具体地，半导体层02的图形可以为如图2a所示的L型，半导体层02的图形也可以为如图1a和图4所示的U型，或者半导体层02的图形还可以为如图3所示的折线型，在此不做限定。

在具体实施时，在本发明实施例提供的上述阵列基板中，并不限定栅金属层04中形成的栅极041的个数，栅极041可以为一个，也可以如图1a、图2a、图3和图4所示，栅极041两个，当栅极041为两个时可以是构成的薄膜晶体管为双栅极结构，这样可以减少在薄膜晶体管截止时的漏电流。

下面结合图5a至图5h所示的各膜层的平面结构示意图，对本发明实施例提供的上述阵列基板中以图1a所示的具体结构为例进行详细的说明。

具体地，如图5a所示，为本发明实施例提供的上述阵列基板中的金属屏蔽层，金属屏蔽层具体包括：屏蔽电极11和公共电极线20；公共电极线20具有凸出于延伸方向的部分，可以增大公共电极线20和后续形成的半导体层02、漏极接触电极062、公共电极层08和像素电极层10在衬底基板01上的正投影具有共同的重叠区域的面积，以最大限度的提高存储电容。在具体实施时，一般通过一次构图工艺同时形成金属屏蔽层中屏蔽电极11和公共电极线20的图案，金属屏蔽层的材料可以为铝、钨、铬或其他金属及金属化合物等，在此不做限定。

具体地，在金属屏蔽层上可以形成缓冲层，用于防止衬底基板01内的物质在后续工艺中例如半导体层02晶化过程中扩散到衬底基板01上的各膜层结构中，而影响制作出的阵列基板的品质。在缓冲层通常覆盖整个衬底基板01，仅在部分区域形成有过孔，由于缓冲层与现有技术类似，因此在本发明实施例提供的上述阵列基板中，未对缓冲层的平面结构进行具体示意说明。缓冲层的材料可以为氮化硅、氧化硅、或氮化硅和氧化硅的复合材料，在此不做限定。

具体地，如图5b所示，为本发明实施例提供的上述阵列基板中的设置在缓冲层之上的半导体层02。半导体层02具体包括：源极021、漏极022和沟道区023；源极021和漏极022均进行了掺杂工艺具备导电性能，沟道区023在衬底基板01上的正投影被屏蔽电极11在衬底基板01上的正投影所覆盖，具体沟道区023的个数和后续形成的栅极041数量一致且相互重叠。具体地，公共电极线20与半导体层02之间在重叠区域处构成第三电容C3。

具体地，在半导体层02上形成的栅绝缘层03通常覆盖整个衬底基板01，仅在部分区域形成有过孔，由于栅绝缘层03与现有技术类似，因此在本发明实施例提供的上述阵列基板中，未对栅绝缘层03的平面结构进行具体示意说明。栅绝缘层03的材料可以为氧化硅、氮化硅、或氧化硅和氮化硅所组成的复合绝缘材料，在此不做限定。

具体地，如图5c所示，为本发明实施例提供的上述阵列基板中的设置在栅绝缘层03之上的栅金属层04。栅金属层04具体包括：栅极041和栅线042；栅线042与公共电极线20大致平行且在衬底基板01上的正投影互不重叠；栅极041可以为两个，两个栅极041在衬底基板01上的正投影分别与半导体层02中的沟道区023在衬底基板01上的正投影存在交叠区域。在具体实施时，一般通过一次构图工艺同时形成栅金属层04中栅极041和栅线042的图案，栅金属层04的材料可以为铝、钨、铬或其他金属及金属化合物等，在此不做限定。

具体地，在栅金属层04之上形成的层间介电层05起到保护栅金属层04并隔离栅金属层04和后续形成的源漏金属层06的作用，层间介电层05通常可以覆盖整个衬底基板01，仅在部分区域形成有过孔，由于层间介电层05与现有技术类似，因此在本发明实施例提供的上述阵列基板中，未对层间介电层05的平面结构进行具体示意说明。

具体地，如图5d所示，在层间介电层05和栅绝缘层03内还形成有用于将半导体层02中的漏极022与后续形成的漏极接触电极062电连接的第一接触孔a，以及用于将半导体层中的源极021与后续形成的源极接触电极061电连接的第四接触孔d，在此不再赘述。第一接触孔a和第四接触孔d的形状可以是圆形、方形、三角形、梯形或其他多边形，在此不做限定。图5d中是以第一接触孔a和第四接触孔d的形状为方形为例进行说明的。

具体地，如图5e所示，为本发明实施例提供的上述阵列基板中的设置在层间介电层05之上的源漏金属层06。源漏金属层06具体包括：源极接触电极061和漏极接触电极062；源极接触电极061与半导体层02中的源极021存在交叠区域，并在交叠区域通过第四接触孔d与源极021电连接；漏极接触电极062与半导体层02中的漏极022存在交叠区域，并在交叠区域通过第一接触孔a与漏极022电连接。并且，漏极接触电极062的所占面积相对较大，除了会覆盖半导体层02与公共电极线20的重叠区域(图中虚线框所示)之外，还会覆盖包含第一接触孔a的打孔区域，以保证漏极接触电极062可以通过后续形成的第二接触孔b和第三接触孔c与后续形成的像素电极层10电连接。

具体地，在源漏金属层06之上形成的平坦层07起到保护源漏金属层06并对阵列基板的表面进行平坦化的作用，平坦层07通常可以覆盖整个衬底基板01，仅在部分区域形成有过孔，由于平坦层07与现有技术类似，因此在本发明实施例提供的上述阵列基板中，未对平坦层07的平面结构进行具体示意说明。平坦层07的材料可以为无机绝缘材料或有机绝缘材料，较佳地，平坦层07为有机树脂材料，相较于无机材料硬度较小，有利于对阵列基板起到平坦作用。

具体地，如图5f所示，在平坦层07内还形成有用于将漏极接触电极062与后续形成的像素电极10电连接的第二接触孔b，在此不再赘述。第二接触孔b的形状可以是圆形、方形、三角形、梯形或其他多边形，在此不做限定。图5f中是以第二接触孔b的形状为方形为例进行说明的。

具体地，如图5g所示，为本发明实施例提供的上述阵列基板中的设置在平坦层07之上的公共电极层08。公共电极层08在衬底基板01上的正投影会覆盖漏极接触电极062在衬底基板01上的正投影，并且，在第二接触孔b区域会具有开口区域e，即无图形，以保证后续形成的像素电极层10可以通过第二接触孔b与漏极接触电极062电连接。并且，由于公共电极层08覆盖漏极接触电极062，因此公共电极层08在非开口区域e会与漏极接触电极062形成电容，进而公共电极层08可以与漏极接触电极062在重叠区域处构成与第三电容C3并联的第二电容C2，以作为存储电容的一部分。

并且，公共电极层08的材料通常为氧化铟锡(ITO)等透明导电材料。在公共电极层08中的开口区域e的形状可以是圆形、方形、三角形、梯形或其他多边形，在此不做限定。图5g中是以开口区域e的形状为方形为例进行说明的。

具体地，在公共电极层08之上形成的钝化层09起到保护公共电极层08并隔离公共电极层08和后续形成的像素电极层10的作用，钝化层09通常可以覆盖整个衬底基板01，仅在部分区域形成有过孔，由于钝化层09与现有技术类似，因此在本发明实施例提供的上述阵列基板中，未对钝化层09的平面结构进行具体示意说明。钝化层09的材料可以为无机绝缘材料或有机绝缘材料。

具体地，在钝化层09内还形成有用于将漏极接触电极062与后续形成的像素电极10电连接的第三接触孔c，在此不再赘述。第三接触孔c的形状可以是圆形、方形、三角形、梯形或其他多边形，在此不做限定。一般地，第三接触孔c位于第二接触孔b所在区域内，图5h是以第三接触孔c的形状与第二接触孔b相同且大小一致为例进行说明的。

具体地，如图5h所示，为本发明实施例提供的上述阵列基板中的设置在钝化层09之上的像素电极层10。和现有技术不同，像素电极层10在衬底基板01上的正投影会覆盖漏极接触电极062在衬底基板01上的正投影，以保证像素电极层10在漏极接触电极062区域处与公共电极层08形成电容，进而公共电极层08和像素电极层10在重叠区域处构成与第三电容C3和第二电容C2并联的第一电容C1，以作为存储电容的一部分，以增大阵列基板的存储电容。并且，像素电极层10的材料通常为氧化铟锡(ITO)等透明导电材料。

下面结合图6a至图6h所示的各膜层的平面结构示意图，对本发明实施例提供的上述阵列基板中以图2a所示的具体结构为例进行详细的说明。

具体地，如图6a所示，为本发明实施例提供的上述阵列基板中的金属屏蔽层，金属屏蔽层具体包括：屏蔽电极11。在具体实施时，一般通过一次构图工艺同时形成金属屏蔽层中屏蔽电极11的图案，金属屏蔽层的材料可以为铝、钨、铬或其他金属及金属化合物等，在此不做限定。

具体地，在金属屏蔽层上可以形成缓冲层，用于防止衬底基板01内的物质在后续工艺中例如半导体层02晶化过程中扩散到衬底基板01上的各膜层结构中，而影响制作出的阵列基板的品质。在缓冲层通常覆盖整个衬底基板01，仅在部分区域形成有过孔，由于缓冲层与现有技术类似，因此在本发明实施例提供的上述阵列基板中，未对缓冲层的平面结构进行具体示意说明。缓冲层的材料可以为氮化硅、氧化硅、或氮化硅和氧化硅的复合材料，在此不做限定。

具体地，如图6b所示，为本发明实施例提供的上述阵列基板中的设置在缓冲层之上的半导体层02。半导体层02具体包括：源极021、漏极022和沟道区023；源极021和漏极022均进行了掺杂工艺具备导电性能，沟道区023在衬底基板01上的正投影被屏蔽电极11在衬底基板01上的正投影所覆盖，具体沟道区023的个数和后续形成的栅极041数量一致且相互重叠。

具体地，在半导体层02上形成的栅绝缘层03通常覆盖整个衬底基板01，仅在部分区域形成有过孔，由于栅绝缘层03与现有技术类似，因此在本发明实施例提供的上述阵列基板中，未对栅绝缘层03的平面结构进行具体示意说明。栅绝缘层03的材料可以为氧化硅、氮化硅、或氧化硅和氮化硅所组成的复合绝缘材料，在此不做限定。

具体地，如图6c所示，为本发明实施例提供的上述阵列基板中的设置在栅绝缘层03之上的栅金属层04。栅金属层04具体包括：栅极041、栅线042和公共电极线20；公共电极线20具有凸出于延伸方向的部分，可以增大公共电极线20和半导体层02、漏极接触电极062、公共电极层08和像素电极层10在衬底基板01上的正投影具有共同的重叠区域的面积，以最大限度的提高存储电容，具体地，公共电极线20与半导体层02之间在重叠区域处构成第三电容C3；栅线042与公共电极线20大致平行且在衬底基板01上的正投影互不重叠；栅极041可以为两个，两个栅极041在衬底基板01上的正投影分别与半导体层02中的沟道区023在衬底基板01上的正投影存在交叠区域。在具体实施时，一般通过一次构图工艺同时形成栅金属层04中栅极041、栅线042和公共电极线20的图案，栅金属层04的材料可以为铝、钨、铬或其他金属及金属化合物等，在此不做限定。

具体地，在栅金属层04之上形成的层间介电层06起到保护栅金属层04并隔离栅金属层04和后续形成的源漏金属层06的作用，层间介电层06通常可以覆盖整个衬底基板01，仅在部分区域形成有过孔，由于层间介电层06与现有技术类似，因此在本发明实施例提供的上述阵列基板中，未对层间介电层06的平面结构进行具体示意说明。

具体地，如图6d所示，在层间介电层06和栅绝缘层03内还形成有用于将半导体层02中的漏极022与后续形成的漏极接触电极062电连接的第一接触孔a，以及用于将半导体层中的源极021与后续形成的源极接触电极061电连接的第四接触孔d，在此不再赘述。第一接触孔a和第四接触孔d的形状可以是圆形、方形、三角形、梯形或其他多边形，在此不做限定。图6d中是以第一接触孔a和第四接触孔d的形状为方形为例进行说明的。

具体地，如图6e所示，为本发明实施例提供的上述阵列基板中的设置在层间介电层06之上的源漏金属层06。源漏金属层06具体包括：源极接触电极061和漏极接触电极062；源极接触电极061与半导体层02中的源极021存在交叠区域，并在交叠区域通过第四接触孔d与源极021电连接；漏极接触电极062与半导体层02中的漏极022存在交叠区域，并在交叠区域通过第一接触孔a与漏极022电连接，第一接触孔a位于打孔区域不与重叠区域交叠，因此，漏极接触电极与公共电极线20之间在重叠区域处构成第四电容C4。并且，漏极接触电极062的所占面积相对较大，除了会覆盖半导体层02与公共电极线20的重叠区域(图中虚线框所示)之外，还会覆盖包含第一接触孔a的打孔区域，以保证漏极接触电极062可以通过后续形成的第二接触孔b和第三接触孔c与后续形成的像素电极层10电连接。

具体地，在源漏金属层06之上形成的平坦层07起到保护源漏金属层06并对阵列基板的表面进行平坦化的作用，平坦层07通常可以覆盖整个衬底基板01，仅在部分区域形成有过孔，由于平坦层07与现有技术类似，因此在本发明实施例提供的上述阵列基板中，未对平坦层07的平面结构进行具体示意说明。平坦层07的材料可以为无机绝缘材料或有机绝缘材料，较佳地，平坦层07为有机树脂材料，相较于无机材料硬度较小，有利于对阵列基板起到平坦作用。

具体地，如图6f所示，在平坦层07内还形成有用于将漏极接触电极062与后续形成的像素电极10电连接的第二接触孔b，在此不再赘述。第二接触孔b的形状可以是圆形、方形、三角形、梯形或其他多边形，在此不做限定。图6f中是以第二接触孔b的形状为方形为例进行说明的。

具体地，如图6g所示，为本发明实施例提供的上述阵列基板中的设置在平坦层07之上的公共电极层08。公共电极层08在衬底基板01上的正投影会覆盖漏极接触电极062在衬底基板01上的正投影，并且，在第二接触孔b区域会具有开口区域e，即无图形，以保证后续形成的像素电极层10可以通过第二接触孔b与漏极接触电极062电连接。并且，由于公共电极层08覆盖漏极接触电极062，因此公共电极层08在非开口区域e会与漏极接触电极062形成电容，进而公共电极层08可以与漏极接触电极062在重叠区域处构成与第三电容C3并联的第二电容C2，以作为存储电容的一部分。

并且，公共电极层08的材料通常为氧化铟锡(ITO)等透明导电材料。在公共电极层08中的开口区域e的形状可以是圆形、方形、三角形、梯形或其他多边形，在此不做限定。图6g中是以开口区域e的形状为方形为例进行说明的。

具体地，在公共电极层08之上形成的钝化层09起到保护公共电极层08并隔离公共电极层08和后续形成的像素电极层10的作用，钝化层09通常可以覆盖整个衬底基板01，仅在部分区域形成有过孔，由于钝化层09与现有技术类似，因此在本发明实施例提供的上述阵列基板中，未对钝化层09的平面结构进行具体示意说明。钝化层09的材料可以为无机绝缘材料或有机绝缘材料。

具体地，在钝化层09内还形成有用于将漏极接触电极062与后续形成的像素电极10电连接的第三接触孔c，在此不再赘述。第三接触孔c的形状可以是圆形、方形、三角形、梯形或其他多边形，在此不做限定。一般地，第三接触孔c位于第二接触孔b所在区域内，图6h是以第三接触孔c的形状与第二接触孔b相同且大小一致为例进行说明的。

具体地，如图6h所示，为本发明实施例提供的上述阵列基板中的设置在钝化层09之上的像素电极层10。和现有技术不同，像素电极层10在衬底基板01上的正投影会覆盖漏极接触电极062在衬底基板01上的正投影，以保证像素电极层10在漏极接触电极062区域处与公共电极层08形成电容，进而公共电极层08和像素电极层10在重叠区域处构成与第三电容C3和第二电容C2并联的第一电容C1，以作为存储电容的一部分，以增大阵列基板的存储电容。并且，像素电极层10的材料通常为氧化铟锡(ITO)等透明导电材料。

基于同一发明构思，本发明实施例还提供了一种显示装置，如图7所示，包括本发明实施例提供的上述阵列基板。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。该显示装置的实施可以参见上述阵列基板的实施例，重复之处不再赘述。

本发明实施例提供的上述阵列基板及显示装置，通过设计变更各膜层的图案位置，使半导体层、公共电极线、源漏金属层、公共电极层和所述素电极层在衬底基板上的正投影在非开口区域具有共同的重叠区域，以使公共电极层和像素电极层之间在重叠区域处构成第一电容，公共电极层和源漏金属层之间在重叠区域处构成第二电容，半导体层与公共电极线之间在重叠区域处构成第三电容，进而使得第一电容、第二电容和第三电容并联后构成存储电容的一部份。在现有的开口区域内公共电极层和像素电极层形成已有的存储电容的基础上，通过在非开口区域增加并联的第一电容、第二电容和第三电容的方式，在不影响开口率的情况下增大了阵列基板的存储电容，可以提高阵列基板的像素电压保持率，降低了显示装置闪烁不良的问题。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种阵列基板，包括：衬底基板，在所述衬底基板上依次层叠设置的半导体层、栅绝缘层、栅金属层、层间介电层、源漏金属层、平坦层、公共电极层、钝化层和像素电极层，以及设置在所述衬底基板上的公共电极线；其中，

所述半导体层、所述公共电极线、所述源漏金属层、所述公共电极层和所述像素电极层在所述衬底基板上的正投影具有共同的重叠区域；

所述公共电极层和所述像素电极层之间在所述重叠区域处构成第一电容，所述公共电极层和所述源漏金属层之间在所述重叠区域处构成第二电容，所述半导体层与所述公共电极线之间在所述重叠区域处构成第三电容；

所述第一电容、所述第二电容和所述第三电容并联后构成存储电容的一部份。

2.如权利要求1所述的阵列基板，其特征在于，所述栅金属层具体包括：栅极、栅线和所述公共电极线；所述公共电极线与所述栅线平行；

所述公共电极线和所述源漏金属层之间在所述重叠区域处构成第四电容；所述第一电容、所述第二电容、所述第三电容和所述第四电容并联后构成存储电容的一部份。

3.如权利要求1所述的阵列基板，其特征在于，还包括：设置于所述衬底基板与所述半导体层之间的金属屏蔽层；

所述金属屏蔽层具体包括：屏蔽电极和所述公共电极线；

所述栅金属层具体包括：栅极和栅线；所述公共电极线与所述栅线平行。

4.如权利要求1-3任一项所述的阵列基板，其特征在于，所述源漏金属层具体包括：源极接触电极和漏极接触电极；

所述重叠区域位于所述漏极接触电极所在区域。

5.如权利要求4所述的阵列基板，其特征在于，所述半导体层具体包括：源极、漏极和沟道区；

所述漏极接触电极通过第一接触孔与所述漏极相连，所述第一接触孔贯穿所述栅绝缘层和所述层间介电层；

所述漏极接触电极通过第二接触孔和第三接触孔与所述像素电极层相连，所述第二接触孔贯穿所述平坦层，所述第三接触孔贯穿所述钝化层，且所述第二接触孔在所述衬底基板上的正投影覆盖所述第三接触孔在所述衬底基板上的正投影；

所述漏极接触电极分为打孔区域和所述重叠区域，所述第一接触孔、所述第二接触孔和所述第三接触孔位于所述打孔区域中。

6.如权利要求5所述的阵列基板，其特征在于，所述第一接触孔和所述第三接触孔在所述打孔区域中具有交叠区域。

7.如权利要求6所述的阵列基板，其特征在于，所述重叠区域为L型。

8.如权利要求5所述的阵列基板，其特征在于，所述半导体层的图形为L型、U型或折线型。

9.如权利要求2或3所述的阵列基板，其特征在于，所述栅极为两个。

10.一种显示装置，其特征在于，包括：如权利要求1-9任一项所述的阵列基板。

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