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CN106856101B - 电阻式内存及其记忆胞 - Google Patents

电阻式内存及其记忆胞 Download PDF

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CN106856101B CN201510895267.6A CN201510895267A CN106856101B CN 106856101 B CN106856101 B CN 106856101B CN 201510895267 A CN201510895267 A CN 201510895267A CN 106856101 B CN106856101 B CN 106856101B
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Abstract

本发明提供一种电阻式内存及其记忆胞。电阻式记忆胞包括第一位线开关、第一电阻、第一字线开关、第二位线开关、第二电阻以及第二字线开关。第一位线开关及第二位线开关接收位线信号，并受控于位线选择信号以导通或断开。第一电阻耦接在第一位线开关与第一字线开关间。第一字线开关受控于字线信号以导通或断开。第二电阻耦接在第二位线开关与第二字线开关间。第二字线开关受控于字线信号以导通或断开。其中，当电阻式记忆胞被程序化时，第一、第二电阻的电阻值同时被程序化为高阻抗值或同时被程序化为低阻抗值。本发明可调整其读取边界并减低记忆胞因设定‑重置循环所产生的转态现象而造成的数据错误的现象。

Description

电阻式内存及其记忆胞
技术领域
本发明涉及一种电阻式内存及其记忆胞，尤其涉及一种可调整读取边界的电阻式记忆胞。
背景技术
随着电子科技的进步，电子产品成为人们生活中必要的工具。为了满足电子产品需求的数据储存功能，多种非易失性内存被提出，其中包括电阻式内存。
在现有技术中，电阻式内存的记忆胞经过设定-重置循环后，可能有一定的机率会发生高、低阻抗转态失败的现象。经过统计，这样的转态失败现象约有35％。如此高比例的转态失败现象造成电阻式内存的储存数据可靠度降低，大幅降低电阻式内存的效能。
针对上述的问题，现有技术提出通过使两个记忆胞所提供的电阻值互补的方式来进行数据的储存动作。然而，这种方式在当两个记忆胞的其中之一转态失败时，更会使得所储存的数据无法被判读，并无法解决上述的问题。
发明内容
本发明提供一种电阻式内存及其记忆胞，可调整其读取边界并减低记忆胞因设定-重置循环所产生的转态现象而造成的数据错误的现象。
本发明的电阻式记忆胞，包括第一位线开关、第一电阻、第一字线开关、第二位线开关、第二电阻以及第二字线开关。第一位线开关的第一端接收位线信号，受控于位线选择信号以导通或断开。第一电阻的第一端耦接至第一位线开关的第二端。第一字线开关串接在第一电阻的第二端与源极线间，受控于字线信号以导通或断开。第二位线开关的第一端接收位线信号，受控于位线选择信号以导通或断开。第二电阻的第一端耦接至第二位线开关的第二端。第二字线开关串接在第二电阻的第二端与源极线间，受控于字线信号以导通或断开。其中，当电阻式记忆胞被程序化时，第一电阻、第二电阻的电阻值同时被程序化为高阻抗值或同时被程序化为低阻抗值。
本发明的电阻式内存，包括至少一电阻式记忆胞以及感测放大器。电阻式记忆胞包括第一位线开关、第一电阻、第一字线开关、第二位线开关、第二电阻以及第二字线开关。第一位线开关的第一端接收位线信号，受控于位线选择信号以导通或断开。第一电阻的第一端耦接至第一位线开关的第二端。第一字线开关串接在第一电阻的第二端与源极线间，受控于字线信号以导通或断开。第二位线开关的第一端接收位线信号，受控于位线选择信号以导通或断开。第二电阻的第一端耦接至第二位线开关的第二端。第二字线开关串接在第二电阻的第二端与源极线间，受控于字线信号以导通或断开。其中，当电阻式记忆胞被程序化时，第一电阻、第二电阻的电阻值同时被程序化为高阻抗值或同时被程序化为低阻抗值。感测放大器具有第一输入端耦接第一电阻的第一端，以及第二输入端接收参考信号，其中，感测放大器的输出端产生读取数据。
基于上述，本发明提供两个电阻以记录一个位的数据。重点在于，当电阻式记忆胞被程序化时，其中的第一、第二电阻的电阻值同时被程序化为高阻抗值或同时被程序化为低阻抗值。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是本发明一实施例的电阻式记忆胞的示意图；
图2是电阻式记忆胞进行读取动作时的等效电路示意图；
图3是本发明一实施例的电阻式内存的示意图。
附图标记：
100、200、301～30N：电阻式记忆胞
300：电阻式内存
BL：位线信号
BLS：位线选择信号
BSW1、BSW2：位线开关
CTR：控制信号
FF1：闩锁器
Iref：参考电流
LDR：阻抗值
LDT：数据读取端点
M1～M6：晶体管
OUT：读取结果
R1、R2：电阻
RDR：读取数据
SA1：感测放大器
SL0：源极线
VPP：电源电压
WL0：字线信号
WSW1、WSW2：字线开关
具体实施方式
请参照图1，图1是本发明一实施例的电阻式记忆胞的示意图。电阻式记忆胞100包括位线开关BSW1、BSW2、电阻R1、R2以及字线开关WSW1、WSW2。位线开关BSW1的第一端接收位线信号BL，受控于位线选择信号BLS以导通或断开。电阻R1的第一端耦接至位线开关BSW1的第二端。字线开关WSW1串接在电阻R1的第二端与源极线SL0间，受控于字线信号WL0以导通或断开。位线开关BSW2的第一端接收位线信号BL，受控于位线选择信号BLS以导通或断开。电阻R2的第一端耦接至位线开关BSW2的第二端。字线开关WSW2串接在电阻R2的第二端与源极线SL0间，并受控于字线信号WL0以导通或断开。
在本实施例中，晶体管M6串接在电源电压VPP及位线开关BSW1、BSW2间。并在当晶体管M6依据控制信号CTR被导通时，电源电压VPP被提供以作为位线信号BL。另外，本实施例中的电阻式记忆胞100还包括晶体管M5，字线开关WSW1、WSW2通过晶体管M5耦接至源极线SL0。晶体管M5则可依据源极线选择信号SLs以导通或断开。
在针对电阻式记忆胞100进行程序化动作时，位线开关BSW1、BSW2、字线开关WSW1、WSW2、晶体管M5、M6可以同时被导通。此时，电阻R1及R2的第一端接收实质上等于电源电压VPP的位线信号BL，电阻R1及R2的第二端则共同耦接至源极线SL0。在此同时，电阻R1及R2可以依据位线信号BL的电压值以及源极线SL0上的电压值来进行程序化的动作，并藉以改变其电阻值。
在此请注意，在本实施例中，电阻R1及R2的两端点所施加的电压值都是相同的，也就是说，电阻R1及R2的变化趋势会是相同的。具体来说明，电阻R1及R2可以同时被程序化为高阻抗值，或者，电阻R1及R2可以同时被程序化为低阻抗值。
附带一提的，位线开关BSW1与电阻R1耦接的端点可以形成数据读取端点LDT，其中，数据读取端点用来提供一个阻抗值LDR至感测放大器(未显示)，感测放大器则用来感测出电阻式记忆胞100所储存的数据。
在另一方面，当针对电阻式记忆胞100进行读取动作时，晶体管M6可以被断开，位线开关BSW1、BSW2、字线开关WSW1、WSW2、晶体管M5则可以同时被导通。而在此状态下，电阻式记忆胞100可形成如图2显示的电阻式记忆胞200进行读取动作时的等效电路示意图。以下请参照图2，其中的字线开关WSW1以及WSW2是导通的，且晶体管M5也是导通的。假设源极线SL0耦接至参考接地电压，如此一来，数据读取端点LDT上所提供的阻抗值LDR实值上等于电阻R1以及R2相并联的电阻值(若字线开关WSW1以及WSW2及晶体管M5的导通电阻不计算)。
通过使电阻R1以及R2相并联，数据读取端点LDT上所提供的阻抗值LDR可以调整为较小的阻抗值。举例来说明，若电阻R1以及R2的电阻皆被程序化为低阻抗值LR，数据读取端点LDT上所提供的阻抗值LDR则会约等于1/2乘上低阻抗值LR。另外，进行电阻式记忆胞100的读取动作可通过感测放大器来执行。通过提供感测放大器参考信号来设定一临界阻抗值，并感测放大器针对阻抗值LDR与临界阻抗值进行比较，就可获得读取数据。
由上述的说明可以得知，本发明实施例中，电阻式记忆胞100的数据读取端点LDT上所提供的阻抗值LDR，会比使用单一电阻所提供的低阻抗值LR低。如此一来，阻抗值LDR与临界阻抗值间的差距可以有效的被扩大，增加电阻式记忆胞100的读取边界(readmargin)。
重点在于，当电阻式记忆胞100中的电阻R0、R1的其中之一发生转态失败的状态时，针对电阻式记忆胞100所进行的读取动作还是可以读出正确的读取数据。举例来说明，当电阻R0的转态作失败而维持在高阻抗值HR时，电阻式记忆胞100的数据读取端点LDT上所提供的阻抗值LDR会等于HR//LR(高阻抗值HR与低阻抗值LR并联的值)，且会小于低阻抗值LR，还是可藉以读出正确的读出数据。
请重新参照图1，附带一提的，在本发明实施例中，位线开关BSW1以及BSW2分别由晶体管M1以及M2来建构。晶体管M1的第一端接收位线信号BL，晶体管M1的第二端耦接至电阻R1的第一端，且晶体管M1的控制端接收位线选择信号BLS。晶体管M2的第一端接收位线信号BL，晶体管M2的第二端耦接至电阻R2的第一端，且晶体管M2的控制端接收位线选择信号BLS。在此，晶体管M1以及M2皆可以为N型晶体管，且可依据相同的位线选择信号BLS同时被导通或同时被断开。
字线开关WSW1及WSW2分别由晶体管M3及M4来建构，晶体管M3的第一端耦接至电阻R1的第二端，晶体管M3的第二端通过晶体管M5耦接至源极线SL0，晶体管M3的控制端接收字线信号WL0。另外，晶体管M4的第一端耦接至电阻R2的第二端，晶体管M4的第二端通过晶体管M5耦接至源极线SL0，晶体管M4的控制端接收字线信号WL0。在此，晶体管M3以及M4皆可以为N型晶体管，且可依据相同的字线信号WL0同时被导通或同时被断开。
以下请参照图3，图3是本发明一实施例的电阻式内存的示意图。电阻式内存300包括一个或多个的电阻式记忆胞301～30N、感测放大器SA1以及闩锁器FF1。各电阻式记忆胞301～30N的结构与电路动作方式与前述实施例的电阻式记忆胞100相同，在此不多赘述。感测放大器SA1可以为一电流式的感测放大器。在本实施例中，感测放大器SA1的一输入端耦接至电阻式记忆胞301～30N其中之一(例如电阻式记忆胞301)的数据读取端点LDT，感测放大器SA1的另一输入端则可以接收参考电流Iref。感测放大器SA1依据数据读取端点LDT所提供的阻抗值LDR来产生电流，并将这个电流与参考电流Iref来进行比较，且藉此获得读取数据RDR。闩锁器FF1则接收读取数据RDR，并在感测放大器SA1稳定输出读取数据RDR后闩锁住读取数据RDR来产生最终的读取结果OUT。
在此，闩锁器FF1可以是数字逻辑门的正反器，并可依据脉波信号来进行数据闩锁的动作。脉波信号提供脉波的时间可以依据感测放大器SA1稳定输出读取数据RDR的时间点来设置。
附带一提的，在本发明实施例中，当发现电阻式内存300中，有出现部分的电阻发生转态失败的现象时，可以利用测试的手段，测出发生转态失败现象的状态及数量的分布。具体来说明，当发现电阻式内存300中，同一电阻式记忆胞中的一电阻发生转态失败状态都是发生在无法由高阻抗值HR转态为低阻抗值LR时，则可以将同一电阻式记忆胞中的两电阻发生一为高阻抗值HR一为低阻抗值LR的现象时，可判定高阻抗值HR的电阻发生转态失败的现象，并将为高阻抗值HR的电阻再行修正为低阻抗值LR，如此就可以维持电阻式记忆胞中电阻的正确状态。
综上所述，本发明在单一个电阻式记忆胞中设置两个可程序化的电阻，并通过将两个电阻程序化为相同趋势的电阻值以储存数据。如此一来，可在当进行电阻式记忆胞的读取动作时，使两个电阻相互并联，并藉以提升电阻式记忆胞的读取边界，降低电阻式记忆胞读取失败的可能。并且，当有一个电阻发生转态失败的现象，本发明的电阻式记忆胞仍可提供正确的读取数据，维持数据的正确度。附带一提的，本发明由于将单一电阻式记忆胞中的两电阻程序化为相同的阻抗趋势，因此，针对单一电阻式记忆胞所进行的两个电阻的程序化动作可以同时完成，加快程序化所需的时间。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的改动与润饰，故本发明的保护范围当视所附权利要求界定范围为准。

Claims (10)

1.一种电阻式记忆胞，其特征在于，包括：
第一位线开关，其第一端接收位线信号，受控于位线选择信号以导通或断开；
第一电阻，其第一端耦接至所述第一位线开关的第二端；
第一字线开关，串接在所述第一电阻的第二端与源极线间，受控于字线信号以导通或断开；
第二位线开关，其第一端接收所述位线信号，受控于所述位线选择信号以导通或断开；
第二电阻，其第一端耦接至所述第二位线开关的第二端；及
第二字线开关，串接在所述第二电阻的第二端与所述源极线间，受控于所述字线信号以导通或断开，
其中，当所述电阻式记忆胞被程序化时，所述第一电阻、第二电阻的电阻值同时被程序化为高阻抗值或同时被程序化为低阻抗值。
2.根据权利要求1所述的电阻式记忆胞，其特征在于，所述第一电阻与所述第一位线开关耦接的端点作为数据读取端点，感测放大器的一输入端耦接至所述数据读取端点，并且，在所述电阻式记忆胞被读取时，所述第一位线开关、第二位线开关以及所述第一字线开关、第二字线开关被导通，而所述数据读取端点提供第一阻抗至所述感测放大器。
3.根据权利要求2所述的电阻式记忆胞，其特征在于，所述第一阻抗等于所述第一电阻与所述第二电阻并联的电阻值。
4.根据权利要求1所述的电阻式记忆胞，其特征在于，所述第一位线开关为一第一晶体管，所述第一晶体管的第一端接收所述位线信号，所述第一晶体管的第二端耦接所述第一电阻的第一端，所述第一晶体管的控制端接收所述位线选择信号，所述第一字线开关为一第二晶体管，所述第二晶体管的第一端耦接至所述第一电阻的第二端，所述第二晶体管的第二端耦接至所述源极线，所述第二晶体管的控制端接收所述字线信号。
5.根据权利要求1所述的电阻式记忆胞，其特征在于，所述第二位线开关为第一晶体管，所述第一晶体管的第一端接收所述位线信号，所述第一晶体管的第二端耦接所述第二电阻的第一端，所述第一晶体管的控制端接收所述位线选择信号，所述第二字线开关为第二晶体管，所述第二晶体管的第一端耦接至所述第二电阻的第二端，所述第二晶体管的第二端耦接至所述源极线，所述第二晶体管的控制端接收所述字线信号。
6.一种电阻式内存，其特征在于，包括：
至少一电阻式记忆胞，包括：
第一位线开关，其第一端接收一位线信号，受控于位线选择信号以导通或断开；
第一电阻，其第一端耦接至所述第一位线开关的第二端；
第一字线开关，串接在所述第一电阻的第二端与源极线间，受控于字线信号以导通或断开；
第二位线开关，其第一端接收所述位线信号，受控于所述位线选择信号以导通或断开；
第二电阻，其第一端耦接至所述第二位线开关的第二端；及
第二字线开关，串接在所述第二电阻的第二端与所述源极线间，受控于所述字线信号以导通或断开，
其中，当所述电阻式记忆胞被程序化时，所述第一电阻、第二电阻的电阻值同时被程序化为高阻抗值或同时被程序化为低阻抗值；以及
感测放大器，具有第一输入端耦接所述第一电阻的第一端，以及第二输入端接收一参考信号，其中，所述感测放大器的输出端产生一读取数据。
7.根据权利要求6所述的电阻式内存，其特征在于，所述感测放大器为电流式感测放大器，以依据所述第一输入端及所述第二输入端上的信号分别产生第一电流及第二电流，并依据比较所述第一电流及所述第二电流来产生所述读取数据。
8.根据权利要求6所述的电阻式内存，其特征在于，所述第一电阻与所述第一位线开关耦接的端点作为数据读取端点，所述感测放大器的所述第一输入端耦接至所述数据读取端点，并且，在所述电阻式记忆胞被读取时，所述第一位线开关、第二位线开关以及所述第一字线开关、第二字线开关被导通，而所述数据读取端点提供第一阻抗至所述感测放大器。
9.根据权利要求8所述的电阻式内存，其特征在于，所述第一阻抗等于所述第一电阻与所述第二电阻并联的电阻值。
10.根据权利要求6所述的电阻式内存，其特征在于，所述参考信号为参考电流。
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