TW201417102A - 電阻式記憶體裝置 - Google Patents

Abstract

一種電阻式記憶體裝置，包括記憶體陣列、讀取電路、寫回邏輯電路以及寫回電路。讀取電路讀取一被選擇的記憶體單元內所儲存之資料，並產生第一控制信號。寫回邏輯電路根據第一控制信號與第二控制信號產生寫回控制信號。寫回電路根據寫回控制信號以及一寫回電壓對被選擇的記憶體單元執行寫回操作，使得被選擇的記憶體單元之一電阻狀態由一低電阻狀態轉換為一高電阻狀態，並且根據被選擇的記憶體單元之電阻狀態產生第二控制信號。

Description

電阻式記憶體裝置

本發明係關於一種電阻式記憶體裝置，特別關於一種具備寫回機制之電阻式記憶體裝置。

隨著可攜式電子裝置產品的普及化，非揮發性記憶體的需求有日漸增加的趨勢，其中電阻式記憶體(Resistive random-access memory，縮寫為RRAM或ReRAM)為目前具有潛力的下世代非揮發性記憶體技術之一。電阻式記憶體擁有低功率消耗、面積小及操作速度快等優點，因此可以取代快閃記憶體等現存技術。

電阻式記憶體之記憶體單元可包含一電晶體一電阻元件(即，1T1R架構)。由於電晶體的電阻值與電晶體的尺寸成反比，在不影響RRAM記憶體單元跨壓的情況下，只能讓電晶體維持適當的大小。然而，這樣的限制會造成元件整體的面積無法微縮。因此，0T1R或是0T2R的架構開始被開發出來。

由於不使用電晶體，使得0T1R或是0T2R的記憶體單元之整體元件尺寸可大幅縮小。然而，因為缺少電晶體的隔絕，造成未被選擇到的元件會有漏電流流入的情況。

有鑑於此，本發明提出了一種具備寫回機制之電阻式記憶體裝置，用以在讀到低阻態之後，將記憶體單元寫回先高組態的狀態，使整體漏電情況不會影響到整體的電路操作。

根據本發明之一實施例，一種電阻式記憶體裝置，包括一記憶體陣列、一讀取電路、一寫回邏輯電路以及一寫回電路。記憶體陣列包括多數個記憶體單元，其中各記憶體單元包括至少一非揮發性元件。讀取電路耦接至一選擇位元線與一選擇字元線之其中一者，其中選擇位元線與選擇字元線電性連接至記憶體單元中一被選擇的記憶體單元，並且讀取電路讀取被選擇的記憶體單元內所儲存之資料，並根據該資料產生第一控制信號。寫回邏輯電路耦接至讀取電路，並且根據第一控制信號與第二控制信號產生寫回控制信號。寫回電路，耦接至寫回邏輯電路，用以根據寫回控制信號以及寫回電壓對被選擇的記憶體單元執行寫回操作，使得被選擇的記憶體單元之一電阻狀態由一低電阻狀態轉換為一高電阻狀態，並且根據被選擇的記憶體單元之該電阻狀態產生第二控制信號。

根據本發明之另一實施例，一種電阻式記憶體裝置，可支援一頁讀取模式，包括一記憶體陣列、多數個讀取電路、一整合邏輯電路、一寫回邏輯電路以及一寫回電路。記憶體陣列包括多數個記憶體單元，其中各記憶體單元包括至少一非揮發性元件。各讀取電路分別耦接至一欄記憶體單元，用以於一讀取操作中分別讀取一列被選擇的記憶體單元中對應之一記憶體單元內所儲存之資料，並且根據該資料產生對應之一位元資料信號。整合邏輯電路耦接至讀取電路，用以根據該等位元資料信號產生一第一控制信 號。寫回邏輯電路，耦接至整合邏輯電路，並且根據第一控制信號與一第二控制信號產生一寫回控制信號。寫回電路耦接至寫回邏輯電路，用以根據寫回控制信號以及一寫回電壓對該列被選擇的記憶體單元執行寫回操作。當位元資料信號之任一者反映出其所對應之記憶體單元內所儲存之資料具有第一邏輯位準時，寫回電路透過寫回電壓將該列被選擇的記憶體單元中具有第一邏輯位準之一或多個記憶體單元之資料之一電阻狀態由一低電阻狀態轉換為一高電阻狀態。

為使本發明之製造、操作方法、目標和優點能更明顯易懂，下文特舉幾個較佳實施例，並配合所附圖式，作詳細說明如下：

實施例：

第1圖係顯示根據本發明之第一實施例所述之電阻式記憶體裝置方塊圖。電阻式記憶體裝置100可包括記憶體陣列110、讀取電路120、寫回邏輯電路130、寫回電路140、位元線解碼器150、字元線解碼器160、位元線路徑選擇電路170、字元線路徑選擇電路180、以及第一及第二切換模組190與195。記憶體陣列110可包括多數個記憶體單元，根據本發明之一實施例，各記憶體單元可包括至少一非揮發性記憶體元件，其中非揮發性記憶體元件可包括一或兩個電阻元件。於本發明之一實施例中，當各記憶體單元包 含一個電阻元件時，於操作時，其電性上仍可具有兩個電阻元件耦接的效果。因此，以下實施例中，將利用兩個電阻元件代表一記憶體單元之等效電路來介紹本發明之概念。

第一切換模組190耦接至多數個位元線BL0~BLN，並且包括多數個開關，用以根據位元線解碼器150所輸出之控制信號將被選擇的位元線電性連接至一選擇位元線BL-_SEL，以及將未被選擇的位元線電性連接至一未選擇位元線BL_UNSEL。位元線解碼器150根據讀取或寫入位址解碼出被選擇之記憶體單元位址，並且根據該位址產生對應之控制信號，用以控制第一切換模組190之操作。位元線路徑選擇電路170可接收多數個控制電壓，包括寫回電壓V_WB、被選擇的位元線電壓V_BL以及未被選擇的位元線電壓V_BL-UNSEL，並且用以根據系統控制信號將適當的控制電壓提供給選擇位元線BL_SEL與未選擇位元線BL_UNSEL。

同樣地，第二切換模組195耦接至多數個字元線WL0~WLM，並且包括多數個開關，用以根據字元線解碼器160所輸出之控制信號將被選擇的字元線電性連接至一選擇字元線WL_SEL，以及將未被選擇的字元線電性連接至一未選擇字元線WL_UNSEL。字元線解碼器160根據讀取或寫入位址解碼出被選擇之記憶體單元位址，並且根據該位址產生對應之控制信號，用以控制第二切換模組195之操作。字元線路徑選擇電路180可接收多數個控制電壓，包括讀取電壓V_RD、被選擇的字元線電壓V_WL以及未被選擇 的位元線電壓V_WL-UNSEL，並且用以根據系統控制信號將適當的控制電壓提供給選擇位元線WL_SEL與未選擇位元線WL_UNSEL。

於本發明之實施例中，字元線與位元線的配置是可以對調的，因此本發明並不限於以上所述之實施方式。

第2a圖係顯示記憶體單元被重置(Reset)時的電阻狀態。第2b圖係顯示記憶體單元設置(Set)時的電阻狀態。如第2a圖所示，當電阻元件兩端的電極由上而下分別被施加0伏特與V伏特的電壓時，記憶體單元會被重置，用以代表邏輯高狀態，此時記憶體單元的等效電阻狀態為R_H+R_L，其中R_H代表高電阻，R_L代表低電阻。另一方面，如第2b圖所示，當電阻元件兩端的電極由上而下分別被施加V伏特與0伏特的電壓時，記憶體單元會被設置，用以代表邏輯低狀態，此時記憶體單元的等效電阻狀態為R_L+R_H。

第3圖係顯示被設置為邏輯低狀態的記憶體單元的電阻狀態在破壞性讀取後電阻狀態被轉態的示意圖。由於(R_H+R_L)與(R_L+R_H)的電阻值相當，使得在讀取操作時無法準確判別出兩邏輯狀態的差異。因此，在讀取電阻式記憶體時，通常採用破壞性讀取(Destructive Read)的方式，使得被設置為邏輯低狀態的記憶體單元，在讀取的過程中，其電阻狀態會如第3圖所示因施加讀取電壓V_RD而轉態為R_L+R_L。

然而，由於記憶體單元的電阻狀態在讀取後被轉態為 R_L+R_L，造成記憶體單元的電阻值大幅降低，因而產生造成會影響記憶體操作的漏電流。為了解決此問題，本發明提出了一種新的電阻式記憶體裝置及操作方法，可透過寫回機制，將經由破壞性讀取被轉態的R_L部分轉換回R_H。

第4圖係顯示根據本發明之一實施例所述之電阻式記憶體裝置之部分電路圖。於此實施例中，電阻式記憶體裝置操作於單一讀取模式(Single Read Mode)，即於一次讀取操作讀取一個被選擇的記憶體單元。被選擇的記憶體單元MC透過選擇位元線BL_SEL與開關SW1耦接至讀取電路，並且透過選擇字元線WL_SEL與開關SW2耦接至寫回電路。值得注意的是，於本發明之實施例中，字元線與位元線的配置是可以對調的，因此本發明並不限於以上所述之實施方式。

開關SW1係根據讀取控制信號RD_EN作切換，開關SW2係根據寫回控制信號WB作切換，用以於讀取操作時將被選擇的記憶體單元MC電性連接至讀取電壓V_RD與讀取電路，以及於寫回操作時將被選擇的記憶體單元MC電性連接至寫回電壓V_WB與寫回電路。

於讀取操作時，讀取電路讀取被選擇的記憶體單元MC內所儲存之資料，並根據該資料產生第一控制信號B1。寫回邏輯電路400耦接至讀取電路與寫回電路，用以根據第一控制信號B1與第二控制信號B1_WB產生寫回控制信號WB。於寫回操作時，寫回電路對被選擇的記憶體單元MC執行寫回操作，使得被選擇的記憶體單元MC之一電阻狀 態由一低電阻狀態(例如，第3圖所示之R_L+R_L)轉換為一高電阻狀態(例如，第2b圖或第3圖所示之R_L+R_H)，並且根據被選擇的記憶體單元MC之電阻狀態產生第二控制信號B1_WB。於本發明之實施例中，第二控制信號B1_WB可即時反映出被選擇的記憶體單元MC目前之電阻狀態。

根據本發明之一實施例，寫回邏輯電路400可包括第一及第二正反器410與420，例如D型正反器，以及第一及第二邏輯電路430與440。第一正反器410具有一接收端D用以接收第一控制信號B1，並進一步閂鎖第一控制信號B1，並根據讀取控制信號RD_EN將第一控制信號B1於輸出端Q輸出(其中QB為反相輸出端)。例如，第一正反器410可於讀取控制信號RD_EN之一下降(或上升)緣將第一控制信號B1輸出，用以作為一輸出信號B1_r。

第一邏輯電路430接收信號B1_r與第二控制信號B1_WB，並將信號B1_r與B1_WB執行數個邏輯運算以產生輸出信號WB’。由於輸出信號WB’與寫回控制信號WB以及輸出信號B1_r與第一控制信號B1具有相應之波形，因此第一邏輯電路430之作用相當於根據第一控制信號B1與第二控制信號B1_WB產生寫回控制信號WB。

第二正反器420具有一接收端D用以接收，並進一步閂鎖信號WB’，並根據一時脈信號CLK1於輸出端Q輸出信號WB’作為寫回控制信號WB。第二邏輯電路440分別耦接至第一及第二正反器410與420，用以根據寫回控制信號WB與讀取信號Read執行邏輯數個運算，以產生讀取 控制信號RD_EN。其中讀取信號Read為由系統所產生之一控制信號。

第5圖係顯示根據本發明之一實施例所述之寫回電路之詳細電路圖。寫回電路500可包括電晶體MN1~MN5以及第一驅動電路510。第一電晶體MN1耦接至接地點。第二電晶體MN2耦接至接地點，並具有一第二控制極耦接至第一電晶體MN1之第一控制極。第一電晶體MN1與第二電晶體MN2可形成一第一電流鏡。第三電晶體MN3耦接於第二電晶體MN2與參考電流源V_DD之間，並具有一第三控制極接收寫回控制信號WB。第四電晶體MN4耦接於第一電晶體MN1與寫回電壓V_WB之間，並具有一第四控制極接收寫回控制信號WB。第五電晶體MN5耦接至第二電晶體MN2與第三電晶體MN3，並且具有一第五控制極接收一反相寫回控制信號WBb。

根據本發明之一實施例，當不需執行寫回操作時，第五電晶體MN5可根據反相寫回控制信號WBb被導通，將節點N1耦接至接地點，用以重置節點N1之電壓。當需要執行寫回操作時，第三電晶體MN3與第四電晶體MN4可根據寫回控制信號WB被導通，用以開始寫回操作。

於寫回操作時，由於第三電晶體MN3與第四電晶體MN4被導通，使得寫回電流I_WB可流經被選擇的記憶體單元MC，並流經第一電晶體MN1，其中寫回電流I_WB之大小可反映出被選擇的記憶體單元MC內所儲存之資料之一電阻狀態。此外，由於第一電晶體MN1與第二電晶體MN2 形成第一電流鏡，使得寫回電路500可根據寫回電流I_WB產生第一鏡射電流I_MIR1。

寫回電路500比較第一鏡射電流I_MIR1與第一參考電流I_BIAS1之大小，其中藉由設計第一電晶體MN1與第二電晶體MN2的尺寸，可使寫回電流I_WB相等於第一鏡射電流I_MIR1，或使兩者具有倍數關係。若第一鏡射電流I_MIR1大於第一參考電流I_BIAS1時，代表被選擇的記憶體單元MC內所儲存之資料之一電阻狀態目前為低電阻狀態(例如，R_L+R_L)。此時，節點N1的電壓會被放電至接地電壓，此接地電壓會透過第一驅動電路510輸出作為第二控制信號B1_WB，用以拉低第二控制信號B1_WB之電壓位準。

根據本發明之一實施例，當第二控制信號B1_WB具有低電壓位準時，代表被選擇的記憶體單元MC內所儲存之資料之一電阻狀態尚未被轉換回高電阻狀態(例如，R_L+R_H)。此時，第三電晶體MN3與第四電晶體MN4會持續被導通，直到被選擇的記憶體單元MC內所儲存之資料之電阻狀態由低電阻狀態被轉換回高電阻狀態。

另一方面，當第一鏡射電流I_MIR1小於第一參考電流I_BIAS1時，代表被選擇的記憶體單元MC內所儲存之資料之電阻狀態目前為高電阻狀態(例如，R_L+R_H)。此時，節點N1的電壓會被充電至操作電壓V_DD，此操作電壓會透過第一驅動電路510輸出作為第二控制信號B1_WB，用以拉高第二控制信號B1_WB之電壓位準。

當第二控制信號B1_WB具有高電壓位準時，代表被選 擇的記憶體單元MC內所儲存之資料之一電阻狀態已被轉換回高電阻狀態(例如，R_L+R_H)。此時，寫回邏輯電路(例如，寫回邏輯電路130或400)會因應第二控制信號B1_WB之電壓位準變化而轉換寫回控制信號WB之信號位準，使得第三電晶體MN3與第四電晶體MN4被關閉，寫回操作完成。

第6圖係顯示根據本發明之一實施例所述之讀取電路之詳細電路圖。讀取電路600可包括電晶體MN6~MN9、MP1以及第二驅動電路610。第六電晶體MN6耦接至接地點。第七電晶體MN7耦接至接地點，並具有一第七控制極耦接至第六電晶體MN6之一第六控制極。第六電晶體MN6與第七電晶體MN7可形成一第二電流鏡。第八電晶體MN8耦接於第七電晶體MN7與參考電流源V_DD之間，並具有一第八控制極接收讀取控制信號RD_EN。第九電晶體MN9耦接於第六電晶體MN6與讀取電壓V_RD之間，並具有一控制極接收讀取控制信號RD_EN。第十電晶體MP1分別耦接至第七電晶體MN7、第八電晶體MN8間和參考電流源V_DD之間，並且具有一第十控制極接收讀取控制信號RD_EN。

根據本發明之一實施例，於讀取操作時，第八電晶體MN8與第九電晶體MN9會被導通，使得讀取電流I_RD可流經被選擇的記憶體單元MC，並流經第六電晶體MN6，其中讀取電流I_RD之大小可反映出被選擇的記憶體單元MC內所儲存之資料之一電阻狀態(即，資料內容)。此外，由 於第六電晶體MN6與第七電晶體MN7形成第二電流鏡，使得讀取電路600可根據讀取電流I_RD產生第二鏡射電流I_MIR2。

讀取電路600比較第二鏡射電流I_MIR2與第二參考電流I_BIAS2之大小，其中藉由設計第六電晶體MN6與第七電晶體MN7的尺寸，可使讀取電流I_RD相等於第二鏡射電流I_MIR2，或使兩者具有倍數關係。若第二鏡射電流I_MIR2大於第二參考電流I_BIAS2時，代表被選擇的記憶體單元MC內所儲存之資料之一電阻狀態目前為低電阻狀態(例如，R_L+R_L)。此時，節點N2的電壓會被放電至接地電壓，此接地電壓會透過第二驅動電路610輸出作為第一控制信號B1，用以拉低第一控制信號B1之電壓位準。

另一方面，當第二鏡射電流I_MIR2小於第二參考電流I_BIAS2時，代表被選擇的記憶體單元MC內所儲存之資料之電阻狀態目前為高電阻狀態(例如，R_H+R_L或R_L+R_H)。此時，節點N2的電壓會被充電至操作電壓V_DD，此操作電壓會透過第二驅動電路610輸出作為第一控制信號B1，用以拉高第一控制信號B1之電壓位準。

本發明並不限於第4圖、第5圖與第6圖中所採用之邏輯閘類型以及電晶體類型。熟習此技藝者當可在不脫離本發明之精神和範圍內，根據本發明所提出之操作概念做適當的邏輯閘類型改變或電晶體類型置換，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

第7圖係顯示根據本發明之一實施例所述之寫回機制 流程圖。首先，假設電阻式記憶體裝置從待機(Standby)狀態接收到讀取指令，便開始執行讀取操作(步驟S702)。接著，藉由讀取電路所輸出之第一控制信號B1可判斷出是否讀取到的資料為0(步驟S704)。若否，則不作任何寫回動作，直接回到待機狀態等待下一個指令(步驟S710)。若是，代表這筆資料在讀取的過程中經歷過破壞性讀取，接著將進入寫回模式，開始寫回操作(步驟S706)。在寫回的過程中，可藉由寫回電路所輸出的信號持續判斷是否寫回成功(即，是否寫回電路輸出為1)(步驟S708)。若否，則寫回操作會持續被進行。若是，則回到待機狀態等待下一個指令(步驟S710)。

第8圖係顯示根據本發明之一實施例所述之電阻式記憶體裝置之相關信號波形圖。當讀取電路所輸出的第一控制信號B1為0時，B1的值會在讀取控制訊號RD_EN目前的脈衝結束後被儲存到第一正反器410中。當讀取信號Read之下一個脈衝開始時，由於第一正反器410之輸出B1_r為0，且第二控制信號B1_WB被初始為0，寫回控制訊號WB會轉變為1。當寫回控制訊號WB為1之後，會將信號B1_r以及RD_EN的值設為0，此時電路進入寫回模式，讀取操作會被禁能。

進入寫回模式之後，寫回電路將電阻元件寫回高電阻狀態，並持續偵測電阻元件是否恢復到高電阻狀態。當寫回電路輸出之第二控制信號B1_WB轉變為1之後，代表元件確定被寫回高電阻狀態，致使在下一個週期之後寫回控 制訊號WB被拉回0，結束寫回操作。然後，電阻式記憶體裝置之控制電路可繼續其他動作，直到下一次讀取到0之後，再開始寫回的動作。

第9圖係顯示根據本發明之第二實施例所述之電阻式記憶體裝置方塊圖。於此實施例中，電阻式記憶體裝置900可操作於一頁讀取模式(Page Read Mode)，即於一次讀取操作中同時讀取一列(或一欄)被選擇的記憶體單元。電阻式記憶體裝置900可包括記憶體陣列910、多數個讀取電路920-1、920-2...920-N、寫回邏輯電路930、整合邏輯電路935、寫回電路940、位元線解碼器950、字元線解碼器960、位元線路徑選擇電路970、字元線路徑選擇電路980、以及第三及第四切換模組990與995。電阻式記憶體裝置900的大部份元件與電阻式記憶體裝置100的元件功能相似，因此相關的描述可參考至第1圖的相關段落內容，並於此不再贅述。

根據本發明之一實施例，各讀取電路920-1~920-N可分別耦接至一欄記憶體單元，用以於一讀取操作中讀取一列被選擇的記憶體單元中之對應之一記憶體單元內所儲存之資料，並且根據該資料產生對應之一位元資料信號B1~BN。於本發明之實施例中，字元線與位元線的配置是可以對調的，因此本發明並不限於以上所述之實施方式。

整合邏輯電路935耦接至讀取電路920-1~920-N，用以接收位元資料信號B1~BN，並且根據位元資料信號產生一控制信號PM_B1。寫回邏輯電路930耦接至整合邏輯電路 935，並且根據控制信號PM_B1與寫回電路940所輸出之第二控制信號B1_WB產生寫回控制信號WB。寫回電路940耦接至寫回邏輯電路930，用以根據寫回控制信號WB以及一寫回電壓V_WB對該列被選擇的記憶體單元執行寫回操作。

於本發明之一實施例中，當位元資料信號B1~BN之任一者反映出所對應之記憶體單元內所儲存之資料具有一第一邏輯位準(例如，邏輯低位準，或是可反映出低電阻狀態R_L+R_L之一邏輯位準)時，寫回電路940透過寫回電壓V_WB將該列被選擇的記憶體單元中具有第一邏輯位準之一或多個記憶體單元之資料之一電阻狀態由一低電阻狀態轉換為一高電阻狀態。

根據本發明之一實施例，整合邏輯電路935可包括多數個邏輯閘，用以將位元資料信號B1~BN執行邏輯運算，以產生控制信號PM_B1。舉例而言，整合邏輯電路935可包括一或多個及(AND)邏輯閘，因此只要位元資料信號B1~BN之任一者為0時，產生的控制信號PM_B1就會為0，代表必須執行寫回操作。

於此實施例中，寫回邏輯電路930的電路類似於寫回邏輯電路400，其中將第4圖中的第一控制信號B1取代為控制信號PM_B1，即可推得寫回邏輯電路930的電路。

此外，於此實施例中，讀取電路920-1~920-N之至少一者的電路類似於讀取電路600，其中將第6圖中的記憶體單元MC取代為該列被選擇的記憶體單元中，讀取電路 所對應之記憶體單元即可。

此外，於此實施例中，寫回電路940的電路類似於寫回電路500，其中只要將第5圖中的記憶體單元MC取代為該列被選擇的記憶體單元即可，該列被選擇的記憶體單元中的多數個記憶體單元可並聯耦接於寫入電壓V_WB與第四電晶體MN4之間，並且第一參考電流I_BIAS1可根據耦接之記憶體單元的數量重新做設計。

根據本發明之一實施例，雖然寫回電路940是針對一整列被選擇的記憶體單元執行寫回操作，然而，第三切換模組990可根據位元線解碼器950的控制信號，將適當的寫入電壓V_WB耦接至具有第一邏輯位準(或低電阻狀態)之記憶體單元，以及將另一個適當的非寫入電壓耦接至具有第二邏輯位準(或高電阻狀態)之記憶體單元，以避免破壞不需被寫回之記憶體單元內所儲存之資料。因此，實際上僅有經歷過破壞性讀取的記憶體單元會被執行寫入操作。

由以上的實施例可看出，本發明所提出之寫入控制機制與相關的電路架構不僅可適用於解決單一讀取模式(Single Read Mode)中的破壞性讀取所造成的問題，亦適用於解決頁讀取模式(Page Read Mode)中的破壞性讀取所造成的問題。

申請專利範圍中用以修飾元件之“第一”、“第二”、“第三”等序數詞之使用本身未暗示任何優先權、優先次序、各元件之間之先後次序、或方法所執行之步驟之次序，而僅用作標識來區分具有相同名稱(具有不同序數 詞)之不同元件。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、900‧‧‧電阻式記憶體裝置

110、910‧‧‧記憶體陣列

120、600、920-1、920-2、920-N‧‧‧讀取電路

130、400、930‧‧‧寫回邏輯電路

140、500、940‧‧‧寫回電路

150、950‧‧‧位元線解碼器

160、960‧‧‧字元線解碼器

170、970‧‧‧位元線路徑選擇電路

180、980‧‧‧字元線路徑選擇電路

190、195、990、995‧‧‧切換模組

410、420‧‧‧D型正反器

430、440‧‧‧邏輯電路

510、610‧‧‧驅動電路

935‧‧‧整合邏輯電路

B1、B1_r、B1_WB、B2、BN、CLK、PM_B1、RD_EN、Read、WB、WB’、WBb‧‧‧信號

BL0、BLN‧‧‧位元線

BL_SEL‧‧‧選擇位元線

BL_UNSEL‧‧‧未選擇位元線

D‧‧‧輸入端

I_BIAS1、I_BIAS2、I_MIR1、I_MIR2、I_RD、I_WB‧‧‧電流

MC‧‧‧記憶體單元

MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9、MP1‧‧‧電晶體

N1、N2‧‧‧節點

Q、QB‧‧‧輸出端

R_H、R_L‧‧‧電阻

SW1、SW2‧‧‧開關

V、V_BL、V_BL-UNSEL、V_DD、V_RD、V_WB、V_WL、V_WL-UNSEL‧‧‧電壓

WL0、WLM‧‧‧字元線

WL_SEL‧‧‧選擇字元線

WL_UNSEL‧‧‧未選擇字元線

第1圖係顯示根據本發明之第一實施例所述之電阻式記憶體裝置方塊圖。

第2a圖係顯示記憶體單元被重置(Reset)時的電阻狀態。

第2b圖係顯示記憶體單元設置(Set)時的電阻狀態。

第3圖係顯示被設置為邏輯低狀態的記憶體單元的電阻狀態在破壞性讀取後電阻狀態被轉態的示意圖。

第4圖係顯示根據本發明之一實施例所述之電阻式記憶體裝置之部分電路圖。

第5圖係顯示根據本發明之一實施例所述之寫回電路之詳細電路圖。

第6圖係顯示根據本發明之一實施例所述之讀取電路之詳細電路圖。

第7圖係顯示根據本發明之一實施例所述之寫回機制流程圖。

第8圖係顯示根據本發明之一實施例所述之電阻式記憶體裝置之相關信號波形圖。

第9圖係顯示根據本發明之第二實施例所述之電阻式記憶體裝置方塊圖。

100‧‧‧電阻式記憶體裝置

110‧‧‧記憶體陣列

120‧‧‧讀取電路

130‧‧‧寫回邏輯電路

140‧‧‧寫回電路

150‧‧‧位元線解碼器

160‧‧‧字元線解碼器

170‧‧‧位元線路徑選擇電路

180‧‧‧字元線路徑選擇電路

190、195‧‧‧切換模組

BL0、BLN‧‧‧位元線

BL_SEL‧‧‧選擇位元線

BL_UNSEL‧‧‧未選擇位元線

V_BL、V_BL-UNSEL、V_RD、V_WB、V_WL、V_WL-UNSEL‧‧‧電壓

WL0、WLM‧‧‧字元線

WL_SEL‧‧‧選擇字元線

WL_UNSEL‧‧‧未選擇字元線

Claims (18)

1. 一種電阻式記憶體裝置，包括：一記憶體陣列，包括多數個記憶體單元，其中各記憶體單元包括至少一非揮發性記憶體元件；一讀取電路，耦接至一選擇位元線與一選擇字元線之其中一者，其中該選擇位元線與該選擇字元線電性連接至該等記憶體單元中一被選擇的記憶體單元，並且該讀取電路讀取該被選擇的記憶體單元內所儲存之資料，並根據該資料產生一第一控制信號；一寫回電路，耦接至該寫回邏輯電路，用以根據該寫回控制信號以及一寫回電壓對該被選擇的記憶體單元執行寫回操作，使得該被選擇的記憶體單元之一電阻狀態由一低電阻狀態轉換為一高電阻狀態，並且根據該被選擇的記憶體單元之該電阻狀態產生一第二控制信號；以及一寫回邏輯電路，分別耦接該讀取電路與該寫回電路，並且根據該第一控制信號與該第二控制信號產生一寫回控制信號。
2. 如申請專利範圍第1項所述之電阻式記憶體裝置，其中該非揮發性記憶體元件包括一或兩個電阻元件。
3. 如申請專利範圍第1項所述之電阻式記憶體裝置，其中該寫回電路更透過該選擇位元線與該選擇字元線之另一者電性連接至該被選擇的記憶體單元，並且包括一第一電流鏡，用以根據流經該被選擇的記憶體單元之一寫回電流產生一第一鏡射電流，該寫回電路比較該第一鏡射電流與一第一參考電流之大小，以產生一第一比較結果，並且 根據該第一比較結果產生該第二控制信號。
4. 如申請專利範圍第1項所述之電阻式記憶體裝置，其中該寫回電路包括：一第一電晶體，耦接至一接地點，具有一第一控制極；一第二電晶體，耦接至該接地點，並具有一第二控制極耦接至該第一電晶體之該第一控制極；一第三電晶體，耦接於該第二電晶體與一第一參考電流源之間，並具有一第三控制極接收該寫回控制信號；以及一第四電晶體，耦接於該第一電晶體與該寫回電壓之間，並具有一第四控制極接收該寫回控制信號。
5. 如申請專利範圍第4項所述之電阻式記憶體裝置，其中該寫回電路更包括：一第五電晶體，耦接至該第二電晶體與該第三電晶體，並且具有一第五控制極接收一反相寫回控制信號；以及一第一驅動電路，耦接至該第五電晶體，用以輸出該第二控制信號。
6. 如申請專利範圍第1項所述之電阻式記憶體裝置，其中該讀取電路包括一第二電流鏡，用以根據流經該被選擇的記憶體單元之一讀取電流產生一第二鏡射電流，該讀取電路比較該第二鏡射電流與一第二參考電流之大小，以產生一第二比較結果，並且根據該第二比較結果產生該第一控制信號。
7. 如申請專利範圍第6項所述之電阻式記憶體裝置，其中該讀取電路包括：一第六電晶體，耦接至一接地點，具有一第六控制極；一第七電晶體，耦接至該接地點，並具有一第七控制極耦接至該第六電晶體之該第六控制極；一第八電晶體，耦接於該第七電晶體與一第二參考電流源之間，並具有一第八控制極接收一讀取控制信號；以及一第九電晶體，耦接於該第六電晶體與一讀取電壓之間，並具有一第九控制極接收該讀取控制信號。
8. 如申請專利範圍第7項所述之電阻式記憶體裝置，其中該讀取電路更包括：一第十電晶體，耦接至該第七電晶體與該第八電晶體，並且具有一第十控制極接收該讀取控制信號；以及一第二驅動電路，耦接至該第十電晶體，用以輸出該第一控制信號。
9. 如申請專利範圍第1項所述之電阻式記憶體裝置，其中該寫回邏輯電路包括：一第一正反器，接收並閂鎖該第一控制信號，並根據一讀取控制信號輸出該第一控制信號；以及一第一邏輯電路，耦接至該第一正反器，並且根據該第一控制信號與該第二控制信號產生該寫回控制信號。
10. 如申請專利範圍第9項所述之電阻式記憶體裝置，其中該寫回邏輯電路更包括： 一第二正反器，接收並閂鎖該寫回控制信號，並根據一時脈信號輸出該寫回控制信號；以及一第二邏輯電路，耦接至該第一正反器與該第二正反器，用以根據該寫回控制信號與一讀取信號產生該讀取控制信號。
11. 一種電阻式記憶體裝置，可支援一頁讀取模式，包括：一記憶體陣列，包括多數個記憶體單元，其中各記憶體單元包括至少一非揮發性記憶體元件；多數個讀取電路，其中各讀取電路分別耦接至一欄記憶體單元，用以於一讀取操作中分別讀取一列被選擇的記憶體單元中對應之一記憶體單元內所儲存之資料，並且根據該資料產生對應之一位元資料信號；一整合邏輯電路，耦接至該讀取電路，用以根據該等位元資料信號產生一第一控制信號；一寫回邏輯電路，耦接至該整合邏輯電路，並且根據該第一控制信號與一第二控制信號產生一寫回控制信號；以及一寫回電路，耦接至該寫回邏輯電路，用以根據該寫回控制信號以及一寫回電壓對該列被選擇的記憶體單元執行寫回操作，其中當該等位元資料信號之任一者反映出其所對應之記憶體單元內所儲存之資料具有一第一邏輯位準時，該寫回電路透過該寫回電壓將該列被選擇的記憶體單元中具有 該第一邏輯位準之該(等)記憶體單元之資料之一電阻狀態由一低電阻狀態轉換為一高電阻狀態。
12. 如申請專利範圍第11項所述之電阻式記憶體裝置，其中該非揮發性記憶體元件包括一或兩個電阻元件。
13. 如申請專利範圍第11項所述之電阻式記憶體裝置，其中該寫回電路包括一第一電流鏡，用以根據流經該列被選擇的記憶體單元之一寫回電流產生一第一鏡射電流，該寫回電路比較該第一鏡射電流與一第一參考電流之大小，以產生一第一比較結果，並且根據該第一比較結果產生該第二控制信號。
14. 如申請專利範圍第11項所述之電阻式記憶體裝置，其中該寫回電路包括：一第一電晶體，耦接至一接地點，並具有一第一控制極；一第二電晶體，耦接至該接地點，並具有一第二控制極耦接至該第一電晶體之該第一控制極；一第三電晶體，耦接於該第二電晶體與一第一參考電流源之間，並具有一第三控制極接收該寫回控制信號；一第四電晶體，耦接於該第一電晶體與該寫回電壓之間，並具有一第四控制極接收該寫回控制信號；一第五電晶體，耦接至該第二電晶體與該第三電晶體，並且具有一第五控制極接收一反相寫回控制信號；以及一第一驅動電路，耦接至該第五電晶體，用以輸出該 第二控制信號。
15. 如申請專利範圍第11項所述之電阻式記憶體裝置，其中該等讀取電路之至少一者包括一第二電流鏡，用以根據流經該列被選擇的記憶體單元中對應之該記憶體單元之一讀取電流產生一第二鏡射電流，該讀取電路比較該第二鏡射電流與一第二參考電流之大小，以產生一第二比較結果，並且根據該第二比較結果產生對應之該位元資料信號。
16. 如申請專利範圍第15項所述之電阻式記憶體裝置，其中該讀取電路包括：一第六電晶體，耦接至一接地點，並具有一第六控制極；一第七電晶體，耦接至該接地點，並具有一第七控制極耦接至該第六電晶體之該第六控制極；一第八電晶體，耦接於該第七電晶體與一第二參考電流源之間，並具有一第八控制極接收一讀取控制信號；一第九電晶體，耦接於該第六電晶體與一讀取電壓之間，並具有一第九控制極接收該讀取控制信號；一第十電晶體，耦接至該第七電晶體與該第八電晶體，並且具有一第十控制極接收該讀取控制信號；以及一第二驅動電路，耦接至該第十電晶體，用以輸出對應之該位元資料信號。
17. 如申請專利範圍第16項所述之電阻式記憶體裝置，其中該寫回邏輯電路包括： 一第一正反器，接收並閂鎖該第一控制信號，並根據一讀取控制信號輸出該第一控制信號；一第一邏輯電路，耦接至該第一正反器，並且根據該第一控制信號與該第二控制信號產生該寫回控制信號；以及一第二邏輯電路，耦接至該第一正反器，用以根據該寫回控制信號與一讀取信號產生該讀取控制信號。
18. 如申請專利範圍第17項所述之電阻式記憶體裝置，其中該第一正反器為一D型正反器。