CN106598900A - Lvds驱动器电路 - Google Patents
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Abstract
本发明提供了一种LVDS驱动器电路，包括第一LVDS电路单元、第二LVDS电路单元、第一信号输入端、第二信号输入端、第一信号输出端及第二信号输出端，所述第一LVDS电路单元通过所述第一信号输入端和所述第二信号输入端实现信号输入，并由所述第二信号输出端实现信号输出；所述第二LVDS电路单元通过所述第一信号输入端和所述第二信号输入端实现信号输入，并由所述第一信号输出端实现信号输出；所述第一LVDS电路单元与所述第二LVDS电路单元反相并联连接形成H桥型结构且呈逻辑反相对称结构。与相关技术相比，本发明的LVDS驱动器电路结构简单，具有多种输出模式且性能好，适用范围广。
Description
【技术领域】
本发明涉及一种电子电路领域，尤其涉及一种低电压差分信号驱动器电路。
【背景技术】
随着集成电路，微电子技术的飞速发展和广泛应用，传输接口技术已经成为集成电路领域的研究热点之一，低电压差分信号(Low-Voltage Differential Signaling，LVDS)传输技术作为一种具有诸多优势的接口技术，逐渐成为人们研究的热点之一。
相关技术的LVDS电路结构中，如图1所示，所述LVDS电路包括作为差分信号输入的M1’、M2’、M3’及M4’晶体管，输出接到远端差分阻抗为100Ω的接收端。当输入in为高，inb为低时，所述晶体管M1’和M4‘截止，所述晶体管M2’和M3’导通。电流从晶体管M3’经过晶体管M2’流至接地，使得信号输出端Dp‘节点电压高于信号输出端Dn’节点电压，产生逻辑为高(HS-1)的输出。当输入in为低，inb为高时情况时，同上理分析，产出逻辑低(HS-0)的输出。
然而，相关技术的LVDS电路仅具备两种输出模式，无法判定数据不进行传输的传输状态。
因此，有必要提供一种新的LVDS驱动器电路以解决上述问题。
【发明内容】
本发明的目的在于提供一种LVDS驱动器电路，该电路结构简单，具有多种输出模式且性能好，适用范围广。
为了达到上述目的，本发明提供了一种LVDS驱动器电路，包括第一LVDS电路单元、第二LVDS电路单元、第一信号输入端、第二信号输入端、第一信号输出端及第二信号输出端，所述第一LVDS电路单元通过所述第一信号输入端和所述第二信号输入端实现信号输入，并由所述第二信号输出端实现信号输出；所述第二LVDS电路单元通过所述第一信号输入端和所述第二信号输入端实现信号输入，并由所述第一信号输出端实现信号输出。所述第一LVDS电路单元与所述第二LVDS电路单元反相并联连接形成H桥型结构且呈逻辑反相对称结构。
优选的，所述第一LVDS电路单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第一电阻、第二电阻、第三电阻、第一逻辑控制信号模块和第二逻辑控制信号模块，所述第一逻辑控制信号模块和第二逻辑控制信号模块的逻辑控制信号相反；所述第一晶体管的栅极连接至所述第一信号输入端，所述第一晶体管的源极通过一个所述第三电阻连接至所述第二信号输出端，所述第一晶体管的漏极连接至电源电压；所述第二晶体管的栅极连接至所述第二信号输入端，所述第二晶体管的源极连接至接地源，所述第二晶体管的漏极通过一个所述第三电阻连接至所述第二信号输出端；所述第三晶体管的栅极连接至所述第一逻辑控制信号模块的一端，所述第一逻辑控制信号模块的另一端与所述第一信号输入端或所述第二信号输入端连接，所述第三晶体管的源极通过一个所述第二电阻连接至所述第二信号输出端，所述第三晶体管的漏极连接至电源电压；所述第四晶体管的栅极连接至所述第二逻辑控制信号模块的一端，所述第二逻辑控制信号模块的另一端与所述第一信号输入端或所述第二信号输入端连接，所述第四晶体管的源极连接至接地源，所述第四晶体管的漏极通过一个所述第二电阻连接至所述第二信号输出端；所述第五晶体管的栅极连接至所述第二信号输入端，所述第五晶体管的源极通过一个所述第一电阻连接至所述第二信号输出端，所述第五晶体管的漏极连接至电源电压；所述第六晶体管的栅极连接至所述第一信号输入端，所述第六晶体管的源极连接至接地源，所述第六晶体管的漏极通过一个所述第一电阻连接至所述第二信号输出端。
优选的，所述第二LVDS电路单元包括第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管及第十二晶体管；所述第七晶体管的栅极连接至所述第二信号输入端，所述第七晶体管的源极通过一个所述第三电阻连接至所述第一信号输出端，所述第七晶体管的漏极连接至电源电压；所述第八晶体管的栅极连接至所述第一信号输入端，所述第八晶体管的源极连接至接地源，所述第八晶体管的漏极通过一个所述第三电阻连接至所述第一信号输出端；所述第九晶体管的栅极连接至所述第二逻辑控制信号模块的一端，所述第二逻辑控制信号模块的另一端与所述第一信号输入端或所述第二信号输入端连接，所述第九晶体管的源极通过一个所述第二电阻连接至所述第一信号输出端，所述第九晶体管的漏极连接至电源电压；所述第十晶体管的栅极连接至所述第一逻辑控制信号模块的一端，所述第一逻辑控制信号模块的另一端与所述第一信号输入端或所述第二信号输入端连接，所述第十晶体管的源极连接至接地源，所述第十晶体管的漏极通过一个所述第二电阻连接至所述第一信号输出端；所述第十一晶体管的栅极连接至所述第一信号输入端，所述第十一晶体管的源极通过一个所述第一电阻连接至所述第一信号输出端，所述第十一晶体管的漏极连接至电源电压；所述第十二晶体管的栅极连接至所述第二信号输入端，所述第十二晶体管的源极连接至接地源，所述第十二晶体管的漏极通过一个所述第一电阻连接至所述第一信号输出端。
优选的，所述第三电阻的阻值等于所述第二电阻阻值的16倍，所述第三电阻的阻值等于所述第一电阻阻值的15倍。
优选的，所述LVDS驱动器电路由LDO提供电源电压。
与相关技术相比，本发明的LVDS驱动器电路通过设置所述第一LVDS电路单元和所述第二电路单元，使二者反相并联连接，从而形成逻辑对称的H桥型电路结构，使得所述LVDS驱动器电路可实现逻辑高、逻辑低及空闲状态三种输出模式，从而更优的提高电流的利用率，降低功耗，改善信号传送的完整性，不仅结构简单，且性能好。
【附图说明】
图1为现有技术的LVDS电路结构图；
图2为本发明LVDS驱动器电路的结构框图；
图3为本发明LVDS驱动器电路的电路结构图。
【具体实施方式】
下面结合附图和实施方式对本发明作进一步说明。
请参阅图2，为本发明LVDS驱动器电路的结构框图。本发明提供了一种LVDS驱动器电路10，包括第一LVDS电路单元1、第二LVDS电路单元2、第一信号输入端Vn、第二信号输入端Vp、第一信号输出端Dn及第二信号输出端Dp。
本发明LVDS驱动器电路10的原理为：
所述第一LVDS电路单元1通过所述第一信号输入端Vn和所述第二信号输入端Vp实现信号输入，并由所述第二信号输出端Dp实现信号输出。所述第二LVDS电路单元2通过所述第一信号输入端Vn和所述第二信号输入端Vp实现信号输入，并由所述第一信号输出端Dn实现信号输出。所述第一LVDS电路单元1与所述第二LVDS电路单元2反相并联连接形成H桥型结构且呈逻辑反相对称结构，实现逻辑高(HS-1)、逻辑低(HS-0)以及空闲(idle)状态三种输出模式，进而更有效的提高电流的利用率真，信号传送的完整性。
请结合参阅图3，为本发明LVDS驱动器电路的电路结构图。本实施方式中，所述LVDS驱动器电路10的电路结构具体如下：
所述LVDS驱动器电路10所述包括第一晶体管M0、第二晶体管M1、第三晶体管M2、第四晶体管M3、第五晶体管M4、第六晶体管M5、第七晶体管M6、第八晶体管M7、第九晶体管M8、第十晶体管M9、第十一晶体管M10、第十二晶体管M11、四个第一电阻R0、四个第二电阻R1、四第三电阻R2、第一逻辑控制信号模块idle和第二逻辑控制信号模块idleb。所述第一逻辑控制信号模块idle和第二逻辑控制信号模块idleb的逻辑控制信号相反。
所述第一晶体管M0的栅极连接至所述第一信号输入端Vn，所述第一晶体管M0的源极通过一个所述第三电阻R2连接至所述第二信号输出端Dp，所述第一晶体管M0的漏极连接至电源电压VDD。
所述第二晶体管M1的栅极连接至所述第二信号输入端Vp，所述第二晶体管M1的源极连接至接地源VSS，所述第二晶体管M1的漏极通过一个所述第三电阻R2连接至所述第二信号输出端Dp。
所述第三晶体管M2的栅极连接至所述第一逻辑控制信号模块idle的一端，所述第一逻辑控制信号模块idle的另一端与所述第一信号输入端Vn或所述第二信号输入端Vp连接，所述第三晶体管M2的源极通过一个所述第二电阻R1连接至所述第二信号输出端Dp，所述第三晶体管M2的漏极连接至电源电压VDD。
所述第四晶体管M3的栅极连接至所述第二逻辑控制信号模块idleb的一端，所述第二逻辑控制信号模块idleb的另一端与所述第一信号输入端Vn或所述第二信号输入端Vp连接，所述第四晶体管M3的源极连接至接地源VSS，所述第四晶体管M3的漏极通过一个所述第二电阻R1连接至所述第二信号输出端Dp。
所述第五晶体管M4的栅极连接至所述第二信号输入端Vp，所述第五晶体管M4的源极通过一个所述第一电阻R0连接至所述第二信号输出端Dp，所述第五晶体管M4的漏极连接至电源电压VDD。
所述第六晶体管M5的栅极连接至所述第一信号输入端Vn，所述第六晶体管M5的源极连接至接地源VSS，所述第六晶体管M5的漏极通过一个所述第一电阻R0连接至所述第二信号输出端Dp。
上述结构共同构成所述第一LVDS电路单元1。
所述第七晶体管M6的栅极连接至所述第二信号输入端Vp，所述第七晶体管M6的源极通过一个所述第三电阻R2连接至所述第一信号输出端Dn，所述第七晶体管M6的漏极连接至电源电压VDD。
所述第八晶体管M7的栅极连接至所述第一信号输入端Vn，所述第八晶体管M7的源极连接至接地源VSS，所述第八晶体管M7的漏极通过一个所述第三电阻R2连接至所述第一信号输出端Dn。
所述第九晶体管M8的栅极连接至所述第二逻辑控制信号模块idled的一端，所述第二逻辑控制信号模块idled的另一端与所述第一信号输入端Vn或所述第二信号输入端Vp连接，所述第九晶体管M8的源极通过一个所述第二电阻R1连接至所述第一信号输出端Dn，所述第九晶体管M8的漏极连接至电源电压VDD。
所述第十晶体管M9的栅极连接至所述第一逻辑控制信号模块idle的一端，所述第一逻辑控制信号模块idle的另一端与所述第一信号输入端Vn或所述第二信号输入端Vp连接，所述第十晶体管M9的源极连接至接地源VSS，所述第十晶体管M9的漏极通过一个所述第二电阻R1连接至所述第一信号输出端Dn。
所述第十一晶体管M10的栅极连接至所述第一信号输入端Vn，所述第十一晶体管M10的源极通过一个所述第一电阻R0连接至所述第一信号输出端Dn，所述第十一晶体管M10的漏极连接至电源电压VDD。
所述第十二晶体管M11的栅极连接至所述第二信号输入端Vp，所述第十二晶体管M11的源极连接至接地源VSS，所述第十二晶体管M11的漏极通过一个所述第一电阻R0连接至所述第一信号输出端Dn。
上述结构共同构成所述第二LVDS电路单元2。
所述第一LVDS电路单元1与所述第二LVDS电路单元2使得所述LVDS驱动器电路10形成逻辑对称的H桥型结构，其中，所述第一逻辑控制信号模块idle的信号与所述第二逻辑控制信号模块idled为相反信号。
更优的，本实施方式中，所述第三电阻R2的阻值等于所述第二电阻R1阻值的16倍，所述第三电阻R2的阻值等于所述第一电阻R1阻值的15倍。即R2＝16R1＝15R0。
因所述LVDS驱动器电路10的输入阻抗R满足：R＝R0/R1，可知，所述输入阻抗R的阻值大小可以进行调节，从而使得其与所述LVDS驱动器电路10的输出阻抗匹配，进而增强信号传输的完整性。
为了满足所述LVDS驱动器电路10可实现所需的输出电平信号，本发明中，所述LVDS驱动器电路10由低压差线性稳压器(Low Dropout regulator，LDO)提供电源电压VDD。
本发明的LVDS驱动器电路10的三种输出模式说明：
1、当所述第一逻辑控制信号模块idle的信号为逻辑低:
1.1、当所述第二信号输入端Vp的信号为高电平，所述第一信号输入端Vn的信号为低电平，所述第二晶体管M1、第三晶体管M2、第五晶体管M4、第七晶体管M6、第十晶体管M9和第十二晶体管M11导通，所述第一晶体管M0、第四晶体管M3、第六晶体管M5、第八晶体管M7、第九晶体管M8和第十一晶体管M10截止，此时由于所述第三电阻R2较大，电流从所述第三晶体管M2，第五晶体管M4全部流过负载，再经所述第十晶体管M9和第十二晶体管M11流至接地源VSS，此时所述第二信号输出端Dp的输出为3/4VDD，第一信号输出端Dn为1/4VDD，所述第二信号输出端Dp的节点电压高于所述第一信号输出端Dn的节点电压，产生逻辑为高(HS-1)的输出；
1.2、当所述第二信号输入端Vp的信号为低，所述第一信号输入端Vn的信号为高电平，所述第一晶体管M0、第四晶体管M3、第六晶体管M5、第八晶体管M7、第九晶体管M8及第十一晶体管M10导通，其它的晶体管截止。此时由于所述第三电阻R2较大，电流从所述第九晶体管M8和所述第十一晶体管M10全部流过负载，再流经所述第四晶体管M3和所述第六晶体管M5后流至所述接地源VSS，此时所述第一信号输出端Dn的输出为3/4VDD，所述第二信号输出端Dp为1/4VDD，所述第二信号输出端Dp的节点电压低于所述第一信号输出端Dn的节点电压，产生逻辑为低(HS-0)的输出。
2、当所述第一逻辑控制信号模块idle为逻辑高时(同上理)：
2.1、当所述第二信号输入端Vp为高电平，所述第一信号输入端Vn为低电平时，所述第二晶体管M1、第四晶体管M3、第五晶体管M4、第七晶体管M6、第九晶体管M8、第十二晶体管M11导通，其它晶体管截止，此时的所述第一信号输出端Dn和第二信号输出端Dp满足Dp＝Dn＝1/2VDD，此时所述第五晶体管M4的电流全部流向所述第四晶体管M3后流至接地源VSS，所述第七晶体管M6的电流全部流向所述第十晶体管M9后流至接地源VSS，此时没有电流流过负载。
2.2、当所述第二信号输入端Vp为低电平，所述第一信号输入端Vn为高电平时，所述第一晶体管M0、第三晶体管M2、第六晶体管M5、第八晶体管M7、第十晶体管M9和第十一晶体管M10导通，其它晶体管截止，与上述2.1分析类似，也没有电流经负载。
电流没有流过负载时，此时没有输出，为空闲idle状态输出模式。
本发明所述LVDS驱动器电路10实现了空闲idle状态的输出模式，同时电路为H桥型结构对称，通过调节所述第一电阻R0、第二电阻R1及第三电阻R2使其能很好的与负载电阻匹配，保证信号的完整性，且输入电压与电压源隔离，减小了电源噪声的影响，适用于各种接口电路中，适用范围广。
与相关技术相比，本发明的LVDS驱动器电路通过设置所述第一LVDS电路单元和所述第二电路单元，使二者反相并联连接，从而形成逻辑对称的H桥型电路结构，使得所述LVDS驱动器电路可实现逻辑高、逻辑低及空闲状态三种输出模式，从而更优的提高电流的利用率，降低功耗，改善信号传送的完整性，不仅结构简单，且性能好，适用范围广。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。
Claims (5)
1.一种LVDS驱动器电路，其特征在于：包括第一LVDS电路单元、第二LVDS电路单元、第一信号输入端、第二信号输入端、第一信号输出端及第二信号输出端，所述第一LVDS电路单元通过所述第一信号输入端和所述第二信号输入端实现信号输入，并由所述第二信号输出端实现信号输出；所述第二LVDS电路单元通过所述第一信号输入端和所述第二信号输入端实现信号输入，并由所述第一信号输出端实现信号输出；所述第一LVDS电路单元与所述第二LVDS电路单元反相并联连接形成H桥型结构且呈逻辑反相对称结构。
2.根据权利要求1所述的LVDS驱动器电路，其特征在于：所述第一LVDS电路单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第一电阻、第二电阻、第三电阻、第一逻辑控制信号模块和第二逻辑控制信号模块，所述第一逻辑控制信号模块和第二逻辑控制信号模块的逻辑控制信号相反；
所述第一晶体管的栅极连接至所述第一信号输入端，所述第一晶体管的源极通过一个所述第三电阻连接至所述第二信号输出端，所述第一晶体管的漏极连接至电源电压；
所述第二晶体管的栅极连接至所述第二信号输入端，所述第二晶体管的源极连接至接地源，所述第二晶体管的漏极通过一个所述第三电阻连接至所述第二信号输出端；
所述第三晶体管的栅极连接至所述第一逻辑控制信号模块的一端，所述第一逻辑控制信号模块的另一端与所述第一信号输入端或所述第二信号输入端连接，所述第三晶体管的源极通过一个所述第二电阻连接至所述第二信号输出端，所述第三晶体管的漏极连接至电源电压；
所述第四晶体管的栅极连接至所述第二逻辑控制信号模块的一端，所述第二逻辑控制信号模块的另一端与所述第一信号输入端或所述第二信号输入端连接，所述第四晶体管的源极连接至接地源，所述第四晶体管的漏极通过一个所述第二电阻连接至所述第二信号输出端；
所述第五晶体管的栅极连接至所述第二信号输入端，所述第五晶体管的源极通过一个所述第一电阻连接至所述第二信号输出端，所述第五晶体管的漏极连接至电源电压；
所述第六晶体管的栅极连接至所述第一信号输入端，所述第六晶体管的源极连接至接地源，所述第六晶体管的漏极通过一个所述第一电阻连接至所述第二信号输出端。
3.根据权利要求2所述的LVDS驱动器电路，其特征在于：所述第二LVDS电路单元包括第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管及第十二晶体管；
所述第七晶体管的栅极连接至所述第二信号输入端，所述第七晶体管的源极通过一个所述第三电阻连接至所述第一信号输出端，所述第七晶体管的漏极连接至电源电压；
所述第八晶体管的栅极连接至所述第一信号输入端，所述第八晶体管的源极连接至接地源，所述第八晶体管的漏极通过一个所述第三电阻连接至所述第一信号输出端；
所述第九晶体管的栅极连接至所述第二逻辑控制信号模块的一端，所述第二逻辑控制信号模块的另一端与所述第一信号输入端或所述第二信号输入端连接，所述第九晶体管的源极通过一个所述第二电阻连接至所述第一信号输出端，所述第九晶体管的漏极连接至电源电压；
所述第十晶体管的栅极连接至所述第一逻辑控制信号模块的一端，所述第一逻辑控制信号模块的另一端与所述第一信号输入端或所述第二信号输入端连接，所述第十晶体管的源极连接至接地源，所述第十晶体管的漏极通过一个所述第二电阻连接至所述第一信号输出端；
所述第十一晶体管的栅极连接至所述第一信号输入端，所述第十一晶体管的源极通过一个所述第一电阻连接至所述第一信号输出端，所述第十一晶体管的漏极连接至电源电压；
所述第十二晶体管的栅极连接至所述第二信号输入端，所述第十二晶体管的源极连接至接地源，所述第十二晶体管的漏极通过一个所述第一电阻连接至所述第一信号输出端。
4.根据权利要求3所述的LVDS驱动器电路，其特征在于：所述第三电阻的阻值为所述第二电阻阻值的16倍，所述第三电阻的阻值为所述第一电阻阻值的15倍。
5.根据权利要求3所述的LVDS驱动器电路，其特征在于：所述LVDS驱动器电路由LDO提供电源电压。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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| EE01 | Entry into force of recordation of patent licensing contract | ||
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Application publication date: 20170426 Assignee: Shandong industry research information and Artificial Intelligence Integration Research Institute Co.,Ltd. Assignor: HUNAN GOKE MICROELECTRONICS Co.,Ltd. Contract record no.: X2021430000001 Denomination of invention: LVDS driver circuit Granted publication date: 20191011 License type: Common License Record date: 20210115 |