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CN109327209A - 一种高速可再生比较器电路 - Google Patents

一种高速可再生比较器电路 Download PDF

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Abstract

本发明提供一种高速可再生比较器电路，包括：信号输入级，与输入端连接用于进行差分信号输入；锁存器，用于进行缓存并作为差分信号输出端；电流源，与所述信号输入级连接用于提供电源电压；快速通路，与所述输出端连接用于将输出端的电压差拉大并开启锁存器的正反馈网络；复位开关，所述复位开关包括第一复位开关和第二复位开关；本发明中的高速可再生比较器电路，可以大大减小可再生比较器电路的传输时延，在锁存阶段，通过时序的控制，断开了偏置电压，减少了比较器的功耗，本发明具有电路实现简单，可靠性高的优点。

Description

一种高速可再生比较器电路
技术领域
本发明涉及电子领域，尤其涉及一种高速可再生比较器电路。
背景技术
比较器是现代集成电路中的重要组成部分，它被大量应用在模数或者数模转换器中。随着转换器的飞速发展，比较器的性能要求也越来越高，研究方向主要集中在传输时延、失调电压和功耗上。其中，传输时延是比较器电路指标中最重要的参数。因为在高速转换器中，比较器的传输时延往往直接限制转换器的最大工作速率。
对于常规的可再生比较器，传输时延主要由激活锁存器前的延迟时间(pre-latching delay)和锁存器的延迟时间(latching delay)组成，总的传输时延表达式为：
tdelay＝tdelay1+tdelay2
目前，现有的一些改进的可再生比较器，主要是提高锁存器工作时的电流源大小，通过减小锁存器时间常数来减小延迟时间tdelay2，以牺牲功耗的方式来提高比较器的整体速度，当输入信号越小时，延迟时间tdelay1越大，这是目前常规的可再生比较器的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明提供一种高速可再生比较器电路，以解决上述技术问题。
本发明提供的高速可再生比较器电路，包括：
信号输入级，与输入端连接用于进行差分信号输入；
锁存器，用于进行缓存并作为差分信号输出端；
电流源，与所述信号输入级连接用于提供电源电压；
快速通路，与所述输出端连接用于将输出端的电压差拉大并开启锁存器的正反馈网络；
复位开关，所述复位开关包括第一复位开关和第二复位开关，
所述第二复位开关与第一时钟信号连接，通过所述第一时钟信号控制比较器的工作状态；
所述第一复位开关与第二时钟信号连接，通过所述第二时钟信号控制电流源的偏置电压；
所述快速通路与第三时钟信号连接，通过所述第三时钟信号控制快速通路的工作状态。
进一步，所述信号输入级包括第一PMOS管和第二PMOS管，所述电流源包括第五PMOS管；
所述第一PMOS管的栅极和第二PMOS管的栅极分别与差分输入端连接，所述第一PMOS管的源极、第二PMOS管的源极和第五PMOS管的漏极连接，所述第一PMOS管的漏极和第二PMOS管的漏极分别与锁存器连接，所述第五PMOS管的源极与电源电压连接，所述第五PMOS管的栅极与第一复位开关连接。
进一步，所述锁存器包括第三NMOS管和第四NMOS管；
所述第三NMOS管的源极和第四NMOS管的源极分别接地，所述第三NMOS管的漏极与第一PMOS管的漏极连接，所述第四NMOS管的漏极与第二PMOS管的漏极连接，所述第三NMOS管的栅极与第四NMOS管的漏极连接，并作为差分信号的第一输出端，所述第四NMOS管的栅极与第三NMOS管漏极连接，并作为差分信号的第二输出端。
进一步，所述快速通道包括第八PMOS管和第九PMOS管；
所述第八PMOS管的源极和第九PMOS管的源极分别与电源电压连接，所述第八PMOS管的栅极和第九PMOS管的栅极分别与第三时钟信号连接，所述第八PMOS管的漏极与差分信号的第一输出端连接，所述第九PMOS管的漏极与差分信号的第二输出端连接。
进一步，所述第一复位开关包括第六PMOS管，所述第六PMOS管的源极与第五PMOS管的栅极连接，第六PMOS管的栅极与第二时钟信号连接，第六PMOS管的漏极与偏置电压连接。
进一步，所述第二复位开关包括第七NMOS管，第七NMOS管的源极与差分信号的第一输出端连接，第七NMOS管的漏极与差分信号的第二输出端连接，第七NMOS管的栅极与第一时钟信号连接。
相应地，本发明还提供一种高速可再生比较器电路的时钟信号控制方法，当所述第一时钟信号为高电平时，比较器处于复位状态，此时，所述第二时钟信号为高电平，所述第一复位开关断开偏置电压，所述第三时钟信号为高电平，所述快速通路中差分信号输出端到电源电压之间的通路断开；
进一步，当所述第一时钟信号为低电平时，比较器处于锁存状态，此时，所述第二复位开关断开，电流源连接偏置电压，所述信号输入级对输入信号进行放大，输出端电压上升，直至第二时钟信号由低电平变为高电平，所述第一复位开关断开偏置电压，此时，所述第三时钟信号由高电平变为低电平，所述快速通路中差分信号输出端到电源电压之间的通路打开，差分信号输出端中首先到达阈值电压的一端，开启锁存其正反馈网络，并将输出端电压拉直电源电压
本发明的有益效果：本发明中的高速可再生比较器电路，可以大大减小可再生比较器电路的传输时延，在锁存阶段，通过时序的控制，断开了偏置电压，减少了比较器的功耗，本发明具有电路实现简单，可靠性高的优点。
附图说明
图1是本发明实施例中可再生比较器电路的电路图。
图2是本发明实施例中可再生比较器电路的时钟信号CLK1、CLK2和CLK3的时序关系图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在下文描述中，探讨了大量细节，以提供对本发明实施例的更透彻的解释，然而，对本领域技术人员来说，可以在没有这些具体细节的情况下实时本发明的实施例是显而易见的，在其他实施例中，以方框图的形式而不是以细节的形式来示出公职的结构和设备，以避免使本发明的实施例难以理解。
在本实施例中，高速可再生比较器电路，包括：
信号输入级，与输入端连接用于进行差分信号输入；
锁存器，用于进行缓存并作为差分信号输出端；
电流源，与所述信号输入级连接用于提供电源电压；
快速通路，与所述输出端连接用于将输出端的电压差拉大并开启锁存器的正反馈网络；
复位开关，所述复位开关包括第一复位开关和第二复位开关，
所述第二复位开关与第一时钟信号连接，通过所述第一时钟信号控制比较器的工作状态；
所述第一复位开关与第二时钟信号连接，通过所述第二时钟信号控制电流源的偏置电压；
所述快速通路与第三时钟信号连接，通过所述第三时钟信号控制快速通路的工作状态。
如图1所示，本实施例中的信号输入级包括第一PMOS管M1和第二PMOS管M2，所述电流源包括第五PMOS管M5；
第一PMOS管M1的栅极和第二PMOS管M2的栅极分别与差分输入端连接，所述第一PMOS管M1的源极、第二PMOS管M2的源极和第五PMOS管M5的漏极连接，所述第一PMOS管M1的漏极和第二PMOS管M2的漏极分别与锁存器连接，所述第五PMOS管M5的源极与电源电压连接，所述第五PMOS管M5的栅极与第一复位开关连接。
本实施例中的锁存器包括第三NMOS管M3和第四NMOS管M4；
第三NMOS管M3的源极和第四NMOS管M4的源极分别接地，所述第三NMOS管M3的漏极与第一PMOS管M1的漏极连接，所述第四NMOS管M4的漏极与第二PMOS管M2的漏极连接，所述第三NMOS管M3的栅极与第四NMOS管M4的漏极连接，并作为差分信号的第一输出端，所述第四NMOS管M4的栅极与第三NMOS管M3漏极连接，并作为差分信号的第二输出端。
本实施例中的快速通道包括第八PMOS管M8和第九PMOS管M9；
第八PMOS管M8的源极和第九PMOS管M9的源极分别与电源电压连接，所述第八PMOS管M8的栅极和第九PMOS管M9的栅极分别与第三时钟信号CLK3连接，所述第八PMOS管M8的漏极与差分信号的第一输出端连接，所述第九PMOS管M9的漏极与差分信号的第二输出端连接。
本实施例中的第一复位开关包括第六PMOS管M6，所述第六PMOS管M6的源极与第五PMOS管M5的栅极连接，第六PMOS管M6的栅极与第二时钟信号CLK2连接，第六PMOS管M6的漏极与偏置电压连接。第二复位开关包括第七NMOS管M7，第七NMOS管M7的源极与差分信号的第一输出端连接，第七NMOS管M7的漏极与差分信号的第二输出端连接，第七NMOS管M7的栅极与第一时钟信号CLK1连接。
在本实施例中，比较器的工作状态包括复位状态和锁存状态，如图2所示，当第一时钟信号CLK1为高电平时，整个比较器处于复位状态。此时，第七NMOS管M7复位锁存器M3、M4，将输出信号Vout+和Vout-由VDD(逻辑“1”)或GND(逻辑“0”)拉到电压Vx(逻辑“0”)；此时，第二时钟信号CLK2为高电平，第六PMOS管M6断开电流源第五PMOS管M5的偏置电压；此时，第三时钟信号CLK3为高电平，输出节点Vout+/Vout-到VDD(逻辑“1”)的快速通路第八PMOS管M8和第九PMOS管M9被断开。
当第一时钟信号CLK1为低电平时，整个比较器处于锁存状态。此时，复位开关中第七NMOS管M7断开，电流源中第五PMOS管M5连接偏置电压，输入对管第一PMOS管M1和第二PMOS管M2开始放大差分输入信号Vin+和Vin-，输出节点的电压由Vx开始上升，Vout+和Vout-的上升速度略有差异，且较慢；经过t1时间后，第二时钟信号CLK2变为高电平，第六PMOS管M6再次断开电流源第五PMOS管M5的偏置电压，输入对管第一PMOS管M1和第二PMOS管M2不再放大差分输入信号；此时，输出节点Vout+/Vout-存在电压差；此时，第三时钟信号CLK3变为低电平，输出节点Vout+/Vout-到VDD(逻辑“1”)的快速通路第八PMOS管M8和第九PMOS管M9被打开，输出节点Vout+/Vout-的电压被快速充电到第三NMOS管M3、第四NMOS管M4的阈值电压；因为小信号建立时，Vout+/Vout-存在电压差，即使输入差分信号很小，被短暂t1放大后的Vout+/Vout-电压差同样很小，当快速通路导通后，电压差被快速拉大，首先达到阈值电压的一端，将开启锁存器的正反馈网络，使得输出节点Vout+/Vout-被拉至VDD(逻辑“1”)或GND(逻辑“0”)。
注意，在实施例的对应附图中，用线来表示信号，一些线比较粗，以表示更多的构成信号路径(consituent signal path)和/或一些线的一个或多个末端具有箭头，以表示主要信息流向，这些标识不是想要进行限制，事实上，结合一个或多个事例性实施例使用这些线有助于更容易地接电路或逻辑单元，任何所代表的信号(由设计需求或偏好所决定)实际上可以包括可以在任意一个方向传送的并且可以以任何适当类型的信号方案实现的一个或多个信号。
除非另外规定，否则使用序数形容词“第一”、“第二”等来描述共同的对象，仅表示指代相同对象的不同实例，而并不是要暗示这样描述的对象必须采用给定的顺序，无论是时间地、空间地、排序地或任何其他方式。
说明书对“实施例”、“一个实施例”、“一些实施例”、或“其他实施例”的提及表示结合实施例说明的特定特征、结构或特性包括在至少一些实施例中，但不必是全部实施例。“实施例”、“一个实施例”、“一些实施例”的多次出现不一定全部都指代相同的实施例。如果说明书描述了部件、特征、结构或特性“可以”、“或许”或“能够”被包括，则该特定部件、特征、结构或特性“可以”、“或许”或“能够”被包括，则该特定部件、特征、结构或特性不是必须被包括的。如果说明书或权利要求提及“一”元件，并非表示仅有一个元件。如果说明书或权利要求提及“一另外的”元件，并不排除存在多于一个的另外的元件。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (8)

1.一种高速可再生比较器电路，其特征在于，包括：
信号输入级，与输入端连接用于进行差分信号输入；
锁存器，用于进行缓存并作为差分信号输出端；
电流源，与所述信号输入级连接用于提供电源电压；
快速通路，与所述输出端连接用于将输出端的电压差拉大并开启锁存器的正反馈网络；
复位开关，所述复位开关包括第一复位开关和第二复位开关，
所述第二复位开关与第一时钟信号连接，通过所述第一时钟信号控制比较器的工作状态；
所述第一复位开关与第二时钟信号连接，通过所述第二时钟信号控制电流源的偏置电压；
所述快速通路与第三时钟信号连接，通过所述第三时钟信号控制快速通路的工作状态。
2.根据权利要求1所述的高速可再生比较器电路，其特征在于，所述信号输入级包括第一PMOS管和第二PMOS管，所述电流源包括第五PMOS管；
所述第一PMOS管的栅极和第二PMOS管的栅极分别与差分输入端连接，所述第一PMOS管的源极、第二PMOS管的源极和第五PMOS管的漏极连接，所述第一PMOS管的漏极和第二PMOS管的漏极分别与锁存器连接，所述第五PMOS管的源极与电源电压连接，所述第五PMOS管的栅极与第一复位开关连接。
3.根据权利要求2所述的高速可再生比较器电路，其特征在于，所述锁存器包括第三NMOS管和第四NMOS管；
所述第三NMOS管的源极和第四NMOS管的源极分别接地，所述第三NMOS管的漏极与第一PMOS管的漏极连接，所述第四NMOS管的漏极与第二PMOS管的漏极连接，所述第三NMOS管的栅极与第四NMOS管的漏极连接，并作为差分信号的第一输出端，所述第四NMOS管的栅极与第三NMOS管漏极连接，并作为差分信号的第二输出端。
4.根据权利要求3所述的高速可再生比较器电路，其特征在于，所述快速通道包括第八PMOS管和第九PMOS管；
所述第八PMOS管的源极和第九PMOS管的源极分别与电源电压连接，所述第八PMOS管的栅极和第九PMOS管的栅极分别与第三时钟信号连接，所述第八PMOS管的漏极与差分信号的第一输出端连接，所述第九PMOS管的漏极与差分信号的第二输出端连接。
5.根据权利要求2所述的高速可再生比较器电路，其特征在于，所述第一复位开关包括第六PMOS管，所述第六PMOS管的源极与第五PMOS管的栅极连接，第六PMOS管的栅极与第二时钟信号连接，第六PMOS管的漏极与偏置电压连接。
6.根据权利要求2所述的高速可再生比较器电路，其特征在于，所述第二复位开关包括第七NMOS管，第七NMOS管的源极与差分信号的第一输出端连接，第七NMOS管的漏极与差分信号的第二输出端连接，第七NMOS管的栅极与第一时钟信号连接。
7.一种基于权利要求1-6任一权利要求所述高速可再生比较器电路的时钟信号控制方法，其特征在于：
当所述第一时钟信号为高电平时，比较器处于复位状态，此时，所述第二时钟信号为高电平，所述第一复位开关断开偏置电压，所述第三时钟信号为高电平，所述快速通路中差分信号输出端到电源电压之间的通路断开。
8.根据权利要求7所述高速可再生比较器电路的时钟信号控制方法，其特征在于：
当所述第一时钟信号为低电平时，比较器处于锁存状态，此时，所述第二复位开关断开，电流源连接偏置电压，所述信号输入级对输入信号进行放大，输出端电压上升，直至第二时钟信号由低电平变为高电平，所述第一复位开关断开偏置电压，此时，所述第三时钟信号由高电平变为低电平，所述快速通路中差分信号输出端到电源电压之间的通路打开，差分信号输出端中首先到达阈值电压的一端，开启锁存其正反馈网络，并将输出端电压拉直电源电压。
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